DE102017117942A1 - Multi-Gate-Vorrichtung und Herstellungsverfahren dafür - Google Patents

Multi-Gate-Vorrichtung und Herstellungsverfahren dafür Download PDF

Info

Publication number
DE102017117942A1
DE102017117942A1 DE102017117942.9A DE102017117942A DE102017117942A1 DE 102017117942 A1 DE102017117942 A1 DE 102017117942A1 DE 102017117942 A DE102017117942 A DE 102017117942A DE 102017117942 A1 DE102017117942 A1 DE 102017117942A1
Authority
DE
Germany
Prior art keywords
layer
epitaxial
fin
gate
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102017117942.9A
Other languages
English (en)
Inventor
Huan-Sheng WEI
Hung-Li Chiang
Chia-Wen Liu
Yi-Ming Sheu
Zhiqiang Wu
Chung-Cheng Wu
Ying-Keung Leung
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102017117942A1 publication Critical patent/DE102017117942A1/de
Granted legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Ein Verfahren zur Herstellung einer Multi-Gate-Halbleitervorrichtung, welches Bereitstellen einer Finne umfasst, welche mehrere Epitaxieschichten eines ersten Typs und mehrere Epitaxieschichten eines zweiten Typs aufweist. In einer Kanalzone der Finne wird ein erster Abschnitt einer ersten Schicht des zweiten Epitaxieschichttyps entfernt, um eine Öffnung zwischen einer ersten Schicht des ersten Epitaxieschichttyps und einer zweiten Schicht des ersten Epitaxieschichttyps zu bilden. Anschließend wird in der Öffnung ein Abschnitt einer Gate-Struktur gebildet, welcher ein Gate-Dielektrikum und eine Gate-Elektrode aufweist. Es wird ein Dielektrikumsmaterial gebildet, welches an den Abschnitt der Gate-Struktur stößt.

Description

  • HINTERGRUND
  • In der Elektronikindustrie besteht ein immer weiter steigender Bedarf für kleinere und schnellere elektronische Vorrichtungen, welche gleichzeitig in der Lage sind, eine höhere Anzahl an zunehmend komplexen und hoch entwickelten Funktionen zu unterstützen. Entsprechend hält in der Halbleiterindustrie der Trend an, kostengünstige integrierte Schaltungen (Integrated Circuits, ICs) mit hoher Leistungsfähigkeit und niedrigem Energieverbrauch herzustellen. Bislang sind diese Ziele größtenteils durch eine Verringerung der Halbleiter-IC-Abmessungen (z.B. auf eine minimale Elementgröße) und dadurch Verbesserung der Produktionseffizienz und Verringerung der damit verbundenen Kosten erreicht worden. Durch eine solche Verkleinerung ist jedoch auch die Komplexität des Halbleiter-Herstellungsverfahrens gestiegen. Daher sind für die Realisierung weiterer Fortschritte in Halbleiter-ICs und Vorrichtungen ähnliche Fortschritte bei den Halbleiter-Herstellungsverfahren und der Halbleiter-Herstellungstechnologie erforderlich.
  • In letzter Zeit sind Multi-Gate-Vorrichtungen eingeführt worden, um zu versuchen, die Gate-Steuerung zu verbessern, indem die Gate-Kanal-Kopplung erhöht wird, der Strom des AUS-Zustands verringert wird und Kurzkanaleffekte (Short Channel Effects, SCEs) verringert werden. Eine solche Multi-Gate-Vorrichtung, die eingeführt worden ist, ist der Gate-All-Around-Transistor (GAA). Die GAA-Vorrichtung erhält ihren Namen von der Gate-Struktur, welche sich um die Kanalzone herum erstrecken kann, wobei sie an zwei oder vier Seiten Zugang zu dem Kanal gewährt. GAA-Vorrichtungen sind mit herkömmlichen Komplementär-Metalloxid-Halbleiter(CMOS)-Verfahren kompatibel und ihre Struktur ermöglicht es, dass sie aggressiv verkleinert werden und dabei die Gate-Steuerung bewahren und SCEs abschwächen. In herkömmlichen Verfahren stellen GAA-Vorrichtungen einen Kanal in einem Silizium-Nanodraht bereit. Jedoch kann die Integration der Herstellung der GAA-Elemente um den Nanodraht herum anspruchsvoll sein. Beispielsweise können, obwohl die aktuellen Verfahren in vielerlei Hinsicht zufriedenstellend waren, Herausforderungen in Bezug auf die Leistungsfähigkeit der resultierenden Vorrichtung nicht in jeglicher Hinsicht zufriedenstellend erfüllt sein.
  • Figurenliste
  • Erscheinungsformen der vorliegenden Offenbarung sind am besten zu verstehen aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Figuren. Es sei angemerkt, dass gemäß der üblichen Praxis in der Technik verschiedene Elemente nicht maßstabsgetreu sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Verdeutlichung beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufplan eines Verfahrens zur Herstellung einer Multi-Gate-Vorrichtung oder eines Teils davon, welches gemäß einer oder mehreren Erscheinungsformen der vorliegenden Offenbarung vorgesehen ist und eine Isolationszone unter dem Gate umfasst;
    • 2A, 3A, 4A, 5A, 6A, 7A, 7E, 8A, 9A und 10A sind isometrische Ansichten einer Ausführungsform einer Vorrichtung 200 gemäß Erscheinungsformen des Verfahrens der 1;
    • 2B, 2C, 3B, 3C, 3D, 4B, 4C, 4D, 5B, 5C, 5D, 6B, 6C, 6D, 7B, 7C, 7D, 8B, 8C, 8D, 9B, 9C, 9D, 10B, 10C und 10D sind Querschnittsansichten einer Ausführungsform einer Vorrichtung 200 gemäß Erscheinungsformen des Verfahrens der 1;
    • 11 ist ein Ablaufplan eines anderen Verfahrens zur Herstellung einer Multi-Gate-Vorrichtung oder eines Teils davon, welches gemäß einer oder mehreren Erscheinungsformen der vorliegenden Offenbarung vorgesehen ist und eine Isolationszone unter dem Gate umfasst;
    • 12A, 13A, 13E, 14A, 15A, 16A sind isometrische Ansichten einer Ausführungsform einer Vorrichtung 200 gemäß Erscheinungsformen des Verfahrens der 11;
    • 12B, 12C, 12D, 13B, 13C, 13D, 14B, 14C, 14D, 15B, 15C, 15D, 16B, 16C, 16D sind Querschnittsansichten einer Ausführungsform einer Vorrichtung 200 gemäß Erscheinungsformen des Verfahrens der 11;
    • 17 ist ein Ablaufplan eines anderen Verfahrens zur Herstellung einer Multi-Gate-Vorrichtung oder eines Teils davon, welches gemäß einer oder mehreren Erscheinungsformen der vorliegenden Offenbarung vorgesehen ist und eine Isolationszone unter dem Gate umfasst;
    • 18A, 19A, 20A, 21A, 21E, 22A, 23A und 24A sind isometrische Ansichten einer Ausführungsform einer Vorrichtung 200 gemäß Erscheinungsformen des Verfahrens der 11;
    • 18B, 18C, 18D, 19B, 19C, 19D, 20B, 20C, 20D, 21B, 21C, 21D, 22B, 22C, 22D, 23B, 23C, 23D, 24B, 24C und 24D sind Querschnittsansichten einer Ausführungsform einer Vorrichtung 200 gemäß Erscheinungsformen des Verfahrens der 17;
    • 25 ist ein Ablaufplan eines weiteren Verfahrens zur Herstellung einer Multi-Gate-Vorrichtung oder eines Teils davon, welches gemäß einer oder mehreren Erscheinungsformen der vorliegenden Offenbarung vorgesehen ist und eine Isolationszone unter dem Gate umfasst;
    • 26A, 27A, 28A, 28E, 29A, 30A, 31A sind isometrische Ansichten einer Ausführungsform einer Vorrichtung 200 gemäß Erscheinungsformen des Verfahrens der 25;
    • 26B, 26C, 26D, 27B, 27C, 27D, 28B, 28C, 28D, 29B, 29C, 29D, 30B, 30C, 30D, 31B, 31C, 31D sind Querschnittsansichten einer Ausführungsform einer Vorrichtung 200 gemäß Erscheinungsformen des Verfahrens der 25 und
    • 32 veranschaulicht eine Ausführungsform einer graphischen Darstellung einer Abstandhalterlänge (nm) gegen eine Vorrichtungsleistung (z.B. resultierende Stromstärke oder Kapazität).
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung liefert viele verschiedene Ausführungsformen oder Beispiele zur Verwirklichung verschiedener Elemente des vorgestellten Gegenstands. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend spezielle Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und zweite Element in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen umfassen, bei welchen zwischen dem ersten und zweiten Element zusätzliche Elemente ausgebildet sein können, so dass das erste und zweiten Element nicht in direktem Kontakt stehen. Außerdem können in der vorliegenden Offenbarung in den verschiedenen Beispielen Bezugszahlen und/oder -buchstaben wiederholt werden. Diese Wiederholung dient der Vereinfachung und Klarheit und bestimmt von sich aus keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Außerdem können hierin zur Vereinfachung der Beschreibung Begriffe einer räumlichen Beziehung wie „unterhalb“, „unter“, „untere“, „oberhalb“, „über“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die Begriffe der räumlichen Beziehung sollen zusätzlich zu der in den Figuren dargestellten Orientierung verschiedene Orientierungen der verwendeten oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Begriffe der räumlichen Beziehung können in gleicher Weise entsprechend interpretiert werden.
  • Es sei auch angemerkt, dass die vorliegende Offenbarung Ausführungsformen in Form von Multi-Gate-Transistoren vorsieht. Multi-Gate-Transistoren umfassen jene Transistoren, deren Gate-Strukturen auf mindestens zwei Seiten einer Kanalzone ausgebildet sind. Diese Multi-Gate-Vorrichtungen können eine Metalloxid-HalbleiterVorrichtung des p-Typs oder eine Metalloxid-Halbleiter-Multi-Gate-Vorrichtung des n-Typs umfassen. Spezielle Beispiele können hierin aufgrund ihrer finnenartigen Struktur als FINFET vorgestellt und bezeichnet sein. Ebenfalls vorgestellt werden hierin Ausführungsformen eines Multi-Gate-Transistor-Typs, der als eine Gate-All-Around(GAA)-Vorrichtung bezeichnet wird. Eine GAA-Vorrichtung umfasst alle Vorrichtungen, bei denen die Gate-Struktur oder ein Teil davon auf 4 Seiten einer Kanalzone ausgebildet sind (z.B. einen Teil einer Kanalzone umgeben). Hierin vorgestellte Vorrichtungen umfassen auch Ausführungsformen, bei denen Kanalzonen in einem Nanodrahtkanal(Nanodrahtkanälen), einem balkenförmigen Kanal(balkenförmigen Kanälen) und/oder anderen geeigneten Kanalkonfigurationen angeordnet sind. Hierin werden auch Ausführungsformen von Vorrichtungen vorgestellt, welche eine oder mehrere Kanalzonen (z.B. Nanodrähte) aufweisen können, die zu einer einzigen durchgängigen Gate-Struktur gehören. Der Fachmann erkennt jedoch, dass die Lehre auch für einen einzelnen Kanal (z.B. einzelnen Nanodraht) oder eine beliebige Anzahl an Kanälen gelten kann. Der Fachmann kann andere Beispiele für Halbleitervorrichtungen erkennen, welche Erscheinungsformen der vorliegenden Offenbarung nutzen können.
  • In 1 ist ein Verfahren 100 zur Halbleiterherstellung veranschaulicht, welches die Herstellung von Multi-Gate-Vorrichtungen umfasst. Wie hierin verwendet, wird der Begriff „Multi-Gate-Vorrichtung“ verwendet, um eine Vorrichtung (z.B. einen Halbleitertransistor) zu beschreiben, bei welcher wenigstens etwas Gate-Material auf mehreren Seiten mindestens eines Kanals der Vorrichtung angeordnet ist. In einigen Beispielen kann die Multi-Gate-Vorrichtung als eine GAA-Vorrichtung bezeichnet werden, bei welcher auf mindestens vier Seiten mindestens eines Kanals der Vorrichtung Gate-Material angeordnet ist. Die Kanalzone kann als ein „Nanodraht“ bezeichnet werden, welcher, wie hierin verwendet, Kanalzonen verschiedener Geometrien (z.B. zylindrisch, balkenförmig) und verschiedener Abmessungen umfasst.
  • 2A, 3A, 4A, 5A, 6A, 7A, 7E, 8A, 9A und 10A sind isometrische Ansichten einer Ausführungsform einer Halbleitervorrichtung 200 gemäß verschiedenen Stufen des Verfahrens 100 der 1. 2B, 3B, 4B, 5B, 6B, 7B, 8B, 9B und 10B sind entsprechende seitliche Querschnittsansichten einer Ausführungsform einer Halbleitervorrichtung 200 entlang einem ersten Schnitt X-X'; 2C, 3C, 4C, 5C, 6C, 7C, 8C, 9C, und 10C sind entsprechende seitliche Querschnittsansichten einer Ausführungsform einer Halbleitervorrichtung 200 entlang einem zweiten Schnitt Y-Y', wobei der zweite Schnitt in der Gate-Zone liegt; 3D, 4D, 5D, 6D, 7D, 8D, 9D und 10D sind entsprechende seitliche Querschnittsansichten einer Ausführungsform einer Halbleitervorrichtung 200 entlang einem dritten Schnitt Y2-Y2', wobei der dritte Schnitt in einer Source/Drain-Zone liegt.
  • Wie bei den hierin beschriebenen anderen Verfahrensausführungsformen und beispielhaften Vorrichtungen versteht es sich, dass Teile der Halbleitervorrichtung 200 durch einen CMOS-Technologie-Verfahrensablauf hergestellt werden können und somit einige Verfahren hierin nur kurz beschrieben werden. Ferner können die beispielhaften Halbleitervorrichtungen verschiedene andere Vorrichtungen und Elemente umfassen, z.B. andere Arten von Vorrichtungen, z.B. zusätzliche Transistoren, Bipolarübergangstransistoren, Widerstände, Kondensatoren, Induktoren, Dioden, Sicherungen, statischen Direktzugriffsspeicher (SRAM) und/oder andere Logikschaltungen usw., aber für ein besseres Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht sind. In einigen Ausführungsformen umfassen die beispielhaften Vorrichtungen mehrere Halbleitervorrichtungen (z.B. Transistoren), umfassend PFETs, NFETs usw., welche miteinander verbunden sein können. Außerdem sei angemerkt, dass die Verfahrensschritte des Verfahrens 100, umfassend alle in Bezug auf 2 bis 10 gegebenen Beschreibungen, wie beim Rest des Verfahrens und der beispielhaften Figuren, die in der vorliegenden Offenbarung angeführt werden, lediglich beispielhaft sind und nicht über das hinaus beschränkend sein sollen, was in den folgenden Patentansprüchen speziell angegeben ist.
  • Das Verfahren 100 beginnt mit dem Block 102, wo ein Substrat bereitgestellt wird. Bezug nehmend auf das Beispiel der 2, wird in einer Ausführungsform des Blocks 102 ein Substrat 202 bereitgestellt. In einigen Ausführungsformen kann das Substrat 202 ein Halbleitersubstrat sein, z.B. ein Siliziumsubstrat. Das Substrat 202 kann verschiedene Schichten umfassen, umfassend leitfähige oder isolierende Schichten, die auf einem Halbleitersubstrat ausgebildet sind. Das Substrat 202 kann in Abhängigkeit von Gestaltungsanforderungen verschiedene Dotierungskonfigurationen umfassen, wie es auf dem Fachgebiet bekannt ist. Beispielsweise können auf dem Substrat 202 in Zonen, die für verschiedene Vorrichtungstypen (z.B. Feldeffekttransistoren des n-Typs (NFET), Feldeffekttransistoren des p-Typs (PFET)) ausgestaltet sind, verschiedene Dotierungsprofile (z.B. n-Wannen, p-Wannen) gebildet werden. Die geeignete Dotierung kann Ionenimplantation von Dotierstoffen und/oder Diffusionsprozesse umfassen. Das Substrat 202 weist typischerweise Isolationselemente (z.B. flache Grabenisolierungen (Shallow Trench Isolations, STI)) zwischen den Zonen auf, welche verschiedene Vorrichtungstypen bereitstellen. Das Substrat 202 kann auch andere Halbleiter wie z.B. Germanium, Siliziumcarbid (SiC), Siliziumgermanium (SiGe) oder Diamant umfassen. Alternativ kann das Substrat 202 einen Verbindungshalbleiter und/oder einen Legierungshalbleiter umfassen. Ferner kann das Substrat 202 gegebenenfalls eine Epitaxieschicht (Epi-Schicht) umfassen, kann zur Leistungsverbesserung verspannt sein, kann eine Silizium-auf-Isolator(Silicon-On-Insulator, SOI)-Struktur umfassen und/oder andere geeignete Verbesserungselemente aufweisen.
  • In einer Ausführungsform des Verfahrens 100 wird im Block 102 eine Anti-Durchschlags(Anti-Punch-Through, APT)-Implantation durchgeführt. Die APT-Implantation kann beispielsweise in einer Zone durchgeführt werden, die unterhalb der Kanalzone einer Vorrichtung liegt, um ein Durchschlagen oder eine unerwünschte Diffusion zu verhindern.
  • Wieder zurückkehrend zu 1, wird das Verfahren 100 dann im Block 104 fortgesetzt, wo man auf dem Substrat eine oder mehrere Epitaxieschichten anwachsen lässt. Bezug nehmend auf das Beispiel der 2, wird in einer Ausführungsform des Blocks 104 über dem Substrat 202 ein Epitaxiestapel 204 gebildet. Der Epitaxiestapel 204 umfasst Epitaxieschichten 206 einer ersten Zusammensetzung, zwischen denen Epitaxieschichten 208 einer zweiten Zusammensetzung angeordnet sind. Die erste und zweite Zusammensetzung können sich unterscheiden. In einer Ausführungsform handelt es sich bei den Epitaxieschichten 206 um SiGe und bei den Epitaxieschichten 208 um Silizium (Si). Es sind jedoch auch andere Ausführungsformen möglich, umfassend jene, welche eine erste Zusammensetzung und eine zweite Zusammensetzung mit unterschiedlichen Oxidationsgeschwindigkeiten und/oder unterschiedlicher Ätzselektivität vorsehen. In einigen Ausführungsformen umfasst die Epitaxieschicht 206 SiGe, und wobei die Epitaxieschicht 208 Si umfasst, ist die Si-Oxidationsgeschwindigkeit der Epitaxieschicht 208 niedriger als die SiGe-Oxidationsgeschwindigkeit der Epitaxieschicht 206.
  • Die Epitaxieschichten 208 oder Abschnitte davon können eine Kanalzone der Multi-Gate-Vorrichtung 200 bilden. Beispielsweise können die Epitaxieschichten 208 als „Nanodrähte“ bezeichnet werden, die verwendet werden, um eine Kanalzone einer Multi-Gate-Vorrichtung 200, z.B. einer GAA-Vorrichtung, zu bilden. Diese „Nanodrähte“ werden auch verwendet, um Abschnitte der Source/Drain-Elemente der Multi-Gate-Vorrichtung 200 zu bilden, wie nachstehend beschrieben. Wiederum beziehen sich „Nanodrähte“, wie der Begriff hierin verwendet wird, auf Halbleiterschichten, die eine zylindrische Form oder andere Form aufweisen, wie z.B. balkenförmig. Die Verwendung der Epitaxieschichten 208 zum Definieren eines Kanals oder von Kanälen einer Vorrichtung wird nachstehend weiter beschrieben.
  • Es sei angemerkt, dass in 2 jeweils vier (4) Schichten der Epitaxieschichten 206 und 208 dargestellt sind, dies dient jedoch lediglich der Veranschaulichung und soll nicht über das hinaus beschränkend sein, was in den Patentansprüchen speziell angegeben ist. Es sei angemerkt, dass in dem Epitaxiestapel 204 eine beliebige Anzahl an Epitaxieschichten gebildet werden kann; wobei die Anzahl der Schichten von der gewünschten Anzahl der Kanalzonen für die Vorrichtung 200 abhängt. In einigen Ausführungsformen beträgt die Anzahl der Epitaxieschichten 208 2 bis 10.
  • In einigen Ausführungsformen weist die Epitaxieschicht 206 eine Dicke im Bereich von etwa 2 bis 6 Nanometer (nm) auf. Die Epitaxieschichten 206 können eine im Wesentlichen einheitliche Dicke aufweisen. In einigen Ausführungsformen weist die Epitaxieschicht 208 eine Dicke im Bereich von etwa 6 nm bis 12 nm auf. In einigen Ausführungsformen weisen die Epitaxieschichten 208 des Stapels eine im Wesentlichen einheitliche Dicke auf. Wie nachstehend noch detaillierter beschrieben, kann die Epitaxieschicht 208 als Kanalzone(n) für eine anschließend gebildete Multi-Gate-Vorrichtung dienen und ihre Dicke kann auf der Grundlage von Vorrichtungsfunktionserwägungen gewählt werden. Die Epitaxieschicht 206 kann dazu dienen, einen Abstand zwischen benachbarten Kanalzone(n) für eine anschließend gebildete Multi-Gate-Vorrichtung zu definieren, und ihre Dicke kann auf der Grundlage von Vorrichtungsfunktionserwägungen gewählt werden.
  • Beispielsweise kann das epitaxiale Anwachsen der Schichten des Stapels 204 durch ein Molekularstrahlepitaxie(Molecular Beam Epitaxy, MBE)-Verfahren, ein Verfahren der metallorganischen chemischen Abscheidung aus der Gasphase (MOCVD) und/oder andere geeignete Verfahren des epitaxialen Anwachsens erfolgen. In einigen Ausführungsformen umfassen die epitaxial angewachsenen Schichten, z.B. die Schichten 208, dasselbe Material wie das Substrat 202. In einigen Ausführungsformen umfassen die epitaxial angewachsenen Schichten 206, 208 ein anderes Material als das Substrat 202. Wie oben angegeben, umfasst in wenigstens einigen Ausführungsformen die Epitaxieschicht 206 eine epitaxial angewachsene Siliziumgermanium(SiGe)-Schicht und die Epitaxieschicht 208 umfasst eine epitaxial angewachsene Silizium(Si)-Schicht. Alternativ kann in einigen Ausführungsformen jede der Epitaxieschichten 206, 208 andere Materialien wie z.B. Germanium, einen Verbindungshalbleiter wie z.B. Siliziumcarbid, Galliumoarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter wie z.B. SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GalnAsP oder Kombinationen davon umfassen. Wie beschrieben, können die Materialien der Epitaxieschichten 206, 208 auf der Grundlage dessen ausgewählt werden, für verschiedene Oxidations-, Ätzselektivitätseigenschaften zu sorgen. In verschiedenen Ausführungsformen sind die Epitaxieschichten 206, 208 im Wesentlichen dotierstofffrei (d.h. sie weisen eine Extrinsic-Dotierstoffkonzentration von etwa 0 cm-3 bis etwa 1×1017 cm-3 auf), wobei zum Beispiel während des Prozesses des epitaxialen Anwachsens keine absichtliche Dotierung erfolgt.
  • Das Verfahren 100 wird dann mit dem Block 106 fortgesetzt, wo Finnenelemente strukturiert und gebildet werden. In Bezug auf das Beispiel der 2 werden in einer Ausführungsform des Blocks 106 mehrere Finnenelemente 210 gebildet, welche sich von dem Substrat 202 aus erstrecken. In verschiedenen Ausführungsformen umfasst jedes der Finnenelemente 210 einen aus dem Substrat 202 gebildeten Substratabschnitt, wobei Abschnitte jeder der Epitaxieschichten des Epitaxiestapels Epitaxieschichten 206 und 208 umfassen.
  • Die Finnenelemente 210 können unter Anwendung geeigneter Verfahren hergestellt werden, umfassend Photolithographie- und Ätzverfahren. Das Photolithographieverfahren kann Bilden einer Photoresistschicht über dem Substrat 202 (z.B. über dem Epi-Stapel 204), Bestrahlen des Resists mit einer Struktur, Durchführen eines Nach-Bestrahlungs-Wärmebehandlungsverfahrens und Entwickeln des Resists zum Bilden eines Maskierungselements umfassen, welches den Resist umfasst. In einigen Ausführungsformen kann das Strukturieren des Resists zum Bilden des Maskierungselements unter Anwendung eines Elektronenstrahl(E-Strahl)-Lithographieverfahrens durchgeführt werden. Das Maskierungselement kann dann verwendet werden, um Zonen des Substrats 202 und darauf gebildete Schichten 204 zu schützen, während durch ein Ätzverfahren Gräben in Zonen gebildet werden, die nicht durch Maskenschicht(en) wie z.B. eine Hartmaske geschützt sind, wodurch die mehreren sich erstreckenden Finnen hinterlassen werden. Die Gräben können unter Anwendung eines Trockenätzverfahrens (z.B. Reaktivionenätzens), eines Nassätzverfahrens und/oder anderer geeigneter Verfahren geätzt werden. Die Gräben können dann mit Dielektrikumsmaterial gefüllt werden, wodurch zum Beispiel flache Grabenisolierungselemente gebildet werden, die zwischen den Finnen angeordnet sind.
  • In einigen Ausführungsformen kann die Dielektrikumsschicht SiO2, Siliziumnitrid, Siliziumoxynitrid, Fluor-dotiertes Silikatglas (FSG), ein Low-k-Dielektrikum, Kombinationen davon und/oder andere geeignete Materialien umfassen, die auf dem Fachgebiet bekannt sind. In verschiedenen Beispielen kann die Dielektrikumsschicht durch ein CVD-Verfahren, ein subatmosphärisches CVD(SACVD)-Verfahren, ein Flowable-CVD-Verfahren, ein ALD-Verfahren, ein PVD-Verfahren und/oder ein anderes geeignetes Verfahren abgeschieden werden. In einigen Ausführungsformen kann die Vorrichtung 200 nach dem Abscheiden der Dielektrikumsschicht zum Beispiel getempert werden, um die Qualität der Dielektrikumsschicht zu verbessern. In einigen Ausführungsformen kann die Dielektrikumsschicht (und die anschließend gebildeten STI-Elemente 302) eine mehrschichtige Struktur umfassen, welche zum Beispiel eine oder mehrere Deckschichten aufweist.
  • In einigen Ausführungsformen des Bildens der Isolations(STI)-Elemente wird nach dem Abscheiden der Dielektrikumsschicht das abgeschiedene Dielektrikumsmaterial dünner gemacht und planarisiert, zum Beispiel durch ein Verfahren des chemisch-mechanischen Polierens (CMP). Durch das CMP-Verfahren kann die obere Fläche planarisiert werden, wodurch die STI-Elemente 302 gebildet werden. Die STI-Elemente 302, welche zwischen den Finnenelementen angeordnet sind, werden ausgespart. Bezug nehmend auf das Beispiel der 3A, werden die STI-Elemente ausgespart, wobei die Finnen 210 bereitgestellt werden, welche sich über den STI-Elementen 302 erstrecken. In einigen Ausführungsformen kann das Aussparungsverfahren ein Trockenätzverfahren, ein Nassätzverfahren und/oder eine Kombination davon umfassen. In einigen Ausführungsformen wird eine Aussparungstiefe so gesteuert (z.B. durch Steuern einer Ätzzeit), dass sie zu einer gewünschten Höhe ,H' des frei liegenden oberen Abschnitts der Finnenelemente 210 führt. Mit der Höhe ,H' wird jede der Schichten des Epitaxiestapels 204 frei gelegt.
  • Zahlreiche andere Ausführungsformen von Verfahren zum Bilden der Finnen auf dem Substrat können ebenfalls genutzt werden, umfassend beispielsweise Definieren der Finnenzone (z.B. durch Masken- oder Isolationszonen) und epitaxiales Anwachsen des Epitaxiestapels 204 in der Form der Finne. In einigen Ausführungsformen kann das Bilden der Finnen ein Trimmverfahren zum Verringern der Breite der Finnen umfassen. Das Trimmverfahren kann Nass- oder Trockenätzverfahren umfassen.
  • Das Verfahren wird dann mit dem Block 108 fortgesetzt, wo Opferschichten/-elemente und insbesondere eine Dummy-Gate-Struktur gebildet werden. Obwohl die vorliegende Offenbarung auf ein Ersatz-Gate-Verfahren gerichtet ist, wobei eine Dummy-Gate-Struktur gebildet und anschließend ersetzt wird, können auch andere Konfigurationen möglich sein.
  • Bezug nehmend auf 3A, 3B, 3C, wird ein Gate-Stapel 304 gebildet. In einer Ausführungsform ist der Gate-Stapel 304 ein Dummy(Opfer)-Gate-Stapel, welcher anschließend entfernt wird, wie in Bezug auf den Block 118 des Verfahrens 100 beschrieben.
  • Somit ist in einigen Ausführungsformen, bei denen ein Gate-zuletzt-Verfahren angewendet wird, der Gate-Stapel 304 ein Dummy-Gate-Stapel und wird in einer anschließenden Verarbeitungsstufe der Vorrichtung 200 durch den finalen Gate-Stapel ersetzt. Insbesondere kann der Gate-Stapel 304 in einer späteren Verarbeitungsstufe durch eine High-k-Dielektrikumsschicht (HK) und eine Metall-Gate-Elektrode (MG) ersetzt werden, wie nachstehend beschrieben. In einigen Ausführungsformen wird der Gate-Stapel 304 über dem Substrat 202 gebildet und wird zumindest teilweise über den Finnenelementen 210 angeordnet. Der Abschnitt der Finnenelemente 210, der unterhalb des Gate-Stapels 304 liegt, kann als die Kanalzone bezeichnet werden. Der Gate-Stapel 304 kann auch eine Source/Drain-Zone der Finnenelemente 210 definieren, beispielsweise die Zonen der Finne und des Epitaxiestapels 204 in Nachbarschaft zu und auf gegenüberliegenden Seiten der Kanalzone.
  • In einigen Ausführungsformen umfasst der Gate-Stapel 304 die Dielektrikumsschicht und eine Dummy-Elektroden-Schicht. Der Gate-Stapel 304 kann auch eine oder mehrere Hartmaskenschichten (z.B. Oxid, Nitrid) umfassen. In einigen Ausführungsformen wird der Gate-Stapel 304 durch verschiedene Verfahrensschritte wie Schichtabscheidung, Strukturierung, Ätzen sowie andere geeignete Verarbeitungsschritte gebildet. Beispielhafte Schichtabscheidungsverfahren sind CVD (umfassend sowohl Niederdruck-CVD als auch plasmaunterstützte CVD), PVD, ALD, thermische Oxidation, E-Strahl-Verdampfung oder andere geeignete Abscheidungstechniken oder Kombinationen davon. Beim Bilden des Gate-Stapels umfasst das Strukturierungsverfahren zum Beispiel ein Lithographieverfahren (z.B. Photolithographie oder E-Strahl-Lithographie), welches ferner Photoresist-Beschichtung (z.B. Aufschleudern), Soft-Baking-Wärmebehandlung, Maskenausrichtung, Bestrahlung, Nach-Bestrahlungs-Wärmebehandlung, Photoresistentwicklung, Abspülen, Trocknen (z.B. Schleudertrocknen und/oder Hard-Baking-Wärmebehandlung), andere geeignete Lithographietechniken und/oder Kombinationen davon umfassen kann. In einigen Ausführungsformen kann das Ätzverfahren Trockenätzen (z.B. RIE-Ätzen), Nassätzen und/oder andere Ätzverfahren umfassen.
  • Wie oben angegeben, kann der Gate-Stapel 304 eine zusätzliche Gate-Dielektrikumsschicht umfassen. Zum Beispiel kann der Gate-Stapel 304 Siliziumoxid umfassen. Alternativ oder zusätzlich kann die Gate-Dielektrikumsschicht des Gate-Stapels 304 Siliziumnitrid, ein High-k-Dielektrikumsmaterial oder ein anderes geeignetes Material umfassen. In einigen Ausführungsformen kann eine Elektrodenschicht des Gate-Stapels 304 polykristallines Silizium (Polysilizium) umfassen. Hartmaskenschichten wie SiO2, Si3N4, Siliziumoxynitrid umfassen alternativ Siliziumcarbid und/oder andere geeignete Zusammensetzungen können ebenfalls enthalten sein.
  • Das Verfahren 100 wird dann mit dem Block 110 fortgesetzt, wo eine Abstandhalter-Materialschicht auf dem Substrat abgeschieden wird. Die Abstandhalter-Materialschicht kann eine formangepasste Schicht (siehe z.B. 4) sein, anschließend zurückgeätzt wird, um Abstandhalterelemente zu bilden (vgl. z.B. 5).
  • Bezug nehmend auf das Beispiel der 4A, 4B, 4C und 4D, wird auf dem Substrat 202 eine Abstandhalter-Materialschicht 402 abgeschieden. Die Abstandhalter-Materialschicht 402 kann ein Dielektrikumsmaterial wie Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, SiCN-Filme, Siliziumoxycarbid, SiOCN-Filme und/oder Kombinationen davon umfassen. In einigen Ausführungsformen umfasst die Abstandhalter-Materialschicht 402 mehrere Schichten, z.B. Haupt-Abstandhalterwände, Deckschichten und dergleichen. Beispielhaft kann die Abstandhalter-Materialschicht 402 durch Abscheiden eines Dielektrikumsmaterials über dem Gate-Stapel 304 gebildet werden, wobei Verfahren wie z.B. ein CVD-Verfahren, ein subatmosphärisches CVD(SACVD)-Verfahren, ein Flowable-CVD-Verfahren, ein ALD-Verfahren, ein PVD-Verfahren und/oder ein anderes geeignetes Verfahren angewendet werden. Es sei angemerkt, dass die formangepasste Abstandhalterschicht 402 in 4B so dargestellt ist, dass sie den Epitaxiestapel 204 bedeckt. Es sei angemerkt, dass in dem X-X'-Schnitt durch den Epitaxiestapel 304 die Abstandhalterschicht 402 tatsächlich (aus der Seitenebene heraus) versetzt ist (siehe 4A).
  • In einigen Ausführungsformen folgt der Abscheidung der Abstandhalter-Materialschicht ein Zurückätzen (z.B. anisotrop) des dielektrischen Abstandhaltermaterials. Bezug nehmend auf das Beispiel in Bezug auf das Beispiel der 5A, 5B, 5C und 5D, kann nach dem Bilden der Abstandhalter-Materialschicht 402 die Abstandhalter-Materialschicht 402 zurückgeätzt werden, um Abschnitte der Finnenelemente 210 in Nachbarschaft zu und nicht bedeckt von der Gate-Struktur 304 frei zu legen (z.B. Source/Drain-Zonen). Das Abstandhalterschicht-Material kann an den Seitenwänden der Gate-Struktur 304 verbleiben, wodurch Abstandhalterelemente gebildet werden. In einigen Ausführungsformen kann das Zurückätzen der Abstandhalterschicht 402 ein Nassätzverfahren, ein Trockenätzverfahren, ein mehrstufiges Ätzverfahren und/oder eine Kombination davon umfassen. Die Abstandhalterschicht 402 kann von einer oberen Fläche des frei liegenden Epitaxiestapels 204 entfernt werden, wie in 5A, 5B und 5D dargestellt. Die Abstandhalterschicht 402 kann von einer oberen Fläche des Gate-Stapels 304 entfernt werden, wie in 5C dargestellt. Es sei wiederum angemerkt, dass in dem X-X'-Schnitt durch den Epitaxiestapel 304 die Abstandhalterelemente der Abstandhalter-Materialschicht 402 tatsächlich (aus der Seitenebene der 5B heraus) versetzt ist (siehe 5A) im Vergleich zu einem Schnitt durch den Epitaxiestapel 304; mit anderen Worten, sowohl das Abstandhalterelement, die Schicht 206 als auch die Schicht 208 stoßen an die Seitenwand der Gate-Struktur 304. Siehe auch 6B, 7B, 8B, 9B und 10B.
  • Das Verfahren 100 wird dann mit dem Block 112 fortgesetzt, wo ein Oxidationsverfahren durchgeführt wird. Das Oxidationsverfahren kann als eine selektive Oxidation bezeichnet werden, da aufgrund der variierenden Oxidationsgeschwindigkeiten der Schichten des Epitaxiestapels 204 bestimmte Schichten oxidiert werden. In einigen Beispielen kann das Oxidationsverfahren durchgeführt werden, indem die Vorrichtung 200 einem Nassoxidationsverfahren, einem Trockenoxidationsverfahren oder einer Kombination davon unterzogen wird. In zumindest einigen Ausführungsformen wird die Vorrichtung 200 einem Nassoxidationsverfahren unter Verwendung von Wasserdampf als Oxidationsmittel bei einem Druck von etwa 1 atm in einem Temperaturbereich von etwa 400 °C bis 600 °C und für eine Zeit von etwa 0,5 bis 2 Stunden unterzogen. Es sei angemerkt, dass die hier vorgestellten Oxidationsverfahrensbedingungen lediglich beispielhaft sind und nicht beschränkend sein sollen. Es sei angemerkt, dass sich dieses Oxidationsverfahren in einigen Ausführungsformen so erstrecken kann, dass der oxidierte Abschnitt der Epitaxieschicht(en) des Stapels an die Seitenwand der Gate-Struktur 304 stößt.
  • Bezug nehmend auf das Beispiel der 6A, 6B und 6D, wird in einer Ausführungsform des Blocks 112 die Vorrichtung 200 einem Oxidationsverfahren unterzogen, durch welches die Epitaxieschicht 206 jeder der mehreren Finnenelemente 210 vollständig oxidiert wird. Die Epitaxieschichten 206 wandeln sich in eine oxidierte Schicht 602 um. Die oxidierte Schicht 602 erstreckt sich auf die Gate-Struktur 304, z.B. unter den Abstandhalterelementen 402. In einigen Ausführungsformen weist die oxidierte Schicht 602 eine Dicke im Bereich von etwa 5 Nanometer (nm) bis etwa 25 nm auf. In einer Ausführungsform kann die oxidierte Schicht 602 ein Siliziumgermaniumoxid (SiGeOx) umfassen.
  • Beispielhaft wird in Ausführungsformen, wobei die Epitaxieschichten 206 SiGe umfassen und wobei der Epitaxieschichtabschnitt 208 Si umfasst, durch die schnellere SiGe-Oxidationsgeschwindigkeit (im Vergleich zu Si) sichergestellt, dass die SiGe-Schicht 206 vollständig oxidiert wird, während die Oxidation anderer Epitaxieschichten 208 auf ein Mindestmaß beschränkt oder eliminiert wird. Es versteht sich, dass für jeden der ersten und zweiten Epitaxieschichtabschnitte, welche für verschiedene geeignete Oxidationsgeschwindigkeiten sorgen, ein beliebiges der oben beschriebenen mehreren Materialien ausgewählt werden kann.
  • Das Verfahren 100 wird dann mit dem Block 114 fortgesetzt, wo auf dem Substrat Source/Drain-Elemente gebildet werden. Die Source/Drain-Elemente können durch die Durchführung eines Verfahrens des epitaxialen Anwachsens gebildet werden, wodurch ein Epitaxiematerial auf der Finne 210 in der Source/Drain-Zone bereitgestellt wird. In einer Ausführungsform wird das Epitaxiematerial der Source/Drain so gebildet, dass es die Abschnitte der Epitaxieschichten, die in den Source/Drain-Zonen der Finnen verbeiben, umhüllt. Bezug nehmend auf das Beispiel der 7A, 7B und 7D, werden auf dem Substrat 202 Source/Drain-Elemente 702 in/auf der Finne 210 in Nachbarschaft zu und verbunden mit dem Gate-Stapel 304 gebildet. Die Source/Drain-Elemente 702 umfassen Material, welches durch epitaxiales Anwachsen eines Halbleitermaterials auf der frei liegenden Epitaxieschicht 208 und/oder oxidierten Schicht 602 gebildet wird. Es sei angemerkt, dass die Form der Elemente 702 lediglich beispielhaft ist und nicht beschränkend sein soll; wie der Fachmann versteht, erfolgt jedes epitaxiale Anwachsen auf dem Halbleitermaterial (z.B. 208) statt auf dem Dielektrikumsmaterial (z.B. 602), das epitaxiale Anwachsen kann so erfolgen, dass es über einer Dielektrikumsschicht (z.B. 602) zusammenwächst, wie dargestellt, jedoch dienen die geraden Seitenwände, die zum Beispiel in 7C dargestellt sind, der Vereinfachung der Erläuterung und sind in einer tatsächlichen Vorrichtung möglicherweise nicht erforderlich.
  • In verschiedenen Ausführungsformen kann das angewachsene Halbleitermaterial der Source/Drain 702 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP oder ein anderes geeignetes Material umfassen. In einigen Ausführungsformen kann das Material der Source/Drain 702 während des Epi-Verfahrens in-situ dotiert werden. Beispielsweise kann in einigen Ausführungsformen epitaxial angewachsenes Material mit Bor dotiert werden. In einigen Ausführungsformen kann epitaxial angewachsenes Material mit Kohlenstoff, um Si:C-Source/Drain-Elemente zu bilden, mit Phosphor, um Si:P-Source/Drain-Elemente zu bilden, oder sowohl mit Kohlenstoff als auch mit Phosphor dotiert werden, um SiCP-Source/Drain-Elemente zu bilden. In einer Ausführungsform handelt es sich bei dem epitaxialen Material der Source/Drain 702 um Silizium und bei der Schicht 208 ebenfalls um Silizium. In einigen Ausführungsformen können die Schichten 702 und 208 ein ähnliches Material umfassen (z.B. Si), aber unterschiedlich dotiert sein. In anderen Ausführungsformen umfasst die Epitaxieschicht für die Source/Drain 702 ein erstes Halbleitermaterial, das epitaxial angewachsene Material 208 umfasst einen zweiten Halbleiter, der sich von dem ersten Halbleitermaterial unterscheidet. In einigen Ausführungsformen wird das epitaxial angewachsene Material der Source/Drain 702 nicht in-situ dotiert und beispielsweise wird stattdessen ein Implantationsverfahren durchgeführt.
  • 7E veranschaulicht einen Abschnitt der Vorrichtung 200 im Block 114, es sei angemerkt, dass die Source/Drain-Zone der Vorrichtung 200 die oxidierte Schicht 602 umfasst, an die Epitaxieschicht 206 stoßend angeordnet ist, welche unter der Gate-Struktur 304 liegt. Wie nachstehend noch weiter beschrieben, wird die Epitaxieschicht 206 in der Kanalzone (unter der Gate-Struktur 304) entfernt und darin die finale Gate-Struktur gebildet. Dadurch ist die oxidierte Schicht 602 (z.B. SiGeO) mit der Gate-Struktur in der Source/Drain-Zone koplanar.
  • Das Verfahren 100 wird dann mit dem Block 116 fortgesetzt, wo auf dem Substrat eine Zwischenschichtdielektrikums(Inter-Layer Dielectric, ILD)-Schicht gebildet wird. Bezug nehmend auf das Beispiel der 8A, 8B und 8D, in einer Ausführungsform des Blocks 116 eine ILD-Schicht 802 über dem Substrat 202 gebildet. In einigen Ausführungsformen wird vor dem Bilden der ILD-Schicht 802 außerdem über dem Substrat 202 eine Kontakt-Ätzstoppschicht (Contact Etch Stop Layer, CESL) gebildet. In einigen Beispielen umfasst die CESL eine Siliziumnitridschicht, eine Siliziumoxidschicht, eine Siliziumoxynitridschicht und/oder andere Materialien, die auf dem Fachgebiet bekannt sind. Die CESL kann durch ein Verfahren der plasmaunterstützten chemischen Abscheidung aus der Gasphase (PECVD) oder andere geeignete Abscheidungs- oder Oxidationsverfahren gebildet werden. In einigen Ausführungsformen umfasst die ILD-Schicht 802 Materialien wie Tetraethylorthosilikat(TEOS)oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid, z.B. Borphosphosilikatglas (BPSG), Quarzglas (Fused Silica Glass, FSG), Phosphosilikatglas (PSG), Bor-dotiertes Siliziumglas (BSG) und/oder andere geeignete Dielektrikumsmaterialien. Die ILD-Schicht 802 kann durch ein PECVD-Verfahren oder eine andere geeignete Abscheidungstechnik abgeschieden werden. In einigen Ausführungsformen kann die Halbleitervorrichtung 200 nach dem Bilden der ILD-Schicht 802 einem Verfahren mit hohem Wärmebudget zum Tempern der ILD-Schicht unterzogen werden.
  • In einigen Beispielen kann nach dem Abscheiden des ILD (und/oder der CESL oder anderer Dielektrikumsschichten) ein Planarisierungsverfahren durchgeführt werden, um eine obere Fläche des Gate-Stapels 304 frei zu legen. Beispielsweise umfasst ein Planarisierungsverfahren ein Verfahren des chemisch-mechanischen Polierens (CMP), durch welches Abschnitte der ILD-Schicht 802 (und CESL-Schicht, falls vorhanden) entfernt werden, welche den Gate-Stapel 304 überlagern, und eine obere Fläche der Halbleitervorrichtung 200 planarisiert wird.
  • Das Verfahren 100 wird dann mit dem Block 118 fortgesetzt, wo das Dummy-Gate (siehe Block 108) entfernt wird. Die Gate-Elektrode und/oder das Gate-Dielektrikum können durch geeignete Ätzverfahren entfernt werden. In einigen Ausführungsformen umfasst der Block 118 außerdem die selektive Entfernung der Epitaxieschicht(en) in der Kanalzone der Vorrichtung. In Ausführungsformen wird(werden) die ausgewählte(n) Epitaxieschicht(en) in den Finnenelementen innerhalb des Grabens entfernt, der durch die Entfernung der Dummy-Gate-Elektrode bereitgestellt wird (z.B. die Zone der Finne, auf und über welcher die Gate-Struktur gebildet wird, oder die Kanalzone). Bezug nehmend auf das Beispiel der 9A, 9B und 9C, werden die Epitaxieschichten 206 von der Kanalzone des Substrats 202 und innerhalb des Grabens entfernt. In einigen Ausführungsformen werden die Epitaxieschichten 206 durch ein selektives Nassätzverfahren entfernt. In einigen Ausführungsformen umfasst das selektive Nassätzen HF. In einer Ausführungsform handelt es sich bei den Epitaxieschichten 206 um SiGe und bei den Epitaxieschichten 208 um Silizium, was die selektive Entfernung der SiGe-Epitaxieschichten 206 ermöglicht. Es sei angemerkt, dass während der zwischenzeitlichen Verarbeitungsstufe des Blocks 118 (z.B. 9) Lücken 902 zwischen den benachbarten Nanodrähten in der Kanalzone vorgesehen sind (z.B. Lücken 902 zwischen Epitaxieschichten 208). Die Lücken 902 können mit den Umgebungsmedien gefüllt werden (z.B. Luft, Stickstoff usw.).
  • Das Verfahren 100 wird dann mit dem Block 120 fortgesetzt, wo eine Gate-Struktur gebildet wird. De Gate-Struktur kann das Gate eines Multi-Gate-Transistors sein. Die finale Gate-Struktur kann ein High-k/Metall-Gate-Stapel sein, es sind jedoch auch andere Zusammensetzungen möglich. In einigen Ausführungsformen bildet die Gate-Struktur das Gate, das mit den Multi-Kanälen verbunden ist, die durch die mehreren Nanodrähte (welche nun Lücken dazwischen aufweisen) in der Kanalzone bereitgestellt werden.
  • Bezug nehmend auf das Beispiel der 10, 10B und 10C, wird in einer Ausführungsform des Blocks 120 ein High-k/Metall-Gate-Stapel 1002 innerhalb des Grabens der Vorrichtung 200 gebildet, der durch das Entfernen des Dummy-Gates und/oder Lösen von Nanodrähten bereitgestellt wird, wie oben in Bezug auf den Block 118 beschrieben. In verschiedenen Ausführungsformen umfasst der High-k/Metall-Gate-Stapel 1002 eine Grenzschicht, eine über der Grenzschicht gebildete High-k-Gate-Dielektrikumsschicht 1004 und/oder eine über der High-k-Gate-Dielektrikumsschicht 1004 gebildete Metallschicht 1006. High-k-Gate-Dielektrika, wie hierin verwendet und beschrieben, umfassen Dielektrikumsmaterialien mit einer hohen Dielektrizitätskonstante, welche zum Beispiel höher als die von thermischem Siliziumoxid (~3,9) ist. Die innerhalb des High-k/Metall-Gate-Stapels verwendete Metallschicht kann ein Metall, eine Metalllegierung oder Metallsilizid umfassen. Außerdem kann die Bildung des High-k/Metall-Gate-Stapels Abscheidungen zum Bilden verschiedener Gate-Materialien, einer oder mehrerer Deckschichten und ein oder mehrere CMP-Verfahren zum Entfernen überschüssiger Gate-Materialien und dadurch Planarisieren einer oberen Fläche der Halbleitervorrichtung 200 umfassen.
  • In einigen Ausführungsformen kann die Grenzschicht des Gate-Stapels 1002 ein Dielektrikumsmaterial wie Siliziumoxid (SiO2), HfSiO oder Siliziumoxynitrid (SiON) umfassen. Die Grenzschicht kann durch chemische Oxidation, thermische Oxidation, Atomschichtabscheidung (ALD), chemische Abscheidung aus der Gasphase (CVD) und/oder ein anderes geeignetes Verfahren gebildet werden. Die Gate-Dielektrikumsschicht 1004 des Gate-Stapels 1002 kann eine High-k-Dielektrikumsschicht wie z.B. Hafniumoxid (HfO2) umfassen. Alternativ kann die Gate-Dielektrikumsschicht 1004 des Gate-Stapes 1002 andere High-k-Dielektrika umfassen, wie z.B. TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON), Kombinationen davon oder ein anderes geeignetes Material. Die High-k-Gate-Dielektrikumsschicht 1002 kann durch ALD, physikalische Abscheidung aus der Gasphase (PVD), CVD, Oxidation und/oder andere geeignete Verfahren gebildet werden. Die Metallschicht des High-k/Metall-Gate-Stapels 1002 kann eine Einzelschicht oder alternativ eine mehrschichtige Struktur umfassen, z.B. verschiedene Kombinationen einer Metallschicht mit einer ausgewählten Austrittsarbeit zum Verbessern der Leistungsfähigkeit der Vorrichtung Austrittsarbeits-Metallschicht), einer Deckschicht, einer Benetzungsschicht, einer Haftschicht, einer Metalllegierung oder eines Metallsilizids. Beispielhaft kann die Metallschicht des Gate-Stapels 1002 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, andere geeignete Metallmaterialien oder eine Kombination davon umfassen. In verschiedenen Ausführungsformen kann die Metallschicht des Gate-Stapels 1002 durch ALD, PVD, CVD, E-Strahl-Verdampfung oder ein anderes geeignetes Verfahren gebildet werden. Ferner kann die Metallschicht des Gate-Stapels 1002 für N-FET- und P-FET-Transistoren separat gebildet werden, bei welchen unterschiedliche Metallschichten verwendet werden können. In verschiedenen Ausführungsformen kann ein CMP-Verfahren durchgeführt werden, um überschüssiges Metall von der Metallschicht des Gate-Stapels 1002 zu entfernen und dadurch eine im Wesentlichen planare obere Fläche der Metallschicht des Gate-Stapels 1002 bereitzustellen. Die Metallschicht 1006 des Gate-Stapels 1002 ist in 10A, 10B und 10C dargestellt. Außerdem kann die Metallschicht für eine Austrittsarbeit des N-Typs oder P-Typs sorgen, kann als eine Transistor(z.B. FINFET)-Gate-Elektrode dienen und in zumindest einigen Ausführungsformen kann die Metallschicht des Gate-Stapels 1602 eine Polysiliziumschicht umfassen. Die Gate-Struktur 1002 umfasst Abschnitte, welche zwischen jeder der Epitaxieschichten 306 angeordnet sind, welche jeweils Kanäle der Multi-Gate-Vorrichtung 200 bilden.
  • In einer Ausführungsform sorgt die oxidierte Schicht 602 für einen inneren Abstandhalter, welcher eine Länge t1 in der X-Richtung aufweist. t1 kann ungefähr 10 Nanometer (nm) bis ungefähr 12 nm betragen. Die Abmessung t1 kann sich über eine gesamte Länge der Source/Drain-Zone erstrecken. In einer Ausführungsform sorgt die oxidierte Schicht 602 für einen inneren Abstandhalter, welcher eine Länge t2 in der Y-Richtung aufweist. t2 kann ungefähr 5 Nanometer (nm) bis ungefähr 7 nm betragen.
  • Die Halbleitervorrichtung 200 kann eine weitere Verarbeitung durchlaufen, um verschiedene Elemente und Zonen zu bilden, die auf dem Fachgebiet bekannt sind. Zum Beispiel können durch eine anschließende Verarbeitung Kontaktöffnungen, Kontaktmetall sowie verschiedene Kontakte/Durchkontaktierungen/Leitungen und Multischicht-Zwischenverbindungselemente (z.B. Metallschichten und Zwischenschichtdielektrika) auf dem Substrat 202 gebildet werden, welche so konfiguriert sind, dass sie die verschiedenen Elemente so verbinden, dass eine funktionale Schaltung gebildet wird, welche eine oder mehrere Multi-Gate-Vorrichtungen umfassen kann. In Weiterführung des Beispiels kann eine Multischicht-Zwischenverbindung vertikale Zwischenverbindungen wie z.B. Durchkontaktierungen oder Kontakte und horizontale Zwischenverbindungen wie z.B. Metallleitungen umfassen. Für die verschiedenen Zwischenverbindungselemente können verschiedene leitfähige Materialien verwendet werden, z.B. Kupfer, Wolfram und/oder Siizid. In einem Beispiel wird ein Damaszener- oder Doppeldamaszenerverfahren angewendet, um eine Multischicht-Zwischenverbindungsstruktur auf Kupferbasis zu bilden. Außerdem können vor, während und nach dem Verfahren 100 zusätzliche Verfahrensschritte angewendet werden und einige oben beschriebene Verfahrensschritte können gemäß verschiedenen Ausführungsformen des Verfahrens 100 ersetzt oder weggelassen werden.
  • Nun Bezug nehmend auf 11, ist dort ein Verfahren 1100 zur Herstellung einer Multi-Gate-Vorrichtung veranschaulicht. Das Verfahren ist dem Verfahren 100 in vielen Beziehungen weitgehend ähnlich und die Beschreibung des obigen Verfahrens 100 gilt auch für das Verfahren 1100. Eine Ausführungsform des Verfahrens 1100 umfasst außerdem ein selektives Ätzen oxidierter Epitaxieschichten vor dem Bilden der Source/Drain-Elemente, wie nachstehend noch detaillierter beschrieben wird.
  • Die beispielhaften Ausführungsformen des Verfahrens 1100 sind in 2A, 3A, 4A, 5A, 6A, 12A, 13A, 14A, 15A und 16A als isometrische Ansichten einer Ausführungsform einer Halbleitervorrichtung 200 gemäß verschiedenen Stufen des Verfahrens 1100 veranschaulicht. 2B, 3B, 4B, 5B, 6B, 12B, 13B, 14B, 15B und 16B sind entsprechende seitliche Querschnittsansichten einer Ausführungsform einer Halbleitervorrichtung 200 entlang einem ersten Schnitt X-X'; 2C, 3C, 4C, 5C, 6C, 12C, 13C, 14C, 15C und 16C sind entsprechende seitliche Querschnittsansichten einer Ausführungsform einer Halbleitervorrichtung 200 entlang einem zweiten Schnitt Y-Y' in der Kanal(Gate)-Zone; 3D, 4D, 5D, 6D, 12D, 13D, 14D, 15D und 16D sind entsprechende seitliche Querschnittsansichten einer Ausführungsform einer Halbleitervorrichtung 200 entlang einem dritten Schnitt Y2-Y2' in der Source/Drain-Zone.
  • Das Verfahren 1100 beginnt mit dem Block 1102, wo ein Substrat bereitgestellt wird. Der Block 1102 kann dem Block 102 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 2A, 2B und 2C, wird ein Substrat 202 bereitgestellt, wie oben beschrieben.
  • Das Verfahren 1100 wird mit dem Block 1104 fortgesetzt, wo ein Epitaxiestapel bereitgestellt wird. Der Block 1104 kann dem Block 104 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 2A, 2B und 2C, wird ein Epitaxiestapel 204 bereitgestellt, wie oben beschrieben.
  • Das Verfahren 1100 wird mit dem Block 1106 fortgesetzt, wo ein oder mehrere Finnenelemente bereitgestellt werden. Der Block 1106 kann dem Block 106 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 2A, 2B und 2C, wird ein Finnenelement 210 bereitgestellt, wie oben beschrieben.
  • Das Verfahren 1100 wird mit dem Block 1108 fortgesetzt, wo eine Dummy-Gate-Struktur gebildet wird. Der Block 1108 kann dem Block 108 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 3A, 3B und 3C, wird eine Gate-Struktur 304 bereitgestellt, wie oben beschrieben.
  • Das Verfahren 1100 wird mit dem Block 1110 fortgesetzt, wo Abstandhalterelemente gebildet werden. Der Block 1110 kann dem Block 110 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 4A, 4B, 4C und 4D, wird eine Abstandhalter-Materialschicht 402 bereitgestellt, wie oben beschrieben, und wie in 5A, 5B, 5C und 5D veranschaulicht, kann die Abstandhalter-Materialschicht 402 zurückgeätzt werden.
  • Das Verfahren 1100 wird mit dem Block 1112 fortgesetzt, wo eine selektive Oxidation von Epitaxieschichten des Epitaxiestapels durchgeführt wird. Der Block 1112 kann dem Block 112 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 6A, 6B, 6C und 6D, werden die Epitaxieschichten 306 oxidiert, um oxidierte Schichten 602 zu bilden, wie oben beschrieben. Wie oben beschrieben, handelt es sich bei den oxidierten Schichten 602 in einer Ausführungsform um SiGeO. Wie ebenfalls oben beschrieben, kann sich die gebildete oxidierte Schicht 602 so erstrecken, dass sie an die Seitenwand der Gate-Struktur 304 stößt; mit anderen Worten, es wird die Epitaxieschicht 308 oxidiert, die nicht direkt unter der Gate-Struktur liegt, umfassend die Epitaxieschicht 308, die unter dem Abstandhalterelement 402 liegt.
  • Das Verfahren 1100 wird dann mit dem Block 1113 fortgesetzt, wo ein selektives Ätzverfahren durchgeführt wird. Durch das selektive Ätzen kann die oxidierte Schicht geätzt werden, die oben im Block 1112 beschrieben ist. In einigen Ausführungsformen werden die oxidierten Schichten von der Source/Drain-Zone des Finnenelements (der Finnenelemente) (z.B. der Zone der Finne in Nachbarschaft zu der Kanalzone, die unter dem Gate-Zone liegt) entfernt. Ein Abschnitt der oxidierten Schicht, der direkt unter dem Abstandhalterelement in Nachbarschaft zu dem Gate-Stapel liegt, verbleibt auf dem Substrat (z.B. stellt das Abstandhalterelement während des Ätzverfahrens ein Maskierungselement bereit). Wie in 12A, 12B, 12C und 12D veranschaulicht, sind Abschnitte der oxidierten Epitaxieschichten 602 in der Source/Drain-Zone der Finnen 410 von dem Substrat 202 entfernt worden. 12A, 12B und 12D veranschaulichen Lücken 1202 an der Stelle der Abschnitte der oxidierten Schichten 602, während ein Abschnitt 602A der oxidierten Schicht (z.B. SiGeO) auf dem Substrat verbleibt. Die Lücken 1202 können mit dem Umgebungsmedium (z.B. Luft, N2) gefüllt werden. In einer Ausführungsform werden Abschnitte der oxidierten Schichten 602 durch ein selektives Nassätzverfahren entfernt.
  • Das Verfahren 1100 wird mit dem Block 1114 fortgesetzt, wo ein Source/Drain-Element gebildet wird. Der Block 1114 kann das Anwachsen einer Epitaxieschicht zum Bilden des Source/Drain-Elements umfassen. Der Block 1114 kann dem Block 114 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 13A, 13B, 13C und 13D, wird eine Epitaxiematerial-Source/Drain-Schicht 702 gebildet, wie oben beschrieben. Im Gegensatz zu der obigen Ausführungsform des Verfahrens 100 veranschaulichen Ausführungsformen des Verfahrens 1100 und Ausführungsformen der 13A, 13B, 13D, dass man das Epitaxiematerial der Source/Drain-Schicht 702 auf den Epitaxieschichten 208, welche in der Source/Drain-Zone verbleiben, und innerhalb der Lücken 1202 anwachsen lässt. Die Source/Drain-Schicht 702 stößt an den Abschnitt 602A der oxidierten Schicht und/oder die Abstandhalterschicht 402. Somit ist zwischen der Source/Drain-Schicht 702 und dem Gate-Stapel 304 der oxidierte Abschnitt 602A angeordnet.
  • 13E veranschaulicht einen Abschnitt der Vorrichtung 200 im Block 1114, es sei angemerkt, dass die Source/Drain-Zone der Vorrichtung 200 den Abschnitt 602A der oxidierten Schicht umfasst, an die Epitaxieschicht 206 stoßend angeordnet ist, welche unter der Gate-Struktur 304 liegt. Wie nachstehend beschrieben, wird die Epitaxieschicht 206 in der Kanalzone (unter der Gate-Struktur 304) entfernt und darin die finale Gate-Struktur gebildet. Dadurch befindet sich der Abschnitt 602A der oxidierten Schicht in der Source/Drain-Zone und ist mit einem Abschnitt der zu bildenden Gate-Struktur koplanar. Der Abschnitt 602A der oxidierten Schicht (z.B. SiGeO) ist auch mit dem Source/Drain-Element 702 koplanar.
  • Das Verfahren 1100 wird mit dem Block 1116 fortgesetzt, wo eine Zwischenschichtdielektrikums-Schicht gebildet wird. Der Block 1116 kann dem Block 116 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 14A, 14B, 14C und 14D, wird eine ILD-Schicht 802 gebildet, wie oben beschrieben.
  • Das Verfahren 1100 wird mit dem Block 1118 fortgesetzt, wo eine Dummy-Gate-Entfernung durchgeführt wird und/oder ein Lösen der Nanodrähte des Epitaxiestapels in der Kanalzone durchgeführt wird. Der Block 1118 kann dem Block 118 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 15A, 15B, 15C und 15D, wird die Dummy-Gate-Struktur 304 entfernt, um einen Graben zu bilden. Ferner werden die Epitaxieschichten 208 in der Kanalzone (z.B. unter dem Graben) ebenfalls entfernt, wodurch die Nanodrähte in der Kanalzone „gelöst“ werden (z.B. Epitaxieschichten 208).
  • Das Verfahren 1100 wird mit dem Block 1120 fortgesetzt, wo eine Gate-Struktur (z.B. Ersatz-Gate-Struktur, High-k-Metall-Gate-Struktur) gebildet wird. Der Block 1120 kann dem Block 120 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 16A, 16B, 16C und 16D, wird eine Gate-Struktur 1002 gebildet, welche ein Gate-Dielektrikum 1004 und eine Gate-Elektrode 1006 umfasst.
  • In einer Ausführungsform sorgt die oxidierte Schicht 602A für einen inneren Abstandhalter, welcher eine Länge t3 in der X-Richtung aufweist. t3 kann ungefähr 4 Nanometer (nm) bis ungefähr 6 nm betragen. In einer Ausführungsform sorgt die oxidierte Schicht 602A für einen inneren Abstandhalter, welcher eine Länge in der Y-Richtung aufweist, welche ungefähr 5 Nanometer (nm) bis ungefähr 7 nm betragen kann.
  • Bezug nehmend nun auf 17, ist dort ein Verfahren 1700 zur Herstellung einer Multi-Gate-Vorrichtung veranschaulicht. Das Verfahren 1700 ist dem Verfahren 100 in vielen Beziehungen weitgehend ähnlich und die Beschreibung des obigen Verfahrens 100 gilt auch für das Verfahren 1100. Das Verfahren 1700 ist dem Verfahren 100 in vielen Beziehungen weitgehend ähnlich und die Beschreibung des obigen Verfahrens 100 gilt auch für das Verfahren 1700. Eine Ausführungsform des Verfahrens 1700 umfasst außerdem ein selektives Ätzen von Epitaxieschichten vor dem Bilden der Abstandhalter-Materialschicht.
  • Die beispielhaften Ausführungsformen des Verfahrens 1700 sind in 2A, 3A, 18A, 19A, 20A, 21A, 21E, 22A, 23A und 24A als isometrische Ansichten einer Ausführungsform einer Halbleitervorrichtung 200 gemäß verschiedenen Stufen des Verfahrens 1700 veranschaulicht. 2B, 3B, 18B, 19B, 20B, 21B, 22B, 23B und 24B sind entsprechende seitliche Querschnittsansichten einer Ausführungsform einer Halbleitervorrichtung 200 entlang einem ersten Schnitt X-X'; 2C, 3C, 18C, 19C, 20C, 21C, 22C, 23C und 24C sind entsprechende seitliche Querschnittsansichten einer Ausführungsform einer Halbleitervorrichtung 200 entlang einem zweiten Schnitt Y-Y' in der Kanal(Gate)-Zone; 3D, 18D, 19D, 20D, 21D, 22D, 23D und 24D sind entsprechende seitliche Querschnittsansichten einer Ausführungsform einer Halbleitervorrichtung 200 entlang einem dritten Schnitt Y2-Y2' in der Source/Drain-Zone.
  • Das Verfahren 1700 beginnt mit dem Block 1702, wo ein Substrat bereitgestellt wird. Der Block 1702 kann dem Block 102 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 2A, 2B und 2C, wird ein Substrat 202 bereitgestellt, wie oben beschrieben.
  • Das Verfahren 1700 wird mit dem Block 1704 fortgesetzt, wo ein Epitaxiestapel bereitgestellt wird. Der Block 1704 kann dem Block 104 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 2A, 2B und 2C, wird ein Epitaxiestapel 204 bereitgestellt, wie oben beschrieben.
  • Das Verfahren 1700 wird mit dem Block 1706 fortgesetzt, wo ein oder mehrere Finnenelemente bereitgestellt werden. Der Block 1706 kann dem Block 106 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 2A, 2B und 2C, wird ein Finnenelement 210 bereitgestellt, wie oben beschrieben.
  • Das Verfahren 1700 wird mit dem Block 1708 fortgesetzt, wo eine Dummy-Gate-Struktur gebildet wird. Der Block 1708 kann dem Block 108 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 3A, 3B und 3C, wird eine Gate-Struktur 304 bereitgestellt, wie oben beschrieben.
  • Das Verfahren 1700 wird dann mit dem Block 1709 fortgesetzt, wo ein selektives Ätzen der Epitaxieschichten durchgeführt wird. In einer Ausführungsform wird eine erste Epitaxiematerialzusammensetzung des Epitaxiestapels entfernt. In einer weiteren Ausführungsform handelt es sich bei den entfernten Epitaxieschichten um SiGe. Bezug nehmend auf das Beispiel der 18A, 18B, 18C und 18D, sind die Epitaxieschichten 206 selektiv von der Source/Drain-Zone der Finne 210 geätzt worden. In einer Ausführungsform wird die Epitaxieschicht 206 entfernt, nur nicht direkt unter der Gate-Struktur 304. 18A, 18B, 18C und 18D veranschaulichen Lücken 1802 an der Stelle der Epitaxieschichten 206 in der Source/Drain-Zone der Finne 210. Die Lücken 1802 können sich bis zu der Gate-Struktur 304 erstrecken. Die Lücken 1802 können mit dem Umgebungsmedium (z.B. Luft, N2) gefüllt werden. In einer Ausführungsform umfasst das selektive Nassätzen ein APM-Ätzen (z.B. Ammoniumhydroxid-Wasserstoffperoxid-Wasser-Gemisch). In einigen Ausführungsformen umfasst die selektive Entfernung SiGe-Oxidation, gefolgt von einer SiGeOx-Entfernung. Zum Beispiel kann die oben beschriebene Oxidation durch O3-Reinigung und anschließende SiGeOx-Entfernung durch ein Ätzmittel wie NH4OH erfolgen.
  • Das Verfahren 1700 wird mit dann dem Block 1710 fortgesetzt, wo Abstandhalterelemente gebildet werden. Der Block 1710 kann dem Block 110 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird, umfassend das Abscheiden einer formangepassten Abstandhalter-Materialschicht. Bezug nehmend auf das Beispiel der 19A, 19B, 19C und 19D, wird eine Abstandhalter-Materialschicht 402 bereitgestellt, wie oben beschrieben, auf dem Substrat 202 abgeschieden. Aufgrund der Erzeugung der Lücken 1802 wird die Abstandhalter-Materialschicht 402 zwischen den Epitaxieschichten 208 in der Source/Drain-Zone gebildet. Wie oben beschrieben, handelt es sich bei der Abstandhalter-Materialschicht 402 um ein geeignetes Dielektrikum. Beispielhafte Dielektrika umfassen auch SiN, KN1, RN1, SiCN, SiON und/oder andere geeignete Dielektrika, wobei KN1 für (Si3N4)0,9O0,05C0,05 (SiN dotiert mit 5 % Sauerstoff, 5 % Kohlenstoff) steht und RN1 für (Si3N4)0,8O0,1C0,1 (SiN dotiert mit 10 % Sauerstoff, 10 % Kohlenstoff) steht.
  • In einigen Ausführungsformen umfasst der Block 1710 im Weiteren ein Zurückätzen der Abstandhalter-Materialschicht zum Bilden von Abstandhalterelementen. Das Zurückätzen kann dem weitgehend ähnlich sein, wie es oben in Bezug auf den Block 110 des Verfahrens 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 20A, 20B, 20C und 20D, wird die Abstandhalter-Materialschicht 402 zurückgeätzt, um Abstandhalterelemente 402 an den Seitenwänden der Gate-Struktur 304 zu bilden.
  • Das Verfahren 1700 wird mit dem Block 1714 fortgesetzt, wo ein Source/Drain-Element gebildet wird. Der Block 1714 kann das Anwachsen einer Epitaxieschicht zum Bilden des Source/Drain-Elements umfassen. Der Block 1714 kann dem Block 114 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 21A, 21B, 21C, 21D und 21E, wird eine Epitaxiematerial-Source/Drain-Schicht 702 gebildet, wie oben beschrieben. Im Gegensatz zu der obigen Ausführungsform des Verfahrens 100 veranschaulichen Ausführungsformen des Verfahrens 1700 und Ausführungsformen der 21A, 21B, 21C, 21D und 21E, dass man das Epitaxiematerial der Source/Drain-Schicht 702 auf den Epitaxieschichten 208, welche in der Source/Drain-Zone verbleiben, und innerhalb der Lücken 1802 anwachsen lässt. Das Epitaxiematerial kann an die Abstandhalterelemente 402 stoßen.
  • 21E veranschaulicht einen Abschnitt der Vorrichtung 200 im Block 1714, es sei angemerkt, dass die Source/Drain-Zone der Vorrichtung 200 das Abstandhalterelement 402 umfasst, an die Epitaxieschicht 206 stoßend angeordnet ist, welche unter der Gate-Struktur 304 liegt. Wie nachstehend beschrieben, wird die Epitaxieschicht 206 in der Kanalzone (unter der Gate-Struktur 304) entfernt und darin die finale Gate-Struktur gebildet. Dadurch befindet sich das Abstandhalterelement 402 in der Source/Drain-Zone und ist mit einem Abschnitt einer Gate-Struktur koplanar. Das Abstandhalterelement 402 ist auch mit dem Source/Drain-Element 702 koplanar.
  • Das Verfahren 1700 wird mit dem Block 1716 fortgesetzt, wo eine Zwischenschichtdielektrikums-Schicht gebildet wird. Der Block 1716 kann dem Block 116 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 22A, 22B, 22C und 22D, wird eine ILD-Schicht 802 gebildet, wie oben beschrieben.
  • Das Verfahren 1700 wird mit dem Block 1718 fortgesetzt, wo eine Dummy-Gate-Entfernung durchgeführt wird und/oder ein Lösen der Nanodrähte des Epitaxiestapels in der Kanalzone durchgeführt wird. Der Block 1718 kann dem Block 118 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 23A, 23B, 23C und 23D, wird die Dummy-Gate-Struktur 304 entfernt, um einen Graben zu bilden. Ferner werden die Epitaxieschichten 208 in der Kanalzone (z.B. unter dem Graben) ebenfalls entfernt, wodurch die Nanodrähte in der Kanalzone „gelöst“ werden (z.B. Epitaxieschichten 208).
  • Das Verfahren 1700 wird mit dem Block 1720 fortgesetzt, wo eine Gate-Struktur (z.B. Ersatz-Gate-Struktur, High-k-Metall-Gate-Struktur) gebildet wird. Der Block 1720 kann dem Block 120 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 24A, 24B, 24C und 24D, wird eine Gate-Struktur 1002 gebildet, welche ein Gate-Dielektrikum 1004 und eine Gate-Elektrode 1006 umfasst.
  • In einer Ausführungsform sorgt das Abstandhalterelement 402 für einen inneren Abstandhalter, welcher eine Länge t4 in der X-Richtung aufweist. t4 kann ungefähr 4 Nanometer (nm) bis ungefähr 6 nm betragen. In einer Ausführungsform sorgt das Abstandhalterelement 402 für einen inneren Abstandhalter, welcher eine Länge in der Y-Richtung von ungefähr 5 Nanometer (nm) bis ungefähr 7 nm aufweist.
  • Bezug nehmend nun auf 25, ist dort ein Verfahren 2500 zur Herstellung einer Multi-Gate-Vorrichtung veranschaulicht. Das Verfahren 2500 ist dem Verfahren 100 in vielen Beziehungen weitgehend ähnlich und die Beschreibung des obigen Verfahrens 100 gilt auch für das Verfahren 1100. Das Verfahren 2500 ist dem Verfahren 1100 und/oder dem Verfahren 1700 in vielen Beziehungen weitgehend ähnlich und die Beschreibung des obigen Verfahrens 1100 und/oder 1700 gilt auch für das Verfahren 2500. Eine Ausführungsform des Verfahrens 2500 umfasst außerdem ein Bilden einer Abstandhalterschicht vor dem selektiven Ätzen und anschließenden Oxidieren bestimmter Epitaxieschichten des Epitaxiestapels, wie nachstehend beschrieben.
  • Die beispielhaften Ausführungsformen des Verfahrens 2500 sind in 2A, 3A, 4A, 5A, 26A, 27A, 28A, 28E, 29A, 30A und 31A als isometrische Ansichten einer Ausführungsform einer Halbleitervorrichtung 200 gemäß verschiedenen Stufen des Verfahrens 2500 veranschaulicht. 2B, 3B, 4B, 5B, 26B, 27B, 28B, 29B, 30B und 31B sind entsprechende seitliche Querschnittsansichten einer Ausführungsform einer Halbleitervorrichtung 200 entlang einem ersten Schnitt X-X'; 2C, 3C, 4C, 5C, 26C, 27C, 28C, 29C 30C, und 31C sind entsprechende seitliche Querschnittsansichten einer Ausführungsform einer Halbleitervorrichtung 200 entlang einem zweiten Schnitt Y-Y' in der Kanal(Gate)-Zone; 3D, 4D, 5D, 26D, 27D, 28D, 29D, 30D und 31D sind entsprechende seitliche Querschnittsansichten einer Ausführungsform einer Halbleitervorrichtung 200 entlang einem dritten Schnitt Y2-Y2' in der Source/Drain-Zone.
  • Das Verfahren 2500 beginnt mit dem Block 2502, wo ein Substrat bereitgestellt wird. Der Block 2502 kann dem Block 102 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 2A, 2B und 2C, wird ein Substrat 202 bereitgestellt, wie oben beschrieben.
  • Das Verfahren 2500 wird mit dem Block 2504 fortgesetzt, wo ein Epitaxiestapel bereitgestellt wird. Der Block 2504 kann dem Block 104 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 2A, 2B und 2C, wird ein Epitaxiestapel 204 bereitgestellt, wie oben beschrieben.
  • Das Verfahren 1700 wird mit dem Block 2506 fortgesetzt, wo ein oder mehrere Finnenelemente bereitgestellt werden. Der Block 2506 kann dem Block 106 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 2A, 2B und 2C, wird ein Finnenelement 210 bereitgestellt, wie oben beschrieben.
  • Das Verfahren 2500 wird mit dem Block 2508 fortgesetzt, wo eine Dummy-Gate-Struktur gebildet wird. Der Block 2508 kann dem Block 108 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 3A, 3B, 3C und 3D, wird eine Gate-Struktur 304 bereitgestellt, wie oben beschrieben.
  • Das Verfahren 2500 wird mit dann dem Block 2510 fortgesetzt, wo Abstandhalterelemente gebildet werden. Der Block 2510 kann dem Block 110 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird, umfassend das Abscheiden einer formangepassten Abstandhalter-Materialschicht. Bezug nehmend auf das Beispiel der 4A, 4B, 4C und 4D, wird eine Abstandhalter-Materialschicht 402 auf dem Substrat 202 abgeschieden. Wie oben in Bezug auf das Verfahren 100 beschrieben, handelt es sich bei der Abstandhalter-Materialschicht 402 um ein geeignetes Dielektrikum. Der Block 2510 kann das Zurückätzen des Abstandhaltermaterials umfassen.
  • Die Abstandhalter-Materialschicht kann eine formangepasste Schicht sein (siehe z.B. 4), welche anschließend zurückgeätzt wird, um Abstandhalterelemente zu bilden (siehe z.B. 5). In einigen Ausführungsformen folgt der Abscheidung der Abstandhalter-Materialschicht ein Zurückätzen (z.B. anisotrop) des dielektrischen Abstandhaltermaterials. Bezug nehmend auf das Beispiel in Bezug auf das Beispiel der 5A, 5B, 5C und 5D, kann nach dem Bilden der Abstandhalter-Materialschicht 402 die Abstandhalter-Materialschicht 402 zurückgeätzt werden, um Abschnitte der Finnenelemente 210 in Nachbarschaft zu und nicht bedeckt von der Gate-Struktur 304 frei zu legen (z.B. Source/Drain-Zonen). Das Abstandhalterschicht-Material kann an den Seitenwänden der Gate-Struktur 304 verbleiben, wodurch Abstandhalterelemente gebildet werden. In einigen Ausführungsformen kann das Zurückätzen der Abstandhalterschicht 402 ein Nassätzverfahren, ein Trockenätzverfahren, ein mehrstufiges Ätzverfahren und/oder eine Kombination davon umfassen. Die Abstandhalterschicht 402 kann von einer oberen Fläche des frei liegenden Epitaxiestapels 204 und den seitlichen Flächen des frei liegenden Epitaxiestapels 204 entfernt werden, wie in 5A, 5B und 5D dargestellt. Die Abstandhalterschicht 402 kann von einer oberen Fläche des Gate-Stapels 304 entfernt werden, wie in 5C dargestellt.
  • Das Verfahren 2500 wird dann mit dem Block 2511 fortgesetzt, wo ein selektives Ätzen der Epitaxieschichten durchgeführt wird. In einer Ausführungsform wird eine erste Epitaxiematerialzusammensetzung des Epitaxiestapels, der im Block 2504 bereitgestellt wird, entfernt. In einer weiteren Ausführungsform handelt es sich bei den entfernten Epitaxieschichten um SiGe. Bezug nehmend auf das Beispiel der 26A, 26B, 26C und 26D, sind die Epitaxieschichten 206 selektiv von der Source/Drain-Zone der Finne 210 geätzt worden. 26A, 26B, 26C und 26D veranschaulichen Lücken 2602 an der Stelle der Epitaxieschichten 206 in der Source/Drain-Zone der Finne 210. Die Lücken 2602 können mit dem Umgebungsmedium (z.B. Luft, N2) gefüllt werden. In einer Ausführungsform werden die Abschnitte der Epitaxieschichten 206 durch ein selektives Nassätzverfahren entfernt. In einigen Ausführungsformen umfasst das selektive Nassätzen ein APM-Ätzen (z.B. Ammoniumhydroxid-Wasserstoffperoxid-Wasser-Gemisch). Daher sei angemerkt, dass die Lücken 2602 nicht an die Seitenwand der Gate-Struktur 304 stoßen, was darauf zurückzuführen ist, dass das Abstandhalterelement 402 die Epitaxieschicht 206A davor schützt, bis an die Gate-Struktur 304 stoßend entfernt zu werden. Dies ist als Epitaxieschichtabschnitt 206A dargestellt.
  • Das Verfahren 2500 wird dann mit dem Block 2512 fortgesetzt, wo eine selektive Oxidation der verbleibenden Epitaxieschichten durchgeführt wird. Wiederum sei angemerkt, dass während des selektiven Entfernens der Epitaxieschichten 206 durch Ätzen im Block 2511 die Abstandhalterelemente 402 den Epitaxieschichtabschnitt 206A schützen, der direkt an die Gate-Struktur 304 stößt. Mit anderen Worten, 26A und 26B veranschaulichen, dass sich unter dem zurückgeätzten Abstandhalter 402 eine Epitaxieschicht 206A befindet, so dass zwischen den Abstandhalterelementen 402 auf der Source/Drain-Zone der Finne 210 die Epitaxieschicht 206 angeordnet ist.
  • Das Oxidationsverfahren kann als eine selektive Oxidation bezeichnet werden, da aufgrund der variierenden Oxidationsgeschwindigkeiten der Schichten des Epitaxiestapels 204 bestimmte Schichten oxidiert werden, beispielsweise wird der Abschnitt 206A oxidiert, um den oxidierten Abschnitt 2702 zu bilden. In einigen Beispielen kann das Oxidationsverfahren durchgeführt werden, indem die Vorrichtung 200 einem Nassoxidationsverfahren, einem Trockenoxidationsverfahren oder einer Kombination davon unterzogen wird. In zumindest einigen Ausführungsformen wird die Vorrichtung 200 einem Nassoxidationsverfahren unter Verwendung von Wasserdampf als Oxidationsmittel bei einem Druck von etwa 1 atm in einem Temperaturbereich von 400 °C bis 600 °C und für eine Zeit von etwa 0,5 bis 2 Stunden unterzogen. Es sei angemerkt, dass die hierin angegebenen Oxidationsverfahrensbedingungen lediglich beispielhaft sind und nicht beschränkend sein sollen. Bezug nehmend auf das Beispiel der 27A und 27B, wird aus dem Abschnitt 206A ein oxidierter Abschnitt 2702 gebildet.
  • Das Verfahren 2500 wird mit dem Block 2514 fortgesetzt, wo ein Source/Drain-Element gebildet wird. Der Block 2514 kann das Anwachsen einer Epitaxieschicht zum Bilden des Source/Drain-Elements umfassen. Der Block 2514 kann dem Block 114 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 28A, 28B, 28C, 28D und 28E, wird eine Epitaxiematerial-Source/Drain-Schicht 702 gebildet, wie oben beschrieben. Im Gegensatz zu der obigen Ausführungsform des Verfahrens 100 veranschaulichen Ausführungsformen des Verfahrens 2500 und Ausführungsformen der 28A, 28B, 28C und 28D, dass man das Epitaxiematerial der Source/Drain-Schicht 702 auf den Epitaxieschichten 208, welche in der Source/Drain-Zone verbleiben, und innerhalb der Lücken und in Nachbarschaft der oxidierten Abschnitte 2702 anwachsen lässt. Das Epitaxiematerial kann an die Abstandhalterelemente 402 stoßen.
  • 28E veranschaulicht einen Abschnitt der Vorrichtung 200 im Block 2514, es sei angemerkt, dass die Source/Drain-Zone der Vorrichtung 200 den oxidierten Schichtabschnitt 2702 umfasst, an die Epitaxieschicht 206 stoßend angeordnet ist, welche unter der Gate-Struktur 304 liegt. Wie nachstehend beschrieben, wird die Epitaxieschicht 206 in der Kanalzone (unter der Gate-Struktur 304) entfernt und darin ein Abschnitt der finalen Gate-Struktur gebildet. Dadurch ist das Abstandhalterelement 402 mit einem Abschnitt einer Gate-Struktur in der Source/Drain-Zone koplanar. Der oxidierte Schichtabschnitt 2702 (z.B. SiGeO) ist auch mit dem Source/Drain-Element 702 koplanar.
  • Das Verfahren 1700 wird mit dem Block 2516 fortgesetzt, wo eine Zwischenschichtdielektrikums-Schicht gebildet wird. Der Block 1116 kann dem Block 116 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 29A, 29B, 29C und 29D, wird eine ILD-Schicht 802 gebildet, wie oben beschrieben.
  • Das Verfahren 2500 wird mit dem Block 2518 fortgesetzt, wo eine Dummy-Gate-Entfernung durchgeführt wird und/oder ein Lösen der Nanodrähte des Epitaxiestapels in der Kanalzone durchgeführt wird. Der Block 2518 kann dem Block 118 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 30A, 30B, 30C und 30D, wird die Dummy-Gate-Struktur 304 entfernt, um einen Graben zu bilden. Ferner werden die Epitaxieschichten 208 in der Kanalzone (z.B. unter dem Graben) ebenfalls entfernt, wodurch die Nanodrähte in der Kanalzone „gelöst“ werden (z.B. Epitaxieschichten 208).
  • Das Verfahren 2500 wird mit dem Block 2520 fortgesetzt, wo eine Gate-Struktur (z.B. Ersatz-Gate-Struktur, High-k-Metall-Gate-Struktur) gebildet wird. Der Block 2520 kann dem Block 120 weitgehend ähnlich sein, der oben in Bezug auf das Verfahren 100 der 1 beschrieben wird. Bezug nehmend auf das Beispiel der 31A, 31B, 31C und 31D, wird eine Gate-Struktur 1002 gebildet, welche ein Gate-Dielektrikum 1004 und eine Gate-Elektrode 1006 umfasst.
  • In einer Ausführungsform sorgt der oxidierte Abschnitt 2702 für einen inneren Abstandhalter, welcher eine Länge t5 in der X-Richtung aufweist. t5 kann ungefähr 4 Nanometer (nm) bis ungefähr 6 nm betragen. In einer Ausführungsform sorgt der oxidierte Abschnitt 2702 für einen inneren Abstandhalter, welcher eine Länge in der Y-Richtung von ungefähr 5 Nanometer (nm) bis ungefähr 7 nm aufweist.
  • Somit werden Verfahren und Vorrichtungen bereitgestellt, wobei eine Gate-Struktur nicht direkt eine Source/Drain-Zone kontaktiert oder an diese stößt. Konfigurationen von Dielektrikumsmaterialien (z.B. Abstandhalterelementen (402) und/oder oxidierten Epitaxieschichten (z.B. 302)) sind zwischen den Source/Drain-Elementen 702 und der Gate-Struktur 1002 angeordnet. In einigen Ausführungsformen bietet dies den Vorteil, die Cgd (Gate-Drain-Kapazität) der Vorrichtung zu verringern. In einigen Ausführungsformen führt dies dazu, dass die Ceff (effektive Kapazität) der Vorrichtung verringert wird, ohne deutliche negative Auswirkung auf die Ieff. Deswegen könnte in einigen Ausführungsformen die Geschwindigkeit der Schaltung verbessert sein. 32 veranschaulicht die relative Leistungsfähigkeit für drei beispielhafte experimentelle Ausführungsformen.
  • Somit wird in einer Ausführungsform ein Verfahren zur Herstellung einer Multi-Gate-Halbleitervorrichtung bereitgestellt, welche Bereitstellen einer Finne umfasst, welche mehrere Epitaxieschichten eines ersten Typs und mehrere Epitaxieschichten eines zweiten Typs aufweist. In einer Kanalzone der Finne wird ein erster Abschnitt einer ersten Schicht des zweiten Epitaxieschichttyps entfernt, um eine Öffnung zwischen einer ersten Schicht des ersten Epitaxieschichttyps und einer zweiten Schicht des ersten Epitaxieschichttyps zu bilden. Anschließend wird in der Öffnung ein Abschnitt einer Gate-Struktur gebildet, welcher ein Gate-Dielektrikum und eine Gate-Elektrode aufweist. Es wird ein Dielektrikumsmaterial gebildet, welches an den Abschnitt der Gate-Struktur stößt.
  • In einer anderen der weiteren Ausführungsformen wird ein Verfahren zur Herstellung einer Halbleitervorrichtung bereitgestellt, welches Bilden einer ersten Siliziumschicht und einer zweiten Siliziumschicht umfasst. Es wird eine Siliziumgermanium(SiGe)-Schicht gebildet, welche zwischen der ersten und zweiten Siliziumschicht angeordnet ist. Ein erster Abschnitt der SiGe-Schicht wird entfernt, um eine Öffnung zwischen der ersten und zweiten Siliziumschicht in einer Kanalzone bereitzustellen. In Nachbarschaft zu der Öffnung wird ein oxidierter zweiter Abschnitt der SiGe-Schicht bereitgestellt. Das Verfahren sorgt für ein epitaxiales Anwachsen eines Source/Drain-Elements auf der ersten und zweiten Siliziumschicht, welches an eine Seitenwand des oxidierten zweiten Abschnitts der SiGe-Schicht stößt. In der Öffnung wird eine erste Zone einer Gate-Struktur gebildet, wobei jede der ersten und zweiten Siliziumschicht in Nachbarschaft zu der Gate-Struktur einen Kanal bereitstellt.
  • Ebenfalls beschrieben wird eine Multi-Gate-Halbleitervorrichtung, welche ein Finnenelement, eine Gate-Struktur über dem Finnenelement, ein epitaxiales Source/Drain-Element in Nachbarschaft zu dem Finnenelement und einen dielektrischen Abstandhalter aufweist, welcher zwischen der Gate-Struktur und dem epitaxialen Source/Drain-Element angeordnet ist.

Claims (20)

  1. Verfahren zur Herstellung einer Multi-Gate-Halbleitervorrichtung, umfassend: Bereitstellen einer Finne, welche mehrere Epitaxieschichten eines ersten Typs und mehrere Epitaxieschichten eines zweiten Typs aufweist; Entfernen eines ersten Abschnitts einer ersten Schicht des zweiten Epitaxieschichttyps in einer Kanalzone der Finne zum Bilden einer Öffnung zwischen einer ersten Schicht des ersten Epitaxieschichttyps und einer zweiten Schicht des ersten Epitaxieschichttyps; Bilden eines Abschnitts einer Gate-Struktur, welcher ein Gate-Dielektrikum und eine Gate-Elektrode aufweist, in der Öffnung; und Bilden eines Dielektrikumsmaterials, welches an den Abschnitt der Gate-Struktur stößt.
  2. Verfahren nach Anspruch 1, ferner umfassend: Bilden eines Source/Drain-Elements, welches an das Dielektrikumsmaterial stößt, wobei das Dielektrikumsmaterial zwischen dem Source/Drain-Element und der Gate-Struktur angeordnet ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Bereitstellen der Finne umfasst epitaxiales Anwachsen der Epitaxieschichten des ersten Typs durch Anwachsen einer Siliziumschicht; und epitaxiales Anwachsen der Epitaxieschichten des zweiten Typs durch Anwachsen einer Siliziumgermaniumschicht.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden des Dielektrikumsmaterials in der Source/Drain-Zone der Finne Oxidieren eines zweiten Abschnitts der ersten Schicht des zweiten Epitaxieschichttyps der Finne umfasst.
  5. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Bilden des Dielektrikumsmaterials in der Source/Drain-Zone der Finne Oxidieren eines zweiten Abschnitts der ersten Schicht des zweiten Epitaxieschichttyps und Ätzen des oxidierten zweiten Abschnitts vor dem Bilden der Gate-Struktur umfasst.
  6. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Bilden des Dielektrikumsmaterials in der Source/Drain-Zone der Finne Ätzen eines zweiten Abschnitts der ersten Schicht des zweiten Epitaxieschichttyps und anschließend Oxidieren des zweiten Abschnitts umfasst.
  7. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Bilden des Dielektrikumsmaterials in der Source/Drain-Zone der Finne Abscheiden einer formangepassten Abstandhalter-Materialschicht und Zurückätzen der formangepassten Abstandhalter-Materialschicht umfasst.
  8. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden einer ersten Siliziumschicht und einer zweiten Siliziumschicht; Bilden einer Siliziumgermanium(SiGe)-Schicht, welche zwischen der ersten und zweiten Siliziumschicht angeordnet ist; Entfernen eines ersten Abschnitts der SiGe-Schicht zum Bereitstellen einer Öffnung zwischen der ersten und zweiten Siliziumschicht in einer Kanalzone; Bereitstellen eines oxidierten zweiten Abschnitts der SiGe-Schicht in Nachbarschaft der Öffnung; epitaxiales Anwachsen eines Source/Drain-Elements auf der ersten und zweiten Siliziumschicht und an eine Seitenwand des oxidierten zweiten Abschnitts der SiGe-Schicht stoßend; und Bilden einer ersten Zone einer Gate-Struktur in der Öffnung, wobei jede der ersten und zweiten Siliziumschicht in Nachbarschaft der Gate-Struktur einen Kanal bereitstellt.
  9. Verfahren nach Anspruch 8, wobei das Bilden der ersten Zone der Gate-Struktur Bilden eines Gate-Dielektrikums und einer Gate-Elektroden-Schicht in der Öffnung umfasst.
  10. Verfahren nach Anspruch 8 oder 9, ferner umfassend: Ätzen zumindest eines Abschnitts des oxidierten zweiten Abschnitts der SiGe-Schicht vor dem Anwachsen des Source/Drain-Elements.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei das Anwachsen des Source/Drain-Elements epitaxiales Anwachsen von Material umfasst, welches eine Grenzfläche mit einer oberen Fläche und einer unteren Fläche der ersten Siliziumschicht bildet.
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei das Bereitstellen des oxidierten zweiten Abschnitts der SiGe-Schicht in Nachbarschaft zu der Öffnung durchgeführt wird durch: Ätzen einer Zone der SiGe-Schicht in einer Source/Drain-Zone, wobei nach dem Ätzen der Zone der zweite Abschnitt der SiGe-Schicht zurückbleibt; und Durchführen der Oxidation des zweiten Abschnitts nach dem Ätzen der Zone der SiGe-Schicht in der Source/Drain-Zone.
  13. Verfahren nach Anspruch 12, wobei der zweite Abschnitt unter einem Abstandhalterelement liegt, welches an die Gate-Struktur stößt.
  14. Verfahren nach einem der 13, wobei das epitaxiale Anwachsen des Source/Drain-Elements auf der ersten und zweiten Siliziumschicht Anwachsen von Halbleitermaterial auf einer oberen Fläche der Siliziumschicht umfasst und wobei eine obere Fläche der zweiten Siliziumschicht während des epitaxialen Anwachsens des Source/Drain-Elements eine Grenzfläche zu dem oxidierten zweiten Abschnitt bildet.
  15. Verfahren nach Anspruch 14, ferner umfassend: Bilden einer Dummy-Gate-Struktur über der ersten und zweiten Siliziumschicht und der SiGe-Schicht, und wobei das Bereitstellen des oxidierten zweiten Abschnitts der SiGe-Schicht Oxidieren der SiGe-Schicht umfasst, während die Dummy-Gate-Struktur über der SiGe-Schicht angeordnet ist.
  16. Multi-Gate-Halbleitervorrichtung, umfassend: ein Finnenelement; eine Gate-Struktur über dem Finnenelement; ein epitaxiales Source/Drain-Element in Nachbarschaft zu dem Finnenelement; und einen Dielektrikums-Abstandhalter, welcher zwischen der Gate-Struktur und dem epitaxialen Source/Drain-Element angeordnet ist.
  17. Halbleitervorrichtung nach Anspruch 16, wobei der Dielektrikums-Abstandhalter zwischen der Gate-Struktur und der epitaxialen Source/Drain entlang einer Ebene angeordnet ist, welche sich entlang einer Länge der Finne erstreckt, wobei die Länge der Finne größer als eine Breite der Finne ist.
  18. Halbleitervorrichtung nach Anspruch 16 oder 17, wobei sich der Dielektrikums-Abstandhalter über eine Länge der Finne entlang einer Ebene erstreckt, die sich entlang der Länge der Finne erstreckt, wobei die Länge der Finne größer als die Breite der Finne ist.
  19. Halbleitervorrichtung nach einem der Ansprüche 16 bis 18, wobei der Dielektrikums-Abstandhalter Siliziumgermaniumoxid umfasst.
  20. Halbleitervorrichtung nach einem der Ansprüche 16 bis 19, ferner umfassend: Abstandhalterelemente, welche an die Gate-Struktur stoßen, die über dem Finnenelement liegt, wobei es sich bei den Abstandhalterelementen um eine erste Zusammensetzung handelt und bei dem Dielektrikums-Abstandhalter um eine zweite Zusammensetzung handelt, die sich von der ersten Zusammensetzung unterscheidet.
DE102017117942.9A 2016-11-18 2017-08-08 Multi-Gate-Vorrichtung und Herstellungsverfahren dafür Granted DE102017117942A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/355,844 2016-11-18
US15/355,844 US10008603B2 (en) 2016-11-18 2016-11-18 Multi-gate device and method of fabrication thereof

Publications (1)

Publication Number Publication Date
DE102017117942A1 true DE102017117942A1 (de) 2018-05-24

Family

ID=62068746

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017117942.9A Granted DE102017117942A1 (de) 2016-11-18 2017-08-08 Multi-Gate-Vorrichtung und Herstellungsverfahren dafür

Country Status (5)

Country Link
US (4) US10008603B2 (de)
KR (1) KR102082443B1 (de)
CN (1) CN108074983B (de)
DE (1) DE102017117942A1 (de)
TW (1) TWI647852B (de)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10756174B2 (en) * 2017-04-26 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-stacked semiconductor nanowires and source/drain spacers
US11367783B2 (en) 2018-08-17 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
WO2020042254A1 (zh) * 2018-08-28 2020-03-05 中国科学院微电子研究所 一种高精度的刻蚀方法
US10868162B1 (en) * 2018-08-31 2020-12-15 Hrl Laboratories, Llc Self-aligned gallium nitride FinFET and method of fabricating the same
US10686050B2 (en) * 2018-09-26 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10797151B2 (en) * 2018-09-27 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structures for field effect transistors
US11335604B2 (en) * 2018-10-31 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11101359B2 (en) * 2018-11-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around (GAA) method and devices
CN109904234B (zh) * 2019-03-01 2022-07-26 中国科学院微电子研究所 一种纳米线围栅器件制造方法
US10879379B2 (en) * 2019-05-30 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
KR20210000815A (ko) 2019-06-26 2021-01-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
US11563015B2 (en) * 2020-02-11 2023-01-24 Taiwan Semiconductor Manufacturing Company Limited Memory devices and methods of manufacturing thereof
DE102020126080A1 (de) * 2020-04-28 2021-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit einer eine rückseitigen durchkontaktierung und verfahren zur herstellung derselben
US11532626B2 (en) * 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reduction of gate-drain capacitance
US20220199773A1 (en) * 2020-12-21 2022-06-23 Intel Corporation Condensed source or drain structures with high germanium content
US20220223743A1 (en) * 2021-01-13 2022-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Overhanging source/drain contact

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080135949A1 (en) * 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
US8278179B2 (en) * 2010-03-09 2012-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. LDD epitaxy for FinFETs
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8685825B2 (en) * 2011-07-27 2014-04-01 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US9111746B2 (en) 2012-03-22 2015-08-18 Tokyo Electron Limited Method for reducing damage to low-k gate spacer during etching
CN102646624B (zh) * 2012-03-31 2014-04-16 上海华力微电子有限公司 基于SOI的三维阵列式后栅型Si-NWFET制造方法
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US9859429B2 (en) * 2013-01-14 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
CN106463543B (zh) * 2014-06-11 2020-04-07 三星电子株式会社 结晶多纳米片应变沟道fet及其制造方法
US10199502B2 (en) * 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US9450046B2 (en) * 2015-01-08 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with fin structure and wire structure and method for forming the same

Also Published As

Publication number Publication date
US11145762B2 (en) 2021-10-12
US20180145176A1 (en) 2018-05-24
CN108074983A (zh) 2018-05-25
US11955554B2 (en) 2024-04-09
KR102082443B1 (ko) 2020-02-28
KR20180056362A (ko) 2018-05-28
TWI647852B (zh) 2019-01-11
CN108074983B (zh) 2020-10-02
TW201820634A (zh) 2018-06-01
US20180301560A1 (en) 2018-10-18
US20200098923A1 (en) 2020-03-26
US11393926B2 (en) 2022-07-19
US20220359754A1 (en) 2022-11-10
US10008603B2 (en) 2018-06-26

Similar Documents

Publication Publication Date Title
DE102017117942A1 (de) Multi-Gate-Vorrichtung und Herstellungsverfahren dafür
DE102015106608B4 (de) FinFET-Wärmeschutzverfahren und verwandte Strukturen
DE102019126565B4 (de) Mehrfachgatevorrichtung und zugehörige verfahren
DE102019116606B4 (de) Multi-gate-vorrichtung und zugehörige verfahren
DE102014106152B4 (de) FinFET-Vorrichtung mit High-k-Metallgate-Stapel
DE102018115909A1 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102017118199A1 (de) Finfet-vorrichtung und ausbildungsverfahren
DE102016114705A1 (de) Ätzstoppschicht für Halbleiter-Bauelemente
DE102013110023A1 (de) Halbleitervorrichtung und Herstellung derselben
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE102014115586A1 (de) Integrierte Schaltkreisstruktur mit Substratisolation und undotiertem Kanal
DE102015106573A1 (de) Struktur und verfahren für spam-finfet-bauelement
DE102017117793B4 (de) Verfahren zur Herstellung von Multi-Gate-Transistoren und resultierende Strukturen
DE102016100049A1 (de) Verfahren und Struktur für Halbleitermid-End-Of-Line- (MEOL) -Prozess
DE102015112267A1 (de) Verfahren und struktur für finfet
DE102017100394A1 (de) FinFET-Struktur und entsprechende Verfahren
DE102014019360A1 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102017127095A1 (de) Finfet-struktur mit gesteuerten luftspalten
DE102019121117A1 (de) Luftspacer für eine gatestruktur eines transistors
DE102021108885A1 (de) Bilden von esd-bauelementen unter verwendung von multigatekompatiblen prozessen
DE102018102685A1 (de) Kontaktbildungsverfahren und zugehörige Struktur
DE102020130964A1 (de) Vertikal ausgerichteter komplementärer transistor
DE102021101178A1 (de) Integrierte-schaltkreis-struktur mit rückseitiger dielektrischer schicht mit luftspalt
DE102017117865A1 (de) Verbindungsstruktur und zugehörige Verfahren
DE102018103989B4 (de) Finnendiodenstruktur und deren Verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R082 Change of representative

Representative=s name: BOEHMERT & BOEHMERT ANWALTSPARTNERSCHAFT MBB -, DE

R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division