DE102017127095A1 - Finfet-struktur mit gesteuerten luftspalten - Google Patents

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Abstract

Die vorliegende Offenbarung stellt ein Verfahren bereit, das umfasst: Ausbilden eines Isolationsmerkmals in einem Halbleitersubstrat; Ausbilden einer ersten Finne und einer zweiten Finne auf dem Halbleitersubstrat, wobei die erste und die zweite Finne seitlich durch das Isolationsmerkmal getrennt sind; und Ausbilden einer länglichen Kontaktmerkmallandefläche auf der ersten und der zweiten Finne. Das längliche Kontaktmerkmal wird ferner in das Isolationsmerkmal eingebettet, wodurch ein Luftspalt vertikal zwischen dem Kontaktmerkmal und dem Isolationsmerkmal umhüllt wird.

Description

  • STAND DER TECHNIK
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Serien-Nr. 62/564,862 mit dem Titel „FinFET Structure with Controlled Air Gaps“, die am 28. September 2017 eingereicht wurde und deren gesamte Offenbarung hier durch Rückbezug aufgenommen ist.
  • In Halbleitertechnologie werden verschiedene integrierte Schaltungsmerkmale (wie z.B. dotierte Gebiete und Gatestapel) auf einem Substrat mithilfe verschiedener Prozesse, die einen fotolithografischen Prozess, eine Ionenimplantation, ein Ätzen und ein Abscheiden umfassen, ausgebildet. Eine Verbindungsstruktur (die verschiedene leitfähige Merkmale umfasst, wie z.B. Kontaktmerkmale, Durchkontaktierungsmerkmale und Metallleitungen) wird ausgebildet und derart ausgelegt, dass sie integrierte Schaltungsmerkmale zu einer Funktionsschaltung verbindet. Zum Beispiel können Damascene-Prozesse zum Ausbilden mehrschichtiger Kupferverbindungen verwendet werden. Jedoch verursachen die existierenden Verfahren verschiedene Probleme, wie z.B. eine parasitäre Kapazität und Brückenbildung (Leckströme), die unerwünschterweise die Schaltungsleistungsfähigkeit beeinflussen, wie z.B. eine zusätzliche Zeitverzögerung einführen oder eine Fehlfunktion der Schaltung verursachen. Insbesondere wenn sich die Halbleitertechnologien zu den fortschrittlichen Technologieknoten mit kleineren Merkmalgrößen, wie z.B. 20 nm, 16 nm oder kleiner, bewegen, wird das Problem der parasitären Kapazität weiter verschlechtert, was weiter zum Abbau der Schaltungsleistungsfähigkeit und -zuverlässigkeit führt.
  • Daher stellt die vorliegende Offenbarung eine Verbindungsstruktur und ein Verfahren zum Ausbilden von dieser bereit, um die vorstehenden Probleme anzugehen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufdiagramm einer Ausführungsform eines Verfahrens zum Ausbilden einer integrierten Schaltungsstruktur (IC-Struktur) gemäß einigen Ausführungsformen.
    • 2A, 3A, 4A, 5A, 6A und 7A zeigen Draufsichten auf ein Beispiel einer integrierten Schaltungsstruktur während verschiedener Fertigungsstufen, die mithilfe des Verfahrens von 1 gefertigt wird und gemäß einigen Ausführungsformen aufgebaut ist.
    • 2B, 3B, 4B, 5B, 6B und 7B zeigen Schnittansichten des Beispiels der integrierten Schaltungsstruktur entlang der gestrichelten Linie AA' während jeweiliger Fertigungsstufen, die gemäß einigen Ausführungsformen aufgebaut ist.
    • 2C, 3C, 4C, 5C, 6C und 7C zeigen Schnittansichten des Beispiels der integrierten Schaltungsstruktur entlang der gestrichelten Linie BB' während jeweiliger Fertigungsstufen, die gemäß einigen Ausführungsformen aufgebaut ist.
    • 4D, 6D und 7D zeigen Schnittansichten des Beispiels der integrierten Schaltungsstruktur entlang der gestrichelten Linie AA' während jeweiliger Fertigungsstufen, die gemäß anderen Ausführungsformen aufgebaut ist.
    • 4E, 6E und 7E zeigen Schnittansichten des Beispiels der integrierten Schaltungsstruktur entlang der gestrichelten Linie BB' während jeweiliger Fertigungsstufen, die gemäß anderen Ausführungsformen aufgebaut ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die nachstehende Offenbarung viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor. Des Weiteren kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen.
  • Die vorliegende Offenbarung richtet sich auf eine finnenartige Feldeffekttransistorvorrichtung (FinFET-Vorrichtung), ist jedoch sonst nicht darauf beschränkt. Die FinFET-Vorrichtung kann zum Beispiel eine komplementäre Metall-Oxid-Halbleiter-Vorrichtung (CMOS-Vorrichtung) sein, die eine P-Kanal-Metall-Oxid-Halbleiter-FinFET-Vorrichtung (oder pFET-Vorrichtung) und eine N-Kanal-Metall-Oxid-Halbleiter-FinFET-Vorrichtung (oder eine nFET-Vorrichtung) umfasst. Die nachstehende Offenbarung fährt mit einem FinFET-Beispiel fort, um verschiedene Ausführungsformen der vorliegenden Erfindung zu veranschaulichen. Es versteht jedoch sich, dass die Anwendung nicht auf einen bestimmten Typ von Vorrichtung beschränkt sein sollte, außer wenn ausdrücklich beansprucht.
  • 1 ist ein Ablaufdiagramm eines Verfahrens 100 zum Ausbilden einer integrierten Schaltung gemäß einigen Ausführungsformen. 2A, 3A, 4A, 5A, 6A und 7A zeigen Draufsichten auf ein Beispiel einer integrierten Schaltungsstruktur (IC-Struktur) (oder einer Halbleiterstruktur) 200 während verschiedener Fertigungsstufen, die gemäß einigen Ausführungsformen aufgebaut ist. 2B, 3B, 4B, 5B, 6B und 7B zeigen Schnittansichten der Halbleiterstruktur 200 entlang der gestrichelten Linien AA' während jeweiliger Fertigungsstufen, die gemäß einigen Ausführungsformen aufgebaut ist. 2C, 3C, 4C, 5C, 6C und 7C zeigen Schnittansichten der Halbleiterstruktur 200 entlang der gestrichelten Linien BB' während jeweiliger Fertigungsstufen, die gemäß einigen Ausführungsformen aufgebaut ist. 4D, 6D und 7D zeigen Schnittansichten der Halbleiterstruktur 200 entlang der gestrichelten Linien AA' während jeweiliger Fertigungsstufen, die gemäß einigen anderen Ausführungsformen aufgebaut ist. 4E, 6E und 7E zeigen Schnittansichten der Halbleiterstruktur 200 entlang der gestrichelten Linien BB' während jeweiliger Fertigungsstufen, die gemäß einigen anderen Ausführungsformen aufgebaut ist. Unter Bezugnahme auf 1 bis 7E werden nachstehend das Verfahren 100 und das Beispiel der Halbleiterstruktur 200 gemeinsam beschrieben.
  • Das Verfahren beginnt bei Block 102, indem ein Substrat 210 bereitgestellt oder empfangen wird, wie in 2A, 2B und 2C dargestellt. 2A ist eine Draufsicht auf die Halbleiterstruktur 200; 2B ist eine Schnittansicht der Halbleiterstruktur 200 entlang der gestrichelten Linie AA'; und 2C ist eine Schnittansicht der Halbleiterstruktur 200 entlang der gestrichelten Linie BB'. In einigen Ausführungsformen umfasst das Substrat 210 Silizium. Alternativ kann das Substrat 210 einen anderen Elementhalbleiter, wie z.B. Germanium, gemäß einigen Ausführungsformen umfassen. In einigen Ausführungsformen umfasst das Substrat 210 zusätzlich oder alternativ einen Verbindungshalbleiter, wie z.B. Siliziumkarbid, Galliumarsen, Indiumarsenid oder Indiumphosphid. In einigen Ausführungsformen umfasst das Substrat 210 einen Legierungshalbleiter, wie z.B. Siliziumgermanium, Silizium-Germaniumkarbid, Galliumarsenphosphid oder Galliumindiumphosphid.
  • Das Substrat 210 kann eine gleichmäßige Zusammensetzung aufweisen oder es kann verschiedene Schichten umfassen. Die Schichten können ähnliche oder verschiedene Zusammensetzungen aufweisen und in verschiedenen Ausführungsformen weisen einige Substratschichten nicht gleichmäßige Zusammensetzungen auf, um Vorrichtungsverspannung zu erzeugen und dadurch die Vorrichtungsleistungsfähigkeit anzupassen. Das Substrat 210 kann eine auf der oberen Fläche ausgebildete Epitaxieschicht umfassen, wie z.B. eine epitaktische Halbleiterschicht, die über einem Bulk-Halbleiterwafer liegt. In verschiedenen Ausführungsformen umfasst das Substrat 210 ein oder mehrere epitaktisch aufgewachsene Halbleitermaterialien. Zum Beispiel wird eine Siliziumschicht auf einem Siliziumwafer epitaktisch aufgewachsen. In einem anderen Beispiel wird eine Siliziumgermaniumschicht auf einem Siliziumwafer epitaktisch aufgewachsen. In einem noch anderen Beispiel werden Silizium und Siliziumgermanium abwechselnd auf einem Siliziumwafer epitaktisch aufgewachsen. In einigen Ausführungsformen umfassen geeignete Abscheidungsprozesse für ein epitaktisches Wachstum eine Atomlagenabscheidung (ALD), eine chemische Gasphasenabscheidung (CVD), eine CVD unter Verwendung von hochdichtem Plasma (HDP-CVD), eine physikalische Gasphasenabscheidung (PVD) und/oder andere geeignete Abscheidungsprozesse. Eine beliebige dieser Techniken kann verwendet werden, um die Halbleiterschicht aufzuwachsen, die eine beliebige Zusammensetzung, welche eine gestufte Zusammensetzung umfasst, aufweist.
  • Beispiele geschichteter Substrate umfassen SOI-Substrate 210 (Silizium auf einem Isolator). Zum Beispiel kann das Substrat eine vergrabene Oxidschicht (BOX-Schicht) umfassen, die mithilfe eines Prozesses, wie z.B. einer Trennung durch implantierten Sauerstoff (SIMOX), ausgebildet wird. In einigen solchen Beispielen kann das Substrat 210 eine eingebettete Isolationsschicht, wie z.B. ein Siliziumoxid, ein Siliziumnitrid, ein Siliziumoxinitrid, oder andere geeignete Isolationsmaterialien, umfassen.
  • Unter weiterer Bezugnahme auf 1 und 2A bis 2C umfasst das Verfahren 100 einen Vorgang 104, indem ein oder mehrere Isolationsmerkmale 215 im Substrat 210 ausgebildet werden. In der vorliegenden Ausführungsform sind die Isolationsmerkmale 215 STI-Merkmale (flache Grabenisolation). Die STI-Merkmale 215 werden mithilfe eines geeigneten Verfahrens, das Abscheiden, Fotolithografie und/oder Ätzprozesse umfasst, ausgebildet. In einer Ausführungsform werden die STI-Merkmale 215 mithilfe eines Verfahrens ausgebildet, das Folgendes umfasst: Ausbilden einer ersten Hartmaskenschicht, Anwenden eines Ätzprozesses auf das Substrat 210 über die Öffnungen der ersten Hartmaskenschicht, um Gräben im Substrat 210 auszubilden, Füllen der Gräben mit einem oder mehreren dielektrischen Materialien, und Durchführen eines chemisch-mechanischen Polierprozesses (CMP-Prozesses), um überschüssiges dielektrisches Material zu entfernen und die obere Fläche zu planarisieren, wodurch die STI-Merkmale 215 ausgebildet werden und aktive Gebiete 218 definiert werden. Die Isolationsmerkmale 215 werden auf dem Substrat 210 in einer Ausgestaltung ausgebildet, um verschiedene aktive Gebiete 218 zu isolieren. Die Isolationsmerkmale 215 umfassen Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein Low-k-Dielektrikumsmaterial, andere geeignete dielektrische Materialien oder Kombinationen davon.
  • In verschiedenen Beispielen kann die Hartmaske durch Abscheiden einer Materialschicht (wie z.B. Siliziumnitrid), Ausbilden einer strukturierten Fotolackschicht (Resist) mithilfe eines lithografischen Prozesses, und Ätzen der Materialschicht über die Öffnungen der strukturierten Fotolackschicht, um die strukturierte Hartmaskenschicht auszubilden, ausgebildet werden. Der CMP-Prozess kann zusätzlich auch die Hartmaskenschicht entfernen. Alternativ kann die Hartmaskenschicht mithilfe eines Ätzprozesses, wie z.B. eines Nassätzens, nach dem CMP-Prozess entfernt werden. Ein Beispiel eines fotolithografischen Prozesses kann Folgendes umfassen: Ausbilden einer Fotolackschicht, Belichteten des Fotolacks durch einen lithografischen Belichtungsprozess, Durchführen eines Backprozesses nach der Belichtung, und Entwickeln der Fotolackschicht, um die strukturierte Fotolackschicht auszubilden. Der lithografische Prozess kann alternativ durch andere Techniken, wie z.B. ein E-Strahlschreiben, Ionenstrahlschreiben, maskenloses Strukturieren oder molekulares Schreiben, ersetzt werden. In einer anderen Ausführungsform verwendet die strukturierte Fotolackschicht direkt die strukturierte Maskenschicht als eine Ätzmaske des Ätzprozesses, um die Gräben im Substrat 210 auszubilden. In einer noch anderen Ausführungsform umfasst die strukturierte Hartmaskenschicht Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder ein beliebiges anderes geeignetes dielektrisches Material. Die strukturierte Hartmaskenschicht kann eine einzelne Materialschicht oder mehrere Materialschichten umfassen. Die Hartmaskenschicht kann durch thermische Oxidation, CVD, ALD oder ein beliebiges anderes geeignetes Verfahren ausgebildet werden.
  • Unter Bezugnahme auf 1 und 3A bis 3C umfasst das Verfahren 100 einen Vorgang 106, indem eine Finnenstruktur ausgebildet wird, so dass ein oder mehrere aktive Finnengebiete (oder einfach Finnen) 220 auf dem Substrat 210 vorhanden sind. 3A ist eine Draufsicht auf die Halbleiterstruktur 200; 3B ist eine Schnittansicht der Halbleiterstruktur 200 entlang der gestrichelten Linie AA'; und 3C ist eine Schnittansicht der Halbleiterstruktur 200 entlang der gestrichelten Linie BB'. Die Finnen 220 erstrecken sich über den STI-Merkmalen 215, so dass verschiedene Vorrichtungen, wie z.B. Feldeffekttransistoren (FETs), auf mehreren Flächen der Finnen 220 ausgebildet werden, um eine hohe Kopplungseffizienz und Vorrichtungsleistungsfähigkeit zu erzielen. Wie in 3B und 3C dargestellt, umfassen die STI-Merkmale 215 eine obere Fläche 222, und die Finnen 220 umfassen eine obere Fläche 224, die sich vertikal um eine Abmessung Hfin höher befindet als die obere Fläche 222.
  • In einigen Ausführungsformen werden die Finnen 220 durch Aussparen der STI-Merkmale 215 unter Verwendung eines geeigneten Ätzprozesses ausgebildet. Die STI-Merkmale 215 werden durch selektives Ätzen mit einem Ätzmittel, das derart ausgelegt ist, dass es das (die) Material(ien) der STI-Merkmale 215 selektiv entfernt, ausgespart. Eine beliebige geeignete Ätztechnik, einschließlich von Trockenätzen, Nassätzen, RIE und/oder anderer Ätzverfahren, kann verwendet werden, um die STI-Merkmale 215 auszusparen. In einem Ausführungsbeispiel wird ein anisotropes Trockenätzen verwendet, um die STI-Merkmale 215 mit einem geeigneten Ätzgas, wie z.B. einem Fluor-haltigen oder Chlor-haltigen Gas, selektiv zu ätzen, ohne das Halbleitermaterial der Finnen 218 zu ätzen. Die Höhe Hfin der Finnen 200 wird durch die Ätztiefe des zum Aussparen der STI-Merkmale 215 verwendeten Ätzprozesses bestimmt.
  • Alternativ oder zusätzlich kann ein selektives epitaktisches Aufwachsen verwendet werden, um ein oder mehrere Halbleitermaterialien auf den aktiven Gebieten selektiv aufzuwachsen, so dass die aktiven Gebiete vertikal über den STI-Merkmalen 215 hervorstehen, wodurch die Finnen 220 ausgebildet werden. Durch selektives epitaktisches Aufwachsen werden Silizium-Merkmale (Si-Merkmale), Siliziumgermanium-Merkmale (SiGe-Merkmale), Siliziumkarbid-Merkmale (SiC-Merkmale) und/oder andere geeignete Halbleitermerkmale in einem kristallinen Zustand auf den aktiven Gebieten aufgewachsen. Geeignete epitaktische Aufwachsprozesse umfassen CVD-Abscheidungstechniken, (z.B. Gasphasenepitaxie (VPE) und/oder eine Ultrahochvakuum-CVD (UHV-CVD), eine Molekularstrahlepitaxie und/oder andere geeignete epitaktische Aufwachstechniken.
  • Unter Bezugnahme auf 1 und 4A bis 4E umfasst das Verfahren 100 einen Vorgang 108, indem Gatestapel 225 auf den Finnen 220 ausgebildet werden. 4A ist eine Draufsicht auf die Halbleiterstruktur 200; und 4B und 4C sind Schnittansichten der Halbleiterstruktur 200 jeweils entlang der gestrichelten Linien AA' bzw. BB' gemäß einigen Ausführungsformen. 4D und 4E sind Querschnittsansichten der Halbleiterstruktur 200 jeweils entlang der gestrichelten Linien AA bzw. BB' gemäß einigen alternativen Ausführungsformen. Die Gatestapel 225 werden auf mehreren Flächen der Finnen 220 ausgebildet, um eine hohe kapazitive Kopplung zwischen Gatestapeln und jeweiligen Kanalgebieten 228 (Abschnitten der Finnen, die unter jeweiligen Gatestapeln liegen) für eine verbesserte Vorrichtungsleistungsfähigkeit, wie z.B. eine reduzierte Schwellenspannung, zu erzielen.
  • In der vorliegenden Ausführungsform werden die Gatestapel 225 durch Metallgatestapel bei einer späteren Fertigungsstufe ersetzt, weswegen sie auch als Dummy-Gatestapel bezeichnet werden. Die Dummy-Gatestapel 225 werden über den Kanalgebieten der Finnen 220 ausgebildet. In einigen Beispielen umfasst das Ausbilden der Dummy-Gatestapel 225 ein Abscheiden einer Dummy-Gateschicht, die Polysilizium oder ein anderes geeignetes Material umfasst; und Strukturieren der Dummy-Gateschicht, um Dummy-Gatestapel auszubilden. Eine Gate-Hartmaskenschicht kann auf der Dummy-Gatematerialschicht ausgebildet werden und wird als eine Ätzmaske zum Strukturieren der Dummy-Gateschicht verwendet. Die Gate-Hartmaskenschicht kann ein beliebiges geeignetes Material, wie z.B. Siliziumoxid, ein Siliziumnitrid, ein Siliziumkarbid, ein Siliziumoxinitrid, andere geeignete Materialien oder Kombinationen davon umfassen. In einer Ausführungsform umfasst die Gate-Hartmaske doppelte Maskenfilme, wie z.B. Siliziumoxid und Siliziumnitrid. In einigen Beispielen umfasst der Strukturierungsprozess ein Ausbilden einer strukturierten Fotolackschicht durch einen lithografischen Prozess; Ätzen der Hartmaskenschicht unter Verwendung der strukturieren Fotolackschicht als einer Ätzmaske; und Ätzen der Dummy-Gateschicht unter Verwendung der strukturierten Hartmaskenschicht als einer Ätzmaske, um die Dummy-Gatestapel auszubilden.
  • In einigen Ausführungsformen werden ein oder mehrere Gate-Seitenwandmerkmale (Gatespacer) auf den Seitenwänden der Dummy-Gatestapel 225 ausgebildet. Das Gate-Seitenwandmerkmal kann verwendet werden, um die anschließend ausgebildeten Source-/Drainmerkmale von den Gatestapeln zu isolieren, oder es kann verwendet werden, um die Source-/Drainmerkmale zu versetzen. Das Gate-Seitenwandmerkmal kann ein beliebiges geeignetes dielektrisches Material, wie z.B. ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiterkarbid, ein Halbleiteroxinitrid, andere geeignete dielektrische Materialien und/oder Kombinationen davon umfassen. In einigen Ausführungsformen kann das Gate-Seitenwandmerkmal mehrere Schichten umfassen, wie z.B. eine erste Schicht aus Siliziumoxid und eine zweite Schicht aus Siliziumnitrid. In einem Beispiel wird das Gate-Seitenwandmerkmal durch Abscheiden und anisotropes Ätzen, wie z.B. ein Trockenätzen, ausgebildet. In einem anderen Beispiel wird die erste Schicht des Gate-Seitenwandmerkmals durch ALD ausgebildet und die zweite Schicht des Gate-Seitenwandmerkmals wird durch Abscheiden und anisotropes Ätzen ausgebildet.
  • Unter weiterer Bezugnahme auf 1 und 4A bis 4E umfasst das Verfahren 100 einen Vorgang 110, indem Source- und Drainmerkmale (S/D-Merkmale) 230 auf den Finnen 220 ausgebildet werden. In der vorliegenden Ausführungsform sind die S/D-Merkmale 230 epitaktisch aufgewachsene Halbleitermerkmale innerhalb der Source-/Draingebiete, die auf den Finnen definiert sind und zwischen denen Kanalgebiete 228 angeordnet sind. Die epitaktischen Source-/Drainmerkmale 230 können durch selektives epitaktisches Aufwachsen (SEG) für eine Verspannungswirkung mit einer verbesserten Ladungsträgerbeweglichkeit und Vorrichtungsleistungsfähigkeit ausgebildet werden. Die Gatestapel 225 (die Gatespacer umfassen) beschränken den SEG-Prozess, so dass die Source-/Drainmerkmale 230 innerhalb der Source-/Draingebiete selbstjustierend sind. In vielen Ausführungsformen werden die Source-Draingebiete 230 durch ein oder mehrere selektive epitaktische Aufwachsen (epitaktische Prozesse) ausgebildet, wodurch Silizium-Merkmale (Si-Merkmale), Siliziumgermanium-Merkmale (SiGe-Merkmale), Siliziumkarbid-Merkmale (SiC-Merkmale) und/oder andere geeignete Halbleitermerkmale in einem kristallinen Zustand auf der Finnenstruktur innerhalb der Source-/Draingebiete aufgewachsen werden. In einer alternativen Ausführungsform wird ein Ätzprozess zuerst auf Aussparungsabschnitte der Finnen 220 innerhalb der Source-/Draingebiete vor dem epitaktischen Aufwachsen angewendet. Der Ätzprozess kann auch jegliches dielektrisches Material, das auf den Source-/Draingebieten angeordnet ist, wie z.B. jenes, das während des Ausbildens der Gate-Seitenwandmerkmale ausgebildet wird, entfernen. Geeignete epitaktische Prozesse umfassen CVD-Abscheidungstechniken, Molekularstrahlepitaxie und/oder andere geeignete Prozesse.
  • Die Source-/Drainmerkmale 230 können während des epitaktischen Prozesses durch Einführen von Dotierungsspezies, die p-Typ-Dotierstoffe, wie z.B. Bor oder BF2, und n-Typ-Dotierstoffe, wie z.B. Phosphor oder Arsen, umfassen, in-situ dotiert werden. Wenn die Source-/Drainmerkmale 230 nicht in-situ dotiert werden, wird ein Implantationsprozess (d.h. ein Übergangsimplantationsprozess) durchgeführt, um die entsprechenden Dotierstoffe in die Source-/Drainmerkmale 230 einzuführen. In einem Ausführungsbeispiel umfassen die Source-/Drainmerkmale 230 in einem nFET Silizium, das mit Phosphor dotiert ist (SiP), oder Siliziumkarbid, das mit Phosphor dotiert ist (SiCP), während jene in einem pFET Siliziumgermanium, das mit Bor dotiert ist (SiGeB), SiGeSnB (Zinn kann zum Einstellen der Gitterkonstante verwendet werden) und/oder GeSnB umfassen. Die Source-/Drainmerkmale 230 können mehr als eine Halbleitermaterialschicht umfassen. Zum Beispiel wird eine Siliziumgermaniumschicht auf dem Substrat innerhalb der Source-/Draingebiete epitaktisch aufgewachsen und eine Siliziumschicht wird auf der Siliziumgermaniumschicht epitaktisch aufgewachsen. Ein oder mehrere Ausheilungsprozesse können danach durchgeführt werden, um die Source-/Drainmerkmale 230 zu aktivieren. Geeignete Ausheilungsprozesse umfassen schnelles thermisches Ausheilen (RTA), Laserausheilungsprozesse, eine andere geeignete Ausheilungstechnik oder eine Kombination davon.
  • In einigen anderen Ausführungsformen können die Source-/Drainmerkmale 230 zu einer erhobenen Höhe epitaktisch aufgewachsen werden, so dass sich die obere Fläche 232 der Source-/Drainmerkmale 230 vertikal höher befindet als die obere Fläche der Finnen 220, wie in 4D dargestellt. Jene Source-/Drainmerkmale 230 werden als angehobene Source-/Drainmerkmale bezeichnet.
  • In einigen Ausführungsformen sind die epitaktisch aufgewachsenen Source-/Drainmerkmale 230 auf verschiedenen Finnen 220 voneinander getrennt, wie in 4C dargestellt. Alternativ kann das seitliche epitaktische Aufwachsen bewirken, dass epitaktisch aufgewachsene Source-/Drainmerkmale 230 auf benachbarten Finnen 220 miteinander verbunden werden, um gemeinsame Source-/Drainmerkmale 230 zu bilden, wie in 4E dargestellt.
  • Unter Bezugnahme auf 1 und 5A bis 5C umfasst das Verfahren 110 einen Vorgang 112, bei dem eine dielektrische Materialzwischenschicht (ILD) 235 auf dem Substrat ausgebildet wird, um die Source-/Drainmerkmale 230 in den Source-/Draingebieten abzudecken. 5A ist eine Draufsicht auf die Halbleiterstruktur 200; 5B ist eine Schnittansicht der Halbleiterstruktur 200 entlang der gestrichelten Linie AA'; und 5C ist eine Schnittansicht der Halbleiterstruktur 200 entlang der gestrichelten Linie BB' in einigen Ausführungsformen. In der Draufsicht auf die Halbleiterstruktur 200 in 5A ist die ILD-Schicht 235 durchsichtig gezeichnet, so dass andere Merkmale (wie z.B. die Finnen 200) dargestellt werden können. Die ILD 235 wirkt als ein Isolator, der leitfähige Leiterbahnen stützt und isoliert. Die ILD 235 kann ein beliebiges geeignetes dielektrisches Material umfassen, wie z.B. Siliziumoxid, ein Low-k-Dielektrikumsmaterial, poröses dielektrisches Material, ein anderes geeignetes dielektrisches Material oder eine Kombination davon. In einer alternativen Ausführungsform kann eine Ätzstoppschicht auf dem Substrat vor dem Ausbilden der ILD 235 abgeschieden werden, um einen Ätzstopp während des Ätzens bereitzustellen, um Kontakte in der ILD während späterer Fertigungsstufen auszubilden. Die Ätzstoppschicht umfasst ein Material, das von jenem der ILD 235 verschieden ist, um eine Ätzselektivität bereitzustellen. Zum Beispiel kann die Ätzstoppschicht Siliziumnitrid umfassen, das mithilfe einer CVD oder einer ALD abgeschieden wird. In einigen Ausführungsformen umfasst das Ausbilden der ILD 235 ein Abscheiden und ein CMP, um eine planarisierte obere Fläche bereitzustellen. Die zum Strukturieren von Gatestapeln 225 verwendete Hartmaske kann während des CMP-Prozesses, eines zusätzlichen Ätzvorgangs oder einer Kombination davon entfernt werden.
  • Unter Bezugnahme auf 1 und 6A bis 6C umfasst das Verfahren 100 einen Vorgang 114, indem Metallgatestapel 240 ausgebildet werden, um die Dummy-Gatestapel 225 zu ersetzen. 6A ist eine Draufsicht auf die Halbleiterstruktur 200; 6B ist eine Schnittansicht der Halbleiterstruktur 200 entlang der gestrichelten Linie AA'; und 6C ist eine Schnittansicht der Halbleiterstruktur 200 entlang der gestrichelten Linie BB' in einigen Ausführungsformen. Die Metallgatestapel 240, die Source-/Drainmerkmale 230 und die Kanalgebiete 228 werden derart ausgelegt, dass sie verschiedene FinFETs, wie z.B. nFinFETs und pFinFETs, bilden.
  • Beim Vorgang 114 werden die Dummy-Gatestapel 225 durch geeignetes selektives Ätzen (wie z.B. Nassätzen) entfernt, was zu Gategräben führt. Der Ätzprozess kann mehrere Ätzschritte umfassen, um die Dummy-Gatestapel zu entfernen, wenn mehr Materialien vorhanden sind. Nach dem Entfernen der Dummy-Gatestapel 225 werden Metallgatematerialien in den Gategräben abgeschieden, und ein CMP-Prozess wird angewendet, um die überschüssigen Gatematerialien zu entfernen und die obere Fläche zu planarisieren.
  • Die Gatematerialien der Metallgatestapel 240 umfassen eine Gatedielektrikumsschicht und eine Gateelektrode. In einigen Ausführungsformen umfasst die Gatedielektrikumsschicht ein High-k-Dielektrikumsmaterial, und die Gateelektrode umfasst ein Metall oder eine Metalllegierung. Die Metallgatestapel 240 werden auf der Halbleiterstruktur 200 derart ausgebildet, dass sie die Kanalgebiete 228 der Finnen 220 umschließen. In einigen Beispielen können die Gatedielektrikumsschicht und die Gateelektrode jeweils eine Vielzahl von Teilschichten umfassen. Die High-k-Dielektrikumsschicht kann ein Metalloxid, ein Metallnitrid, wie z.B. LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxinitride (SiON), oder andere geeignete dielektrische Materialien umfassen.
  • Die High-k-Dielektrikumsschicht wird mit einer geeigneten Technik, wie z.B. ALD, CVD, einer metallorganischen CVD (MOCVD), PVD, einer thermischen Oxidation und/oder anderen geeigneten Techniken, abgeschieden. Die Gatedielektrikumsschicht kann zusätzlich eine Grenzflächenschicht umfassen, die zwischen der oberen Fläche der Finnen und der High-k-Dielektrikumsschicht angeordnet wird. Die Grenzflächenschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid und/oder ein anderes geeignetes Material umfassen, das mithilfe eines geeigneten Verfahrens, wie z.B. einer ALD, CVD einer Ozonoxidation usw., abgeschieden wird.
  • Das Gateelektrodenmaterial wird dann in die Gategräben mithilfe einer geeigneten Technik, wie z.B. einer ALD, einer PVD, einer CVD, eines Plattierens, eines anderen geeigneten Prozesses oder einer Kombination davon, eingefüllt. Die Gateelektrode kann eine einzelne Schicht oder mehrere Schichten umfassen, wie z.B. eine Metallschicht, eine Liner-Schicht, einer Benetzungsschicht und/oder eine Haftschicht. Die Gateelektrode kann Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, AI, WN, Cu, W oder beliebige geeignete Materialien umfassen. In einigen Ausführungsformen werden unterschiedliche Metallmaterialien für nFET- und pFET-Vorrichtungen mit entsprechenden Austrittsarbeiten verwendet, wie z.B. mit einer Austrittsarbeit von 4,2 eV oder weniger für einen nFET und einer Austrittsarbeit von 5,2 eV oder mehr für einen pFET. In einigen Ausführungsformen umfasst das n-Typ-Austrittsarbeitsmetall Tantal (Ta). In anderen Ausführungsformen umfasst das n-Typ-Austrittsarbeitsmetall Titanaluminium (TiAl), Titanaluminiumnitrid (TiAlN) oder Kombinationen davon. In anderen Ausführungsformen umfasst das n-Metall Ta, TiAl, TiAlN, Wolframnitrid (WN) oder Kombinationen davon. Das n-Typ-Austrittsarbeitsmetall kann verschiedene metallbasierte Filme als einen Stapel für eine optimierte Vorrichtungsleistungsfähigkeit und Verarbeitungskompatibilität umfassen. In einigen Ausführungsformen umfasst das p-Typ-Austrittsarbeitsmetall Titannitrid (TiN) oder Tantalnitrid (TaN). In anderen Ausführungsformen umfasst das p-Metall TiN, TaN, Wolframnitrid (WN), Titanaluminium (TiAl) oder Kombinationen davon. Das p-Typ-Austrittsarbeitsmetall kann verschiedene metallbasierte Filme als einen Stapel für eine optimierte Vorrichtungsleistungsfähigkeit und Verarbeitungskompatibilität umfassen. Das Austrittsarbeitsmetall wird mithilfe einer geeigneten Technik, wie z.B. einer PVD, abgeschieden. In anderen Beispielen kann eine Sperrschicht zum Auskleiden der Gategräben vor dem Einfüllen des Metalls ausgebildet oder abgeschieden werden. Die Sperrschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder eine Kombination umfassen, die mithilfe einer geeigneten Technik, wie z.B. einer PVD, abgeschieden werden. In einigen Beispielen umfasst die Gatedielektrikumsschicht die Grenzflächenschicht und die High-k-Dielektrikumsschicht. Die Gateelektrode umfasst eine Abdeckschicht, eine Metallschicht zum Einstellen der Austrittsarbeit, und ein füllendes Metall, wie z.B. Aluminium, Kupfer oder Wolfram.
  • Unter Bezugnahme auf 1, 6A bis 6E und 7A bis 7E umfasst das Verfahren 100 einen Vorgang 116, indem Kontaktmerkmale 260 ausgebildet werden. 7A ist eine Draufsicht auf die Halbleiterstruktur 200; und 7B und 7C sind Schnittansichten der Halbleiterstruktur 200 jeweils entlang der gestrichelten Linien AA' bzw. BB' gemäß einigen Ausführungsformen. 6D und 6E sind Schnittansichten der Halbleiterstruktur 200 von 6A jeweils entlang der gestrichelten Linien AA' bzw. BB' gemäß einigen alternativen Ausführungsformen. 7D und 7E sind Schnittansichten der Halbleiterstruktur 200 von 7A jeweils entlang der gestrichelten Linien AA' bzw. BB' gemäß einigen alternativen Ausführungsformen.
  • In der vorliegenden Ausführungsform umfasst der Vorgang 116 ferner mehrere Teilvorgänge: einen Vorgang 118 zum Ausbilden einer zweiten ILD-Schicht 245; einen Vorgang 120 zum Ausbilden einer strukturierten Maskenschicht auf den ILD-Schichten (235 und 245), um Gebiete für die Kontaktmerkmale 260 zu definieren; einen Vorgang 122 zum Ätzen der ILD-Schicht, um die Kontaktgräben 250 auszubilden; einen Vorgang 124 zum Ausbilden einer Klebstoffschicht in den Kontaktgräben; einen Vorgang 126 zum Füllen der Kontaktgräben mit einem leitfähigen Material, um Metallstecker auszubilden; einen Vorgang 128, um einen thermischen Reflow-Prozess bei einer erhöhten Temperatur an dem leitfähigen Material durchzuführen; und einen Vorgang 130, zum Durchführen eines CMP-Prozesses, um überschüssiges leitfähiges Material zu entfernen und die obere Fläche der Halbleiterstruktur 200 zu planarisieren. Jene Vorgänge werden nachstehend weiter ausführlicher beschrieben.
  • Beim Vorgang 118 zum Ausbilden der zweiten ILD-Schicht 245 wird eine dielektrische Materialschicht auf der Halbleiterstruktur 200 abgeschieden. Das dielektrische Material ist jenem ähnlich, das für die erste ILD-Schicht 235 verwendet wird. Zum Beispiel kann die ILD 245 ein beliebiges geeignetes dielektrisches Material umfassen, wie z.B. ein Siliziumoxid, ein Low-k-Dielektrikumsmaterial, ein poröses dielektrisches Material, ein anderes geeignetes dielektrisches Material oder eine Kombination davon. Das Low-k-Material kann fluoriertes Quarzglas (FSG), kohlenstoffdotiertes Siliziumoxid, Black Diamond ® (Applied Materials aus Santa Clara, Kalifornien), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, Bis-Benzocyclobutene (BCB), SiLK (Dow Chemical, Midland, Michigan), Polyimid, poröses Polymer und/oder andere geeignete Materialien als Beispiele umfassen. In einigen Ausführungsformen umfasst das Ausbilden der ILD 245 ein Abscheiden und ein CMP, um eine planarisierte obere Fläche bereitzustellen. Die Abscheidung der dielektrischen Materialschicht kann eine CVD, eine Rotationsbeschichtung oder eine andere geeignete Abscheidungstechnologie verwenden.
  • Bei Vorgang 120 wird eine strukturierte Maskenschicht auf der zweiten dielektrischen ILD-Schicht 245 ausgebildet, um die Gebiete für die Kontaktmerkmale 260 zu definieren. In einigen Ausführungsformen ist die Maskenschicht eine Fotolackschicht, die durch einen lithografischen Prozess, der ein Rotationsbeschichten, Belichten und Entwickeln umfasst, ausgebildet wird. In einigen alternativen Ausführungsformen umfasst die Maskenschicht ein Hartmaskenmaterial, wie z.B. Siliziumnitrid, Siliziumoxid, oder Siliziumoxinitrid. Das Ausbilden der strukturierten Hartmaskenschicht umfasst ein Abscheiden und ein Strukturieren. Eine Maskenmaterialschicht wird zuerst abgeschieden und dann wird sie durch einen lithografischen Prozess und Ätzen strukturiert. Der Strukturierungsprozess kann ferner ein Ausbilden einer strukturierten Fotolackschicht auf der Hartmaske unter Verwendung eines lithografischen Prozesses, und Ätzen der Hartmaske über die Öffnung der strukturierten Fotolackschicht unter Verwendung der strukturieren Fotolackschicht als einer Ätzmaske umfassen. Nach dem Ausbilden der strukturierten Hartmaske kann die strukturierte Fotolackschicht durch ein Plasmaveraschen oder Nassstrippen entfernt werden.
  • Im Vorgang 122 wird ein Ätzprozess angewendet, um die ILD-Schichten 235 und 245 unter Verwendung einer strukturierten Maskenschicht als einer Ätzmaske selektiv zu ätzen, wodurch Kontaktgräben 250 ausgebildet werden, um die entsprechenden Source-/Drainmerkmale 230 freizulegen. Der Ätzprozess kann einen oder mehrere Ätzschritte umfassen, und kann eine beliebige geeignete Ätztechnik, wie z.B. Nassätzen, Trockenätzen oder eine Kombination davon mit einem geeigneten Ätzmittel, umfassen. Zum Beispiel umfasst der Ätzprozess ein Trockenätzen, um die ILD-Schichten 235 und 245 durchzuätzen. In einigen Ausführungsformen umfasst der Ätzprozess zum Ätzen der ILD-Schichten einen Plasmaätzprozess unter Verwendung eines Fluor-haltigen Ätzmittels, wie z.B. C4F6, O2 und CH2F2, und kann ferner ein Trägergas, wie z.B. Argon, umfassen.
  • Die Kontaktgräben 250 sind auf die entsprechenden Source-/Drainmerkmale 230 ausgerichtet, um sie freizulegen. Insbesondere kann ein Kontaktgraben 250 (z.B. der Kontaktgraben 250 in dem gestrichelten Kreis 252 von 6A) eine längliche Form, wie z.B. eine rechteckige Form, aufweisen, um sich von einem Source-/Drainmerkmal auf einer Finne zu einem anderen Source-/Drainmerkmal auf einer benachbarten Finne zu erstrecken. In diesem Fall ist der längliche Kontaktgraben 250 auf beide Source-/Draingebiete 230 vertikal ausgerichtet und erstreckt sich ferner über einen Abschnitt des Isolationsmerkmals 215 zwischen beiden Source-/Drainmerkmalen. Der Ätzprozess bildet den Kontaktgraben derart, dass er nicht nur beide Source-/Drainmerkmale, sondern auch den Abschnitt des Isolationsmerkmals zwischen den Source-/Drainmerkmalen freilegt. Die nachstehende Beschreibung konzentriert sich auf den länglichen Kontaktgraben 250 in dem gestrichelten Kreis 252. Der Ätzprozess ist derart ausgelegt, dass er ein Material der ILD-Schichten 235 und 245 mit einem minimierten Schaden am Source-/Drainmerkmal 230 selektiv ätzt. Da die ILD-Schichten 235 und 245 eine ähnliche oder gleiche Zusammensetzung aufweisen. Der Ätzprozess ätzt die ILD-Schichten 235 und 245 durch, bis er die Source-/Drainmerkmale 230 erreicht. In anderen Ausführungsformen, wenn eine Ätzstoppschicht vorhanden ist, umfasst der Ätzprozess ferner ein Ätzen (wie z.B. Nassätzen, um die Ätzstoppschicht selektiv zu ätzen), um die Ätzstoppschicht zu öffnen, so dass die entsprechenden Source-/Drainmerkmale 230 innerhalb des Kontaktgrabens 250 freigelegt werden. Da die ILD-Schicht 235 auf dem Isolationsmerkmal 215 viel dicker ist und nach unterhalb des Isolationsmerkmals 215, das die obere Fläche 222 aufweist, die niedriger ist als die obere Fläche 224 der Finne 220, heranreicht, fährt der Ätzprozess mit dem Ätzen des unteren Abschnitts der ILD-Schicht 235, die über dem Isolationsmerkmal 215 liegt, fort, wodurch eine Grabenspitze 255 ausgebildet wird, wie in 6B und 6C dargestellt. Die Grabenspitze 255 weist eine kleinere Breite auf und befindet sich vertikal unterhalb der oberen Fläche 224 der Finne 220 mit einer Tiefe D.
  • In alternativen Ausführungsformen, die in 6D und 6E dargestellt sind, kann aufgrund der Ähnlichkeit der ILD-Schichten und des Isolationsmerkmals 215 im Hinblick auf die Zusammensetzung und einer geringeren Ätzselektivität der Ätzprozess gesteuert werden, um ein Ätzen des Isolationsmerkmals 215 fortzusetzen, was zu der Grabenspitze 255 führt, die durch das Isolationsmerkmal 215 hindurchführt, wie in 6D und 6E dargestellt. Die Grabenspitze 255 ist zumindest teilweise durch das Isolationsmerkmal 215 mit einer Tiefe D umgeben. Durch Auslegen der Zusammensetzungen der ILD-Schichten (235 und 245) und des Isolationsmerkmals 215, des Ätzmittels und anderer Ätzparameter (wie z.B. Plasma-HF-Leistung und -Drucks), kann die Tiefe D auf einen geeigneten Bereich gesteuert werden. Zum Beispiel wird der Ätzprozess derart gesteuert, dass er weniger richtungsabhängig ist, so dass weniger von einer Klebstoffschicht in den Spitzenabschnitten der Kontaktgräben. In einigen Beispielen weist der Ätzprozess einen Druck auf, der im Bereich zwischen 10 mT und 50 mT liegt; und weist eine HF-Leistung auf, die im Bereich zwischen 100 und 1000 W liegt. In einem anderen Beispiel ist der Ätzprozess derart ausgelegt, dass er eine geringere Ätzselektivität zwischen den ILD-Schichten (235 und 245) und dem Isolationsmerkmal 215 aufweist; die Grabenspitze 255 kann tiefer in das Isolationsmerkmal 215 mit einer erhöhten Tiefe D reichen, was daher zu verbesserten Luftspalten durch die anschließende Vorgänge führt.
  • Im Vorgang 124 wird eine Klebstoffschicht 270 in den Seitenwänden der Kontaktgräben 250 ausgebildet. Die Klebstoffschicht 270 wird auf den Flächen der Kontaktgräben abgeschieden, um die Gräben auszukleiden, um das Ausbilden der Kontaktmerkmale zu verbessern, wie z.B. die Benetzbarkeit zu verbessern, die Anhaftung zu erhöhen und die Diffusion zu verhindern. In verschiedenen Ausführungsformen umfasst die Klebstoffschicht 270 Titan, Titannitrid, ein anderes geeignetes Klebstoffmaterial oder eine Kombination davon. Zum Beispiel kann die Klebstoffschicht 270 zwei Filme, wie z.B. Titannitrid und Titan, umfassen. In dem vorliegenden Beispiel umfasst die Klebstoffschicht 270 Titannitrid. Die Klebstoffschicht 270 wird mit einer Dicke abgeschieden, die ausreichend ist, um die erwarteten Funktionen (wie z.B. Benetzbarkeit, Anhaftung und/oder Diffusionsverhinderung) bereitzustellen, ohne dass sie zu dick ist, um zu viel Platz der Kontaktgräben in Anspruch zu nehmen. In einigen Beispielen weist die Klebstoffschicht 270 eine Dicke auf, die im Bereich zwischen nm bis 10 nm liegt. Das Ausbilden der Klebstoffschicht 270 kann ALD oder CVD umfassen. In einigen Ausführungsformen umfasst das Abscheiden der Klebstoffschicht 270 ein ALD-Verfahren mit der Vorstufe Tetrakis(dimethylamino)titan (TDMAT) und N2/H2. In einigen Ausführungsformen umfasst das Abscheiden der Klebstoffschicht 270 ein ALD-Verfahren mit der Vorstufe Titantetrachlorid und Ammoniak (NH3). Das Ausbilden der Klebstoffschicht 270 kann angepasst werden, um die Klebstoffschicht 270 zu steuern und letztlich die Luftspaltausbildung und das Volumen des Luftspalts zu steuern. In einigen Ausführungsformen umfasst das Ausbilden der Klebstoffschicht 270 ein Nitridierungsprozess an der Klebstoffschicht, um die Anhaftung zwischen der Klebstoffschicht und dem Metallstecker zu verbessern. Das Abscheiden der Klebstoffschicht 270 kann ein Abscheiden bei einer erhöhten Temperatur, wie z.B. einer Abscheidungstemperatur, die im Bereich zwischen 200 °C und 500 °C liegt. In einigen Beispielen führt der Nitridierungsprozess Stickstoffgas ein, um die Klebstoffschicht 270 zu behandeln. Das Steuern und Anpassen des Luftspalts umfasst ein Reduzieren der Nitridierungsprozesses, wie z.B. ein Reduzieren der Nitridierungszeitdauer und/oder Reduzieren des Stickstoffdrucks. In einigen anderen Beispielen umfassen das Steuern und Anpassen des Luftspalts ein Reduzieren der Dicke der Klebstoffschicht und/oder anderer Verarbeitungsparameter, wie z.B. der Abscheidungstemperatur und des Abscheidungsdrucks. In alternativen Ausführungsformen kann die Klebstoffschicht 270 mithilfe einer physikalischen Gasphasenabscheidung (PVD), wie z.B. durch eine Sputterabscheidung unter Verwendung eines Titantargets bei Stickstoffumgebung, abgeschieden werden.
  • Im Vorgang 126 wird ein leitfähiges Material, wie z.B. ein Metall oder eine Metalllegierung, abgeschieden, um die Kontaktgräben 250 zu füllen, was zu Metallstecker als Kontaktmerkmale 260 führt. In der vorliegenden Ausführungsform sind die Metallstecker Kobaltstecker. Alternativ können die Metallstecker Kobalt, Wolfram, Kupfer, ein anderes geeignetes Metall, eine Metalllegierung oder eine Kombination davon umfassen. Für einen besseren Fülleffekt umfasst in einer Ausführungsform das Ausbilden der Kontaktmerkmale 260 alternativ ein Abscheiden von Kobalt mithilfe einer PVD und CVD mit mehreren Zyklen, bis die Kontaktgräben 250 gefüllt sind. Bei einer Weiterentwicklung der Ausführungsform umfasst das Abscheiden der Kobaltstecker alternativ ein Abscheiden von Kobalt mithilfe einer PVD und CVD bei einer erhöhten Temperatur. Für ein in dem länglichen Kontaktgraben 250 ausgebildetes Kontaktmerkmal 260 (wie z.B. eines in dem gestrichelten Kreis 275 von 7A) erstreckt sich das Kontaktmerkmal 260 in die Grabenspitze 255, die als Kontaktspitze 262 bezeichnet wird. Der Kontaktstreifen 262 befindet sich vertikal unterhalb der Source-/Drainmerkmale 230, wie in 7B und 7C dargestellt. In einigen Ausführungsformen führt die Kontaktspitze 262 in das entsprechende Isolationsmerkmal 215 hinein, wie in 7D und 7E dargestellt.
  • Im Vorgang 128 wird nach dem Abscheiden zum Ausbilden der Metallstecker, ein thermischer Reflow-Prozess auf die Metallstecker angewendet, um ein Wiederaufschmelzen und ein Verbessern des Fülleffekts bereitzustellen. In der vorliegenden Ausführungsform umfasst der thermische Reflow-Prozess eine thermische Ausheilung mit einer Wiederaufschmelztemperatur, die im Bereich zwischen 300 °C und 500 °C liegt. In einer Weiterentwicklung der Ausführungsform umfasst der thermische Reflow-Prozess ein Einführen von Wasserstoffgas, so dass das thermische Wiederaufschmelzen in Wasserstoffumgebung durchgeführt wird. Um das Ausbilden der Luftspalte zu steuern und anzupassen, wird die Wiederaufschmelztemperatur auf eine Temperatur unter 400 °C, wie z.B. 300 °C und 380 °C, reduziert.
  • Nach dem thermischen Reflow-Prozess wird die Halbleiterstruktur 200 auf die Umgebungstemperatur, wie z.B. Raumtemperatur, abgekühlt. Während und nach dem Abkühlen ein Luftspalt 265. Der Luftspalt 265 wird mit dem Kontaktmerkmal 260, das sich in das Isolationsmerkmal 215 erstreckt, wie z.B. dem Kontaktmerkmal 260 in dem in 7A dargestellten gestrichelten Kreis 275, ausgebildet. Der Luftspalt 265 liegt unter dem Kontaktmerkmal 260, insbesondere liegt er unter der Kontaktspitze 262. Der Luftspalt 265 ist durch eine dielektrische Materialschicht umgeben und durch die Kontaktspitze 262 abgedeckt. In einigen Ausführungsformen wird der Luftspalt 265 in der ILD-Schicht 235 ausgebildet, wie in 7B und 7C dargestellt. In einigen Ausführungsformen wird der Luftspalt 265 in einem Isolationsmerkmal 215 ausgebildet und ist durch das Isolationsmerkmal 215 umgeben, wie in 7D und 7E dargestellt.
  • Während der Abkühlungsstufe nach dem thermischen Reflow-Prozess schrumpft das abgeschiedene Kobalt, was zu dem Luftspalt 265 in der Grabenspitze 255 führt. Verschiedene Faktoren beeinflussen das Ausbilden und die Volumina des Luftspalts 265, wie z.B. Vorgänge 122, 124, 126 und 128. Jene Faktoren umfassen den Ätzprozess zum Ausbilden von Kontaktgräben (einschließlich der Ätzselektivität und Richtungsabhängigkeit des Ätzens), das Ausbilden der Klebstoffschicht (das ein Abscheiden der Klebstoffschicht, den Nitridierungsprozess und das Abscheiden des leitfähigen Materials zum Ausbilden der Metallsteckers umfasst); und den thermischen Reflow-Prozess (einschließlich der Reflow-Temperatur). Das geeignete Steuern und Anpassen der vorstehenden Vorgänge kann das Ausbilden der Luftspalte und die Vergrößerung des Volumens der Luftspalte wirksam verbessern, wie vorstehend bei den jeweiligen Vorgängen beschrieben. Durch Ausbilden der Luftspalte 265 mit hinreichenden Größen (oder Volumina) wird die parasitäre Kapazität wirksam reduziert und die Schaltungsleistungsfähigkeit wird verbessert.
  • Im Vorgang 130 wird ein CMP-Prozess angewendet, um überschüssiges leitfähiges Material, das auf der ILD-Schicht 245 abgeschieden ist, zu entfernen und die obere Fläche der Halbleiterstruktur 200 zu planarisieren.
  • Das Verfahren 100 kann zusätzliche Vorgänge vor, während oder nach den vorstehend beschriebenen Vorgängen umfassen. Zum Beispiel können andere leitfähige Merkmale, wie z.B. Metallleitungs- und Durchkontaktierungsmerkmale in der Verbindungsstruktur, mithilfe eines geeigneten Verfahrens (wie z.B. eines Damascene-Prozesses) ausgebildet werden, um die verschiedenen Vorrichtungen (die FETs umfassen) zu einer Funktionsschaltung zu verbinden.
  • Die vorliegende Offenbarung stellt eine IC-Struktur und ein Verfahren zum Herstellen von dieser bereit. Insbesondere umfasst die Halbleiterstruktur FinFETs mit gesteuerten Luftspalten. Die Luftspalte sind durch eine dielektrische Materialschicht umgeben und durch die Kontaktspitzen abgedeckt. In einigen Ausführungsformen erstrecken sich die Luftspalte in die Isolationsmerkmale und sind durch die entsprechenden STI-Merkmale umgeben. Das Verfahren umfasst ein Ätzen, um Kontaktgräben auszubilden, die Abscheidung der Klebstoffschicht, den Nitridierungsprozess, die Abscheidung des leitfähigen Materials, um die Metallstecker auszubilden, und den thermischen Reflow-Prozess. Das Verfahren umfasst außerdem ein Anpassen und Steuern der vorstehenden Prozesse, um das Ausbilden der Luftspalte zu verbessern. Dieses Anpassen und Steuern umfasst Folgendes, ist aber nicht darauf beschränkt: die Reflow-Temperatur wird auf unter 400 °C verringert: der Nitridierungsprozess wird reduziert; und die Abscheidung der Klebstoffschicht wird weniger richtungsabhängig. Verschiedene Vorteile können in einigen Ausführungsformen des offenbarten Verfahrens und der Halbleiterstruktur vorhanden sein. Zum Beispiel wird durch Ausbilden der Luftspalte mit hinreichenden Größen die parasitäre Kapazität wirksam reduziert und die Schaltungsleistungsfähigkeit wird verbessert.
  • Daher stellt die vorliegende Offenbarung ein Verfahren zum Fertigen einer integrierten Schaltung gemäß einigen Ausführungsformen bereit. Das Verfahren umfasst: Ausbilden eines Isolationsmerkmals in einem Halbleitersubstrat; Ausbilden einer ersten Finne und einer zweiten Finne auf dem Halbleitersubstrat, wobei die erste und die zweite Finne seitlich durch das Isolationsmerkmal getrennt sind; und Ausbilden einer länglichen Kontaktmerkmallandefläche auf der ersten und der zweiten Finne. Das längliche Kontaktmerkmal wird ferner in das Isolationsmerkmal eingebettet, wodurch ein Luftspalt vertikal zwischen dem länglichen Kontaktmerkmal und dem Isolationsmerkmal umhüllt wird.
  • Die vorliegende Offenbarung stellt auch ein Verfahren zum Fertigen einer integrierten Schaltung gemäß einigen Ausführungsformen bereit. Das Verfahren umfasst: Ausbilden eines Isolationsmerkmals in einem Halbleitersubstrat; Ausbilden einer ersten Finne und einer zweiten Finne auf dem Halbleitersubstrat, wobei die erste und die zweite Finne seitlich durch das Isolationsmerkmal getrennt sind; Abscheiden einer dielektrischen Materialschicht auf dem Isolationsmerkmal und der ersten und der zweiten Finne; Durchführen eines Ätzprozesses an der dielektrischen Materialschicht, wodurch ein Kontaktgraben in der dielektrischen Materialschicht ausgebildet wird, wobei der Ätzprozess ferner das Isolationsmerkmal ausspart; und Ausbilden eines Kontaktmerkmals in dem Kontaktgraben, wobei das Kontaktmerkmal eine Landefläche auf der ersten und der zweiten Finne ist. Das Kontaktmerkmal wird ferner in das Isolationsmerkmal eingebettet, wobei ein Luftspalt vertikal zwischen dem Kontaktmerkmal und dem Isolationsmerkmal umhüllt wird.
  • Die vorliegende Offenbarung stellt eine integrierte Schaltungsstruktur gemäß einigen Ausführungsformen bereit. Die integrierte Schaltungsstruktur umfasst: ein Substrat; eine erste und eine zweite Finne, die auf dem Substrat ausgebildet und seitlich voneinander durch Isolationsmerkmale getrennt sind; und eine Kontaktmerkmallandefläche sowohl auf der ersten als auch der zweiten Finne, die in das Isolationsmerkmal eingebettet ist, wodurch ein Luftspalt vertikal zwischen dem Isolationsmerkmal und dem Kontaktmerkmal definiert wird, wobei das Kontaktmerkmal Kobalt umfasst.
  • Das Vorstehende skizzierte Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die nachfolgende ausführliche Beschreibung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/564862 [0001]

Claims (20)

  1. Verfahren zum Fertigen einer integrierten Schaltung, umfassend: Ausbilden eines Isolationsmerkmals in einem Halbleitersubstrat; Ausbilden einer ersten Finne und einer zweiten Finne auf dem Halbleitersubstrat, wobei die erste und die zweite Finne seitlich durch das Isolationsmerkmal getrennt sind; und Ausbilden einer länglichen Kontaktmerkmallandefläche auf der ersten und der zweiten Finne, wobei das längliche Kontaktmerkmal ferner in das Isolationsmerkmal eingebettet wird, wodurch ein Luftspalt vertikal zwischen dem länglichen Kontaktmerkmal und dem Isolationsmerkmal umhüllt wird.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden des Isolationsmerkmals ferner umfasst: Strukturieren des Halbleitersubstrats, um einen Graben auszubilden; Einfüllen eines dielektrischen Materials in den Gräben; und Durchführen eines chemisch-mechanischen Polierprozesses an dem dielektrischen Material.
  3. Verfahren nach Anspruch 2, wobei das Ausbilden der ersten und der zweiten Finne ein selektives epitaktisches Aufwachsen eines ersten Halbleitermaterials auf einem zweiten Halbleitermaterial des Halbleitersubstrats umfasst.
  4. Verfahren nach Anspruch 3, wobei das erste Halbleitermaterial Siliziumgermanium ist und das zweite Halbleitermaterial Silizium ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden des länglichen Kontaktmerkmals umfasst: Abscheiden einer dielektrischen Materialschicht auf dem Isolationsmerkmal und der ersten und der zweiten Finne; Strukturieren der dielektrischen Materialschicht, um einen Kontaktgraben auszubilden, wobei die erste und die zweite Finne innerhalb des Kontaktgrabens freigelegt werden, wobei ein Abschnitt des Isolationsmerkmals innerhalb des Kontaktgrabens ausgespart wird; Ausbilden einer Klebstoffschicht auf Seitenwänden des Kontaktgrabens; und Ausbilden eines Metallsteckers in dem Kontaktgraben, wobei der Metallstecker durch die Klebstoffschicht umgeben wird.
  6. Verfahren nach Anspruch 5, wobei das Strukturieren der dielektrischen Materialschicht ein Durchführen eines Ätzprozesses an der dielektrischen Materialschicht umfasst; das Ausbilden der Klebstoffschicht ein Abscheiden der Klebstoffschicht und ein Durchführen eines Nitridierungsprozesses an der Klebstoffschicht umfasst; und das Ausbilden des Metallsteckers ein Abscheiden einer Metallschicht und ein Durchführen eines thermischen Reflow-Prozesses an dem Metallstecker in Wasserstoffumgebung umfasst.
  7. Verfahren nach Anspruch 6, wobei das Abscheiden der Klebstoffschicht ein Abscheiden von Titannitrid umfasst; und das Abscheiden der Metallschicht ein Abscheiden von Kobalt umfasst.
  8. Verfahren nach Anspruch 7, wobei das Abscheiden der Klebstoffschicht ein Abscheiden von Titannitrid bei einer Abscheidungstemperatur, die im Bereich zwischen 300 °C und 400 °C liegt, umfasst.
  9. Verfahren nach Anspruch 7 oder 8, wobei das Abscheiden der Metallschicht ein abwechselndes Abscheiden von Kobalt mithilfe einer physikalischen Gasphasenabscheidung und einer chemischen Gasphasenabscheidung umfasst.
  10. Verfahren nach einem der vorhergehenden Ansprüche 6 bis 9, wobei das Durchführen des Ätzprozesses ein Durchführen des Ätzprozesses unter Verwendung eines Ätzmittels, das C4F6, O2 und CH2F2 umfasst, umfasst.
  11. Verfahren nach einem der vorhergehenden Ansprüche 6 bis 10, wobei das Ausbilden des länglichen Kontaktmerkmals ein Anpassen von zumindest einem Teilsatz des Ätzprozesses, des Nitridierungsprozesses und des thermischen Reflow-Prozesses umfasst, um ein Volumen des Luftspalts für eine reduzierte parasitäre Kapazität zu erhöhen.
  12. Verfahren nach Anspruch 11, wobei das Anpassen von zumindest dem Teilsatz des Ätzprozesses, des Nitridierungsprozesses und des thermischen Reflow-Prozesses ein Verringern einer Reflow-Temperatur des thermischen Reflow-Prozesses auf unter 400 °C umfasst.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Anpassen von zumindest dem Teilsatz des Ätzprozesses, des Nitridierungsprozesses und des thermischen Reflow-Prozesses ein Reduzieren des Nitridierungsprozesses durch Verringern von zumindest einem von einer Nitridierungsdauer und einem Strickstoffdruck des Nitridierungsprozesses umfasst.
  14. Verfahren zum Fertigen einer integrierten Schaltung, umfassend: Ausbilden eines Isolationsmerkmals in einem Halbleitersubstrat; Ausbilden einer ersten Finne und einer zweiten Finne auf dem Halbleitersubstrat, wobei die erste und die zweite Finne seitlich durch das Isolationsmerkmal getrennt sind; Abscheiden einer dielektrischen Materialschicht auf dem Isolationsmerkmal und der ersten und der zweiten Finne; Durchführen eines Ätzprozesses an der dielektrischen Materialschicht, wodurch ein Kontaktgraben in der dielektrischen Materialschicht ausgebildet wird, wobei der Ätzprozess ferner das Isolationsmerkmal ausspart; und Ausbilden eines Kontaktmerkmals in dem Kontaktgraben, wobei das Kontaktmerkmal eine Landefläche auf der ersten und der zweiten Finne ist, wobei das Kontaktmerkmal ferner in das Isolationsmerkmal eingebettet wird, wobei ein Luftspalt vertikal zwischen dem Kontaktmerkmal und dem Isolationsmerkmal umhüllt wird.
  15. Verfahren nach Anspruch 14, wobei das Durchführen des Ätzprozesses ein Durchführen des Ätzprozesses an der dielektrischen Materialschicht über eine Öffnung einer strukturierten Maskenschicht umfasst; und das Ausbilden des Kontaktmerkmals ein Abscheiden einer Titannitrid-Klebstoffschicht auf Seitenwänden des Kontaktgrabens und ein Abscheiden von Kobalt in dem Kontaktgraben zum Ausbilden eines Kobaltsteckers auf der Titannitrid-Klebstoffschicht in dem Kontaktgraben umfasst.
  16. Verfahren nach Anspruch 15, das ferner ein Durchführen eines Nitridierungsprozesses an der Titannitrid-Sperrschicht und ein Durchführen eines Reflow-Prozesses an dem Kobaltstecker mit einer Reflow-Temperatur, die niedriger als 400 °C ist, umfasst.
  17. Verfahren nach Anspruch 16, wobei das Ausbilden des Kontaktmerkmals ein Anpassen des Nitridierungsprozesses und des Reflow-Prozesses umfasst, um ein Volumen des Luftspalts für eine reduzierte parasitäre Kapazität zu erhöhen.
  18. Verfahren nach einem der vorhergehenden Ansprüche 15 bis 17, wobei das Abscheiden der Metallschicht ein abwechselndes Abscheiden von Kobalt mithilfe einer physikalischen Gasphasenabscheidung und einer chemischen Gasphasenabscheidung umfasst.
  19. Integrierte Schaltungsstruktur (IC-Struktur), umfassend: ein Substrat; eine erste und eine zweite Finne, die auf dem Substrat ausgebildet und seitlich voneinander durch Isolationsmerkmale getrennt sind; und eine Kontaktmerkmallandefläche sowohl auf der ersten als auch der zweiten Finne und in das Isolationsmerkmal eingebettet, wodurch ein Luftspalt vertikal zwischen dem Isolationsmerkmal und dem Kontaktmerkmal definiert wird, wobei das Kontaktmerkmal Kobalt umfasst.
  20. IC-Struktur nach Anspruch 19, wobei das Kontaktmerkmal eine Titannitridschicht, und einen Kobaltstecker, der durch die Titannitridschicht umgeben ist, umfasst; das Kontaktmerkmal einen eingebetteten Abschnitt in dem Isolationsmerkmal und Landeabschnitte auf der ersten und zweiten Finne umfasst; der eingebettete Abschnitt eine erste untere Fläche auf dem Luftspalt aufweist; und die Landeabschnitte zweite untere Flächen auf der ersten und der zweiten Finne aufweisen, wobei sich die erste untere Fläche unter den zweiten unteren Flächen befindet.
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