DE102012025824B4 - FinFET-Vorrichtung und Verfahren zum Herstellen einer FinFET-Vorrichtung - Google Patents

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Abstract

FinFET-Vorrichtung umfassend:ein Halbleitersubstrat (210);eine Gratstruktur (235), die Dummy-Grate (240) einer ersten und einer zweiten Gruppe und aktive Grate (250) aufweist, wobei die aktiven Grate zwischen den Dummy-Graten angeordnet sind und wobei die Gratstruktur an allen Orten eine ähnliche lokale Merkmalsdichte aufweist;wobei zwischen den aktiven Graten und den Dummy-Graten der zweiten Gruppe ein Raum gebildet ist, in dem Dummy-Grate der ersten Gruppe angeordnet sind, wobei die Dummy-Grate der ersten Gruppe nur teilweise entfernt sind, so dass sie eine geringere Höhe aufweisen als die Dummy-Grate der zweiten Gruppe und als die aktiven Grate,und wobei in dem Raum ein STI-Bereich (290) gebildet ist, der die Dummy-Grate der zweiten Gruppe bedeckt.

Description

  • HINTERGRUND
  • Die Halbleiterindustrie für integrierte Schaltkreise (integrated circuit (IC)) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei IC-Materialien und Designs haben Generationen von ICs produziert, wobei jede Generation kleinere und komplexere Schaltkreise als die vorangehende Generation aufweist. Im Verlauf der IC-Evolution ist die funktionelle Dichte (d. h. die Anzahl verschalteter Vorrichtungen je Chipfläche) allgemein angestiegen, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Herstellungsprozesses erstellt werden kann) abnahm. Dieser Abwärtskalierungsprozess bietet allgemein Vorteile durch Steigern von Produktionseffizienz und Senken von damit verbundenen Kosten.
  • Solches Abwärtsskalieren hat außerdem die Komplexität des Verarbeitens und Herstellens von ICs gesteigert, und ähnliche Entwicklungen werden beim Verarbeiten und Herstellen von ICs benötigt, um diese Vorteile umzusetzen. Beispielsweise wurde ein dreidimensionaler Transistor, wie etwa ein gratähnlicher Feldeffekttransistor (fin-like field-effect transistor (FinFET)) eingeführt, um einen planaren Transistor zu ersetzen. Der Grattransistor oder Fin-Transistor weist einen Kanal auf (hier als ein Gratkanal bezeichnet), der mit einer Oberseite und einander gegenüberliegenden Seitenwänden assoziiert ist. Der Gratkanal weist eine Gesamtkanalbreite auf, die durch die Oberseite und die einander gegenüberliegenden Seitenwände definiert wird. Obwohl existierende FinFET-Vorrichtungen und Verfahren zum Herstellen von FinFET-Vorrichtungen für ihre Zielsetzungen im allgemeinen geeignet sind, sind sie nicht in jeder Hinsicht vollständig zufriedenstellend. Beispielsweise stellt eine Variation von Gratbreite und -profil, insbesondere an einem Ende des Grates, Herausforderungen an eine FinFET-Prozessentwicklung. Es ist wünschenswert, auf diesem Gebiet Verbesserungen zu erzielen.
  • Die US 2009/0057781 A1 beschreibt ein eine Halbleiterstruktur, die aktive FinFET Strukturen und Füll-FinFET Strukturen umfasst, wobei die aktiven Strukturen und die Füllstrukturen jeweils gleich gestaltete und dimensionierte Finnen und Gate-Strukturen aufweisen.
  • Die US 2007/0 001 237 A1 beschreibt eine MOSFET Struktur, wobei auf einem gerippten Substrat aktive Bereiche getrennt werden, indem die Rippen, die außerhalb der aktiven Bereiche liegen, entfernt werden und die entsprechenden Teile des Substrats mit Isolationsmaterial gefüllt werden.
  • Die US 2008/0029821 A1 beschreibt eine FinFET-Vorrichtung mit einem Halbleitersubstrat; einer Gratstruktur, aktive Grate und Gratstummel aufweist, wobei zwischen den aktiven Graten ein Raum gebildet ist, in dem die Gratstummel liegen, und wobei in dem Raum ein STI-Bereich gebildet ist.
  • US 2009/0057781 A1 beschreibt das Vorsehen von Dummy-Graten zur Verbesserung der Prozessgleichmäßigkeit.
  • Figurenliste
  • Die Erfindung ist in den Ansprüchen umrissen.
  • Aspekte der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung am besten verständlich, wenn diese mit den begleitenden Figuren gelesen wird. Es wird angemerkt, dass gemäß üblicher Praxis in der Industrie verschiedene Merkmale nicht maßstabsgerecht gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zu Zwecken der Klarheit der Diskussion beliebig vergrößert oder verkleinert werden.
    • 1 zeigt ein Flussdiagramm eines beispielhaften Verfahrens zum Herstellen einer FinFET-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 2-6 illustrieren Querschnittsansichten einer Ausführungsform in verschiedenen Stadien der Herstellung einer FinFET-Vorrichtung, die gemäß Aspekten der vorliegenden Erfindung konstruiert wurde.
    • 7 zeigt ein weiteres Flussdiagramm eines weiteren beispielhaften Verfahrens zum Herstellen einer FinFET-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 8 bis 11a illustrieren Querschnittsansichten einer Ausführungsform in verschiedenen Stadien der Herstellung einer FinFET-Vorrichtung, die gemäß Aspekten der vorliegenden Erfindung konstruiert ist.
    • 11b ist eine Draufsicht einer FinFET-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 11c illustriert eine Querschnittsansicht einer FinFET-Vorrichtung entlang der Linie 11c-11c in 11b.
    • 11d illustriert eine Querschnittsansicht einer FinFET-Vorrichtung entlang der Linie 11d-11d in 11b.
    • 12 illustriert eine Querschnittsansicht verschiedener Aspekte einer Ausführungsform in verschiedenen Stadien der Herstellung einer FinFET-Vorrichtung, die gemäß Aspekten der vorliegenden Erfindung konstruiert wurde.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt zahlreiche unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Spezifische Beispiele für Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen einschließen, in denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet sind, und kann außerdem Ausführungsformen einschließen, in denen zwischen den ersten und zweiten Merkmalen zusätzliche Merkmale ausgebildet werden können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugsziffern und/oder Buchstaben in den verschiedenen Beispielen mehrfach verwenden. Diese Mehrfachverwendung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen, die diskutiert werden.
  • Beispiele für Vorrichtungen, die von einer oder mehreren Ausführungsformen der vorliegenden Anwendung profitieren, sind Halbleitervorrichtungen. Eine solche Vorrichtung ist beispielweise eine FinFET-Vorrichtung. Die FinFET-Vorrichtung kann beispielsweise eine komplementäre Metalloxidhalbleiter (CMOS)-Vorrichtung sein, die eine P-leitende Metalloxidhalbleiter (PMOS)-FinFET-Vorrichtung und eine N-leitende Metalloxidhalbleiter (NMOS)-FinFET-Vorrichtung umfasst. Die vorliegende Offenbarung fährt mit einem FinFET-Beispiel fort, um verschiedene Ausführungsformen der vorliegenden Anmeldung zu illustrieren.
  • Unter Bezugnahme auf 1 und 2 bis 6 werden unten ein Verfahren 100 und eine FinFET-Vorrichtung 200 allgemein beschrieben. 1 ist ein Flussdiagramm eines Verfahrens 100 zum Herstellen einer FinFET-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 1 und 2 beginnt das Verfahren 100 bei Schritt 102 durch Bereitstellen eines Halbleitersubstrats 210. Das Halbleitersubstrat 210 weist Silizium auf. Alternativ kann das Halbleitersubstrat 210 Germanium, Siliziumgermanium, Galliumarsenid oder andere geeignete Halbleitermaterialien aufweisen. Außerdem kann das Halbleitersubstrat 210 alternativ eine epitaktische Schicht aufweisen, die über einem Halbleiterkörper liegt. Ferner kann das Halbleitersubstrat 210 zur Leistungsverbesserung gestreckt (strained) werden. Beispielsweise kann die epitaktische Schicht ein Halbleitermaterial aufweisen, das sich von dem des Halbleiterkörpers unterscheidet, wie etwa eine Schicht aus Siliziumgermanium, die über einem Siliziumkörper liegt, oder eine Schicht aus Silizium, die über einem Körper aus Siliziumgermanium liegt. Ein solches gestrecktes Substrat kann durch selektives epitaktisches Wachstum (selective epitaxial growth (SEG)) ausgebildet werden. Ferner kann das Halbleitersubstrat 210 eine Halbleiter-auf-Isolator (semiconductor-on-insulator (SOI))-Struktur aufweisen. Außerdem kann das Halbleitersubstrat 210 alternativ eine vergrabene dielektrische Schicht aufweisen, wie etwa eine vergrabene Sauerstoff (buried oxide (BOX))-Schicht, wie etwa die durch Trennung mittels Implantieren von Sauerstoff (separation by implantation of oxygen (SIMOX))-Technologie, Waferbonding, SEG oder ein anderes geeignetes Verfahren ausgebildete.
  • Das Verfahren 100 fährt bei Schritt 104 durch Definieren einer Vielzahl von Graten (Fins) auf dem Halbleitersubstrat 210 fort, wie in 2 gezeigt ist. In der abgebildeten Ausführungsform wird auf dem Substrat 210 eine Pad-Schicht 218 ausgebildet. Die Pad-Schicht 218 weist ein dielektrisches Material, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder irgendein anderes geeignetes dielektrisches Material auf. Die Pad-Schicht 218 kann eine einzelne Schicht oder mehrlagig sein. In der vorliegenden Ausführungsform ist die Pad-Schicht 218 eine duale Schicht, die eine Siliziumoxidschicht 220, die auf dem Halbleitersubstrat 210 abgeschieden wurde, und eine Siliziumnitridschicht 222, die auf der Siliziumoxidschicht 220 abgeschieden wurde, aufweist. Die Pad-Schicht 218 kann durch thermische Oxidierung, chemische Oxidierung, Atomlagenabscheidung (atomic layer deposition (ALD)) oder irgendein anderes geeignetes Verfahren ausgebildet werden.
  • Unter weiterer Bezugnahme auf 2 definiert ein Lithographieprozess Grate auf dem Halbleitersubstrat 210. In der vorliegenden Ausführungsform wird eine strukturierte Fotolackschicht 230 mittels Spin-On auf die Pad-Schicht 218 abgeschieden. Die strukturierte Fotolackschicht 230 definiert Grate der FinFET-Vorrichtung 200. Allgemein kann ein Strukturierungsprozess Fotolacküberzug (beispielsweise Spin-On-Überzug), Weichbrennen (soft baking), Ausrichten von Masken, Exponieren, Brennen nach Exponieren, Entwickeln des Fotolacks, Spülen, Trocknen (beispielsweise Hartbrennen (hart baking)), andere geeignete Prozesse oder Kombinationen derselben aufweisen. Alternativ wird der exponierende Fotolithographie-Prozess durch andere geeignete Verfahren implementiert oder ersetzt, wie etwa maskenlose Fotolithographie, Elektronenstrahlschreiben, direktes Schreiben und/oder Ionenstrahlschreiben.
  • Unter Bezugnahme auf 1 und 3 fährt das Verfahren 100 bei Schritt 106 durch Ausführen eines Grabenätzens fort, um in dem Halbleitersubstrat 210 eine Gratstruktur 235 auszubilden. Die strukturierte Fotolackschicht 230 wird während des Grabenätzens als eine Maske verwendet. Beim Grabenätzen können die Pad-Schicht 218 und das Halbleitersubstrat 210 durch verschiedene Verfahren geätzt werden, einschließlich einem Trockenätzen, einem Nassätzen oder einer Kombination von Trockenätzen und Nassätzen. Der Nassätzprozess kann fluorhaltiges Gas (beispielsweise CF4, SF6, CH2F2, CHF3 und/oder C2F6), chlorhaltiges Gas (beispielsweise Cl2, CHCl3, CCl4 und/oder BCl3), bromhaltiges Gas (beispielsweise HBr und/oder CHBR3), sauerstoffhaltiges Gas, iodhaltiges Gas, andere geeignete Gase und/oder Plasmen oder Kombinationen derselben verwenden. Der Ätzprozess kann ein mehrschrittiges Ätzen umfassen, um Ätzselektivität, Flexibilität und gewünschtes Ätzprofil zu erzielen.
  • Unter Bezugnahme auf 3 weist die Gratstruktur 235 Dummy-Grate (Dummy Fins) 240 und aktive Grate 250 auf. Die Dummy-Grate 240 weisen in der FinFET-Vorrichtung 200 keine Funktionalität auf, machen die FinFET-Prozesse jedoch gleichmäßiger, reproduzierbarer und besser herstellbar. Die aktiven Grate 250 verleihen der FinFET-Vorrichtung 200 Funktionalität. Die aktiven Grate 250 werden zwischen den Dummy-Graten 240 angeordnet. Dadurch, dass die Dummy-Grate 240 neben den aktiven Graten 250 angeordnet sind, kann jeder der aktiven Grate 250 an allen zugehörigen Orten in einer einigermaßen ähnlichen Ausbildungsumgebung ausgebildet werden. Die Ausbildungsumgebung kann die Dimension eines offenen Raums auf beiden Seiten des Grats und eine Dichte lokaler Merkmale umfassen. Eine konsistente Ausbildungsumgebung verbessert an allen zugehörigen Orten gleichmäßige aktive Grate 250 hinsichtlich der kritischen Dimension (critical dimension (CD)), Profil und Höhe des Grats.
  • Unter Bezugnahme auf 1 und 4 fährt das Verfahren 100 bei Schritt 108 fort, wo eine strukturierte Fotolackschicht 270 ausgebildet wird, um Gruppen von Dummy-Graten 240 zu definieren. Durch den Strukturierungsprozess werden die Dummy-Grate 240 in eine erste Gruppe von Dummy-Graten 240a und eine zweite Gruppe von Dummy-Graten 240b eingeteilt, wie in 4 gezeigt ist. Die Gruppen von Dummy-Graten 240a und 240b können einen Dummy-Grat oder mehrere Dummy-Grate aufweisen. Die erste Gruppe von Dummy-Graten 240a ist innerhalb von Öffnungen der strukturierten Fotolackschicht 270 angeordnet und wird einem nachfolgenden Ätzprozess ausgesetzt. Die zweite Gruppe von Dummy-Graten 240b wird durch die strukturierte Fotolackschicht 270 bedeckt (die strukturierte Fotolackschicht 270 bedeckt auch die aktiven Grate 250), so dass die zweite Gruppe von Dummy-Graten 240b (und die aktiven Grate 250) während eines nachfolgenden Ätzprozesses intakt bleiben. Zusätzlich wird in der abgebildeten Ausführungsform auf dem Halbleitersubstrat 210 eine Schicht 260 ausgebildet, bevor die strukturierte Fotolackschicht 270 ausgebildet wird, und füllt Gräben zwischen den Graten der Gratstruktur 235. Die Schicht 260 weist irgendein geeignetes Material auf und wird durch irgendeinen geeigneten Prozess ausgebildet. Beispielsweise kann die Schicht 260 verschiedene organische oder anorganische Materialien aufweisen. Die Fotolackschicht 270 wird auf die Schicht 260 aufgebracht und durch einen geeigneten Strukturierungsprozess strukturiert.
  • Unter Bezugnahme auf 1 und 5 fährt das Verfahren 100 bei Schritt 110 durch Entfernen der ersten Gruppe von Dummy-Graten 240a fort, die innerhalb von Öffnungen der strukturierten Fotolackschicht 270 freiliegt. In der abgebildeten Ausführungsform werden die erste Gruppe der Dummy-Grate 240a und die Schicht 260 entfernt, um eine Vielzahl offener Räume 280 auszubilden, wie in 5 gezeigt ist. Der offene Raum 280 wird zwischen den aktiven Graten 250 und der zweiten Gruppe von Dummy-Graten 240b ausgebildet. In einer Ausführungsform wird der offene Raum 280 außerdem zwischen zwei aktiven Graten 250 ausgebildet. Die erste Gruppe von Dummy-Graten 240a wird durch eine Ätztechnik entfernt, wie etwa Trockenätzen in einem Chemismus mit fluorenthaltenden Gasen. Erfindungsgemäß wird die erste Gruppe von Dummy-Graten 240a nur teilweise entfernt. In nicht erfindungsgemäßen Beispielen wird die erste Gruppe von Dummy-Graten 240a vollständig entfernt. Nach Ätzen der ersten Gruppe von Dummy-Graten 240a werden die strukturierte Fotolackschicht 270 und die Schicht 260 durch einen anderen Ätzprozess entfernt, der ein Nassätzen, ein Trockenätzen oder eine Kombination derselben umfasst. Der offene Raum 280 ist ausgelegt, um während der späteren Ausbildung einer flachen Grabenisolation (shallow trench isolation (STI)) als ein Belastungspuffer zu dienen und Verwindung der aktiven Grate 250 zu reduzieren, die durch die Belastung hervorgerufen wird. Die zweite Gruppe von Dummy-Graten 240b ist ausgelegt, um einen Prozessbelastungseffekt zu minimieren und Prozessvariationen zu reduzieren.
  • Unter Bezugnahme auf 1 und 6 fährt das Verfahren 100 bei Schritt 112 durch Füllen von Gräben zwischen Graten mit einem dielektrischen Material fort, um auf dem Halbleitersubstrat 210 STI-Bereiche 290 auszubilden. Die STI-Bereiche 290 umfassen Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, andere geeignete Materialien oder Kombinationen derselben. Der STI-Bereich 290 wird durch irgendeinen geeigneten Prozess ausgebildet. Als ein Beispiel werden die STI-Bereiche 290 durch Füllen des Grabens zwischen Graten mit einem oder mehreren dielektrischen Materialien durch Verwenden einer chemischen Gasphasenabscheidung (chemical vapor deposition (CVD)) ausgebildet. In einigen Beispielen kann der gefüllte Graben eine Mehrschichtstruktur aufweisen, wie etwa eine thermische Oxiddeckschicht, die mit Siliziumnitrid oder Siliziumoxid gefüllt ist. Nach dem Ausbilden des STI-Bereichs 290 kann ein Glühprozess durchgeführt werden.
  • Nach Ausbilden des STI-Bereichs 290 kann die FinFET-Vorrichtung 200 weiterer CMOS- oder MOS-Technologieverarbeitung unterzogen werden, um verschiedene Merkmale und Bereiche auszubilden, die im Stand der Technik bekannt sind. Beispielsweise können weitere Herstellungsprozesse unter anderem das Ausbilden einer Gate-Struktur über dem Halbleitersubstrat 210, einschließlich über einem Abschnitt der aktiven Grate 250 und der zweiten Gruppe von Dummy-Graten 240b, und das Ausbilden von Source- und Drain (S/D)-Bereichen auf jeder Seite der Gate-Struktur, einschließlich einem weiteren Abschnitt der aktiven Grate 250 und der zweiten Gruppe von Dummy-Graten 240b, umfassen. Das Ausbilden der Gate-Struktur kann Abscheide-, Strukturier- und Ätzprozesse aufweisen. Auf den Wänden der Gate-Struktur kann durch Abscheide- und Ätztechniken ein Gate-Abstandshalter ausgebildet werden. S/D-Bereiche können durch Vertiefungs-, epitaktische Wachstums- und Implantiertechniken ausgebildet werden. Zusätzliche Schritte können vor, während und nach dem Verfahren 100 bereitgestellt werden, und einige der beschriebenen Schritte können durch andere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden.
  • Nachfolgendes Verarbeiten kann außerdem auf dem Halbleitersubstrat 210 verschiedene Kontakte, Durchkontaktierungen und/oder Leitungen und mehrschichtige Schaltstrukturmerkmale (beispielsweise Metallschichten und Zwischenschichtdielektriken) ausbilden, die dazu konfiguriert sind, um die verschiedenen Merkmale oder Strukturen der FinFET-Vorrichtung 200 zu verbinden. Beispielsweise weist eine Mehrschicht-Verbindungsstruktur vertikale Verbindeungsstrukturen auf, wie etwa konventionelle Durchkontaktierungen oder Kontakte sowie horizontale Verbindungsstrukturen, wie etwa Metallleitungen. Die verschiedenen Schaltstrukturmerkmale können verschiedene leitfähige Materialien implementieren, einschließlich Kupfer, Wolfram und/oder Silizid. In einem Beispiel wird ein damaszener und/oder dualer damaszener Prozess verwendet, um eine kupferverwandte Mehrschicht-Verbindungsstruktur auszubilden.
  • In einer anderen Ausführungsform wird ein Verfahren 300 zum Herstellen einer FinFET-Vorrichtung 400 bereitgestellt. Unter Bezugnahme auf 7 und 8 bis 11 werden das Verfahren 300 und die FinFET-Vorrichtung 400 unten allgemein beschrieben. 7 ist ein Flussdiagramm des Verfahrens 300 zum Herstellen der FinFET-Vorrichtung 400 gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 7 und 8 bis 9 beginnt das Verfahren 300 bei Block 302, wo ein FinFET-Vorläufer (Precursor) 405 empfangen wird. Der FinFET-Vorläufer 405 weist das Halbleitersubstrat 210 sowie eine Gratstruktur 410 auf, die Dummy-Grate 420 und aktive Grate 430 aufweist. Die Gratstruktur 410 wird im wesentlichen ähnlich wie die Gratstruktur 235 ausgebildet, die unter Bezugnahme auf 2 und 3 beschrieben ist, so dass die aktiven Grate 430 während der Gratausbildung eine konsistente Ausbildungsumgebung erfahren und an allen zugehörigen Orten gleichmäßige/s Grat-CD, Profil und Höhe erzielen.
  • Unter weiterer Bezugnahme auf 8 weist der FinFET-Vorläufer 405 in dem Halbleitersubstrat 210 außerdem Isolierbereiche 440 auf. Die Isolierbereiche 440 verwenden Isoliertechnologie, wie etwa STI, um verschiedene Bereiche der FinFET-Vorrichtung 400 zu definieren und elektrisch zu isolieren. Die Isolierbereiche 440 umfassen Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid und andere geeignete Materialien oder Kombinationen derselben. Die Isolierbereiche 440 werden durch irgendeinen geeigneten Prozess ausgebildet. In der vorliegenden Ausführungsform wird eine Vielzahl von Gräben zwischen Graten auf dem Halbleitersubstrat 210 mit Siliziumoxid gefüllt, um die Isolierbereiche 440 auszubilden. Nach dem Ausbilden der Isolierbereiche 440 kann ein Glühprozess durchgeführt werden. Der Glühprozess weist schnelles thermisches Glühen (rapid thermal annealing (RTA)), Laser-Annealing-Prozesse oder andere geeignete Glühprozesse auf. Ein chemisch-mechanischer Polier (CMP)-Prozess kann nachfolgend durchgeführt werden, um überschüssiges Siliziumoxid zu entfernen, um eine im Wesentlichen planare Oberfläche bereitzustellen. Zusätzlich kann ein Teil der Dummy-Grate 420 und der aktiven Grate 430 weiter durch geeignetes Strukturieren und aus dem Stand der Technik bekannte Ätzprozesse vertieft werden, wie in 8 gezeigt ist.
  • Unter weiterer Bezugnahme auf 8 weist der FinFET-Vorläufer 405 außerdem eine erhabene Source- und Drain (S/D)-Struktur 470 auf, die auf Abschnitten der Dummy-Grate 420 und der aktiven Grate 430 ausgebildet ist, die als S/D-Bereiche bezeichnet werden. Die erhabene S/D-Struktur 470 kann durch einen oder mehrere Epitaxie- oder epitaktische (epi)-Prozesse ausgebildet werden, so dass auf den vertieften Oberflächen der Dummy-Grate 420 und der aktiven Grate 430 in dem S/D-Bereich Si-Merkmale, SiGe-Merkmale oder andere geeignete Merkmale in einem kristallinen Zustand ausgebildet werden. Die Epitaxieprozesse schließen CVD-Abscheidetechniken (beispielsweise Dampfphasenepitaxie (vapor phase expitaxy (VPE)) und/oder ultrahohes Vakuum-CVD (UHV-CVD)), molekulare Strahlungsepitaxie und/oder andere geeignete Prozesse ein. Die erhabene S/D-Struktur 470 kann aufgrund großer Nähe der Dummy-Grate 420 und der aktiven Grate 430 verschmelzen.
  • Unter Bezugnahme auf 9 weist der FinFET-Vorläufer 405 außerdem Gate-Stapel 450 und Gate-Abstandshalter 460 auf, die über dem Halbleitersubstrat 210 ausgebildet sind, einschließlich über (und diesen einschließend) einem Teil von Graten der Gratstruktur 410 (der als ein Kanalbereich bezeichnet wird). Der Gate-Stapel 450 kann eine Grenzschicht (nicht gezeigt), eine dielektrische Gate-Schicht 452, eine Gate-Elektrodenschicht 453 und eine Hartmaskenschicht 454 aufweisen. Es ist einzusehen, dass der Gate-Stapel 450 weitere Schichten aufweisen kann, wie etwa Grenzflächenschichten, Deckschichten, Diffusions-/Sperrschichten, dielektrische Schichten, leitfähige Schichten, andere geeignete Schichten oder Kombinationen derselben.
  • Die Grenzflächenschicht wird über dem Halbleitersubstrat 210 und Graten 420 und 430 ausgebildet. Die Grenzflächenschicht weist Siliziumoxid, Siliziumoxinitrid oder irgendwelche geeigneten Materialien auf. Die dielektrische Gate-Schicht 452 wird über der Grenzflächenschicht ausgebildet. Die dielektrische Gate-Schicht 452 umfasst ein dielektrisches Material, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, dielektrisches Material mit großem k (high-k), anderes geeignetes dielektrisches Material und/oder Kombinationen derselben. Beispiele von dielektrischem Material mit großem k (high-k) umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxid, Aluminium (HfO2-Al2O3)-Legierung, andere geeignete dielektrische Materialien mit großem k (high-k) oder Kombinationen derselben.
  • Die Gate-Elektrodenschicht 453 wird über der dielektrischen Gate-Schicht 452 ausgebildet. Die Gate-Elektrodenschicht 453 weist irgendein geeignetes Material auf, wie etwa Polysilizium, Aluminium, Kupfer, Titan, Tantalum, Wolfram, Molybdän, Tantalumnitrid, Nickelsilizid, Kobaltsilizid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien oder Kombinationen derselben. Die Hartmaskenschicht 454 wird über der Gate-Elektrodenschicht 543 ausgebildet. Die Hartmaskenschicht 454 umfasst irgendein geeignetes Material, beispielsweise Siliziumnitrid, SiON, SiC, SiOC oder anderes geeignetes Material.
  • Der Gate-Stapel 450 wird durch irgendeinen geeigneten Prozess oder Prozesse ausgebildet. Beispielsweise kann der Gate-Stapel 450 durch eine Prozedur ausgebildet werden, die Fotolithographiestrukturieren und Ätzprozesse umfasst. Die Gate-Abstandshalter 460 werden auf Seitenwänden des Gate-Stapels 450 ausgebildet und können ein dielektrisches Material umfassen, wie etwa Siliziumnitrid, Siliziumcarbid, Siliziumoxinitrid, andere geeignete Materialien oder Kombinationen derselben. In einigen Ausführungsformen werden die Gate-Abstandshalter verwendet, um nachfolgend ausgebildete dotierte Bereiche zu versetzen, wie etwa Source-/Drain-Bereiche. Die Gate-Abstandshalter können ferner verwendet werden, um das Source-/Drain-Bereich (Übergangs)-Profil zu entwerfen oder modifizieren. Die Gate-Abstandshalter können durch geeignete Abscheide- und Ätztechniken ausgebildet werden.
  • Unter Bezugnahme auf 7 und 10 fährt das Verfahren 300 bei Schritt 304 fort, wo eine strukturierte Fotolackschicht 490 ausgebildet wird, um Gruppen von Dummy-Graten 420 zu definieren. Durch den Strukturierungsprozess werden die Dummy-Grate 420 in eine erste Gruppe von Dummy-Graten 420a und eine zweite Gruppe von Dummy-Graten 420b eingeteilt, wie in 10 gezeigt ist. Die Gruppen von Dummy-Graten 420a und 420b können einen Dummy-Grat oder mehrere Dummy-Grate aufweisen. Die erste Gruppe von Dummy-Graten 420a liegt innerhalb von Öffnungen der strukturierten Fotolackschicht 490 frei und wird einem nachfolgenden Ätzprozess ausgesetzt. Die zweite Gruppe von Dummy-Graten 420b wird durch die strukturierte Fotolackschicht 490 bedeckt (die auch die aktiven Grate 430 bedeckt), so dass die zweite Gruppe von Dummy-Graten 420b (und die aktiven Grate 430) während des nachfolgendem Ätzprozesses intakt bleiben. Zusätzlich wird in der abgebildeten Ausführungsform vor Ausbilden der strukturierten Fotolackschicht 490 auf dem Halbleitersubstrat 210 eine Schicht 480 ausgebildet. Die Schicht 480 umfasst irgendein geeignetes Material und wird durch irgendeinen geeigneten Prozess ausgebildet. Beispielsweise kann die Schicht 480 verschiedene organische oder anorganische Materialien aufweisen. Die Fotolackschicht 490 wird auf die Schicht 480 aufgebracht und durch einen geeigneten Strukturierungsprozess strukturiert.
  • Unter Bezugnahme auf 7 und 11a fährt das Verfahren 300 bei Schritt 306 durch Ätzen der ersten Gruppe von Dummy-Graten 420a durch Öffnungen der strukturierten Fotolackschicht 490 fort. Die erste Gruppe von Dummy-Graten 420a wird durch eine Ätztechnik entfernt, wie etwa ein Trockenätzen in einem Chemismus mit fluorenthaltenden Gasen. In der vorliegenden Ausführungsform weist der Ätzprozess zwei Ätzphasen auf. Eine erste Phase des Ätzprozesses entfernt selektiv die erhabene S/D-Struktur 470 der ersten Gruppe von Dummy-Graten 420a. Eine zweite Phase des Ätzprozesses vertieft eine Grathöhe der ersten Gruppe von Dummy-Graten 420a durch Öffnungen, die durch Entfernen der S/D-Struktur 470 hergestellt werden. Für erfindungsgemäße Ausführungsformen wird die erste Gruppe von Dummy-Graten 420a nur teilweise entfernt. In nicht erfindungsgemäßen Beispielen wird die erste Gruppe von Dummy-Graten 420a vollständig entfernt.Die zweite Phase des Ätzprozesses hinterlässt nach Vertiefen der ersten Gruppe von Dummy-Graten 420a einen Hohlraum 495 auf dem Halbleitersubstrat. Nach Ätzen der ersten Gruppe von Dummy-Graten 420a werden die strukturierte Fotolackschicht 490 und die Schicht 480 durch einen anderen Ätzprozess entfernt, der ein Nassätzen, ein Trockenätzen oder eine Kombination derselben aufweist.
  • 11b ist eine Draufsicht der FinFET-Vorrichtung 400. Unter Bezugnahme auf 11b sind die Querschnittsansichten der FinFET-Vorrichtung 400 nach Ätzen der ersten Gruppe von Dummy-Graten 420a entlang von drei Linien, 11a-11a, 11c-11c und 11d-11d aufgenommen. 11a ist eine Querschnittsansicht entlang der Linie 11a-11a (entlang des S/D-Bereiches) der 11b. 11c ist eine Querschnittsansicht entlang der Linie 11c-11c (entlang dem Kanalbereich) der 11b und senkrecht zu der Richtung der Linie 11a-11a. 11d ist eine Querschnittsansicht entlang der Linie 11d-11d (entlang der ersten Gruppe von Dummy-Graten) der 11b und senkrecht zu der Richtung der Linie 11a-11a. Während des Ätzprozesses bleibt ein Teil der ersten Gruppe von Dummy-Graten 420a, bei dem die Gate-Stapel 450 darüber angeordnet sind, intakt, da er durch die Hartmaskenschicht 454 geschützt wird, wie in 11c und 11d gezeigt ist.
  • Unter Bezugnahme auf 7 und 12 fährt das Verfahren 300 bei Schritt 308 durch Aufbringen und Planarisieren einer dielektrischen Zwischenschicht (interlayer dielectric (ILD)) 500 auf dem Halbleitersubstrat 210 fort. Die ILD-Schicht 500 wird durch eine geeignete Technik aufgebracht, wie etwa durch CVD. Die ILD-Schicht 500 weist ein dielektrisches Material, wie etwa Siliziumoxid, Siliziumnitrid, ein dielektrisches Material mit kleinem k (low-k) oder eine Kombination auf. Die ILD-Schicht 500 füllt die Hohlräume 495 auf dem Halbleitersubstrat, das durch Entfernen der Source- und Drain-Struktur in dem Ätzprozess ausgebildet wurde. Ein CMP-Prozess kann nachfolgend durchgeführt werden, um eine im Wesentlichen planare Oberfläche der ILD-Schicht 500 bereitzustellen.
  • Die FinFET-Vorrichtung 400 kann zusätzliche Merkmale aufweisen, die durch nachfolgendes Verarbeiten ausgebildet werden können. Beispielsweise kann nachfolgendes Verarbeiten ferner verschiedene Kontakte, Durchkontaktierungen und/oder Leitungen und Mehrschichtschaltmerkmale (beispielsweise Metallschichten und Zwischenschichtdielektriken) auf dem Substrat ausbilden, die zum Verbinden der verschiedenen Merkmale oder Strukturen der FinFET-Vorrichtung 400 konfiguriert sind. Die zusätzlichen Merkmale können elektrische Verschaltung mit der Vorrichtung bereitstellen. Beispielsweise weist eine Mehrschichtschaltstruktur vertikale Verbindungsstrukturen, wie etwa konventionelle Durchkontaktierungen oder Kontakte, und horizontale Verbindungsstrukturen auf, wie etwa Metallleitungen. Die verschiedenen Verbindungsmerkmale können verschiedene leitfähige Materialien implementieren, einschließlich Kupfer, Wolfram und/oder Silizid. In einem Beispiel wird ein damaszener und/oder dualer damaszener Prozess verwendet, um kupferverwandte Mehrschichtverbindungsstrukturen auszubilden. In einer anderen Ausführungsform wird Wolfram verwendet, um in den Kontaktlöchern Wolframanschlüsse auszubilden.
  • Anhand der obigen Ausführungen ist ersichtlich, dass die vorliegende Offenbarung Verfahren zum Herstellen einer FinFET-Vorrichtung bietet. Das Verfahren verwendet einen Ansatz mit neuartigen Dummy-Graten. Der Ansatz mit Dummy-Graten entfernt eine Gruppe von Dummy-Graten teilweise, während eine andere Gruppe von Dummy-Graten vor einem Ausbilden eines STI-Bereichs bestehen bleibt. Alternativ entfernt der Ansatz mit Dummy-Graten die S/D-Struktur in einem S/D-Bereich einer Gruppe von Dummy-Graten, die teilweise entfernt werden, wobei gleichzeitig der Gate-Stapel in dem Kanalbereich der gleichen Gruppe von Dummy-Graten belassen wird. Der Ansatz mit Dummy-Graten kann flexibel in verschiedenen Prozessstadien hergestellt werden, um verschiedene Vorzüge der Prozesssteuerung zu erzielen. Das Verfahren demonstriert das Erreichen von gleichmäßigem/r CD, Profil und Höhe eines Grates an allen zugehörigen Orten.

Claims (14)

  1. FinFET-Vorrichtung umfassend: ein Halbleitersubstrat (210); eine Gratstruktur (235), die Dummy-Grate (240) einer ersten und einer zweiten Gruppe und aktive Grate (250) aufweist, wobei die aktiven Grate zwischen den Dummy-Graten angeordnet sind und wobei die Gratstruktur an allen Orten eine ähnliche lokale Merkmalsdichte aufweist; wobei zwischen den aktiven Graten und den Dummy-Graten der zweiten Gruppe ein Raum gebildet ist, in dem Dummy-Grate der ersten Gruppe angeordnet sind, wobei die Dummy-Grate der ersten Gruppe nur teilweise entfernt sind, so dass sie eine geringere Höhe aufweisen als die Dummy-Grate der zweiten Gruppe und als die aktiven Grate, und wobei in dem Raum ein STI-Bereich (290) gebildet ist, der die Dummy-Grate der zweiten Gruppe bedeckt.
  2. FinFET-Vorrichtung nach Anspruch 1, ferner umfassend eine Gate-Struktur über dem Halbleitersubstrat (210) und über einem Abschnitt der aktiven Grate und der zweiten Gruppe von Dummy-Graten.
  3. FinFET-Vorrichtung umfassend: ein Halbleitersubstrat (210); eine Gratstruktur (410), die Dummy-Grate (420) und aktive Grate (430) aufweist, wobei die aktiven Grate zwischen den Dummy-Graten angeordnet sind, wobei die Gratstruktur an allen Orten eine ähnliche lokale Merkmalsdichte aufweist und wobei zwischen benachbarten Graten jeweils STI-Bereiche angeordnet sind; eine erhabene Source/Drain-Struktur (470), die auf Abschnitten der aktiven Grate ausgebildet ist, einen Gate-Stapel (450), der über dem Halbleitersubstrat und der Gratstruktur (410) ausgebildet ist, wobei die Dummy-Grate einer ersten Gruppe von Dummy-Graten (420a) teilweise entfernt sind, so dass sie in den Abschnitten, die nicht von dem Gate-Stapel bedeckt sind, eine geringere Höhe haben hat als die aktiven Grate und als die Dummy-Grate der zweiten Gruppe, wobei im Bereich der ersten Gruppe von Dummy-Graten zwischen den aktiven Graten und den Dummy-Graten der zweiten Gruppe ein Raum (495) gebildet ist, der auf die Abschnitte mit geringerer Höhe reicht, und eine ILD-Schicht (500), die den Raum (495) füllt.
  4. FinFET-Vorrichtung nach Anspruch 3, wobei im Bereich der ersten Gruppe von Dummy-Graten keine Source/Drain-Struktur vorhanden ist.
  5. FinFET-Vorrichtung nach Anspruch 3 oder 4, wobei die ILD-Schicht die Gratstruktur (410) und die Source/Drain-Struktur (470) bedeckt.
  6. FinFET-Vorrichtung nach einem der Ansprüche 3 bis 5, wobei die ILD-Schicht (500) eine planare Oberfläche hat.
  7. FinFET-Vorrichtung nach einem der Ansprüche 3 bis 6, wobei die Dummy-Grate die erste Gruppe von Dummy-Graten (420a) und die zweite Gruppe von Dummy-Graten (420b) umfassen, wobei die erste Gruppe von Dummy-Graten zwischen den aktiven Graten und der zweiten Gruppe von Dummy-Graten liegt.
  8. FinFET-Vorrichtung nach Anspruch 7, wobei die zweite Gruppe von Dummy-Graten ungefähr die gleiche Höhe hat wie die aktiven Grate.
  9. FinFET-Vorrichtung nach einem der Ansprüche 3 bis 8, wobei der Gate-Stapel (450) Gate-Abstandhalter aufweist.
  10. FinFET-Vorrichtung nach einem der Ansprüche 3 bis 9, wobei der Gate-Stapel (450) eine dielektrische Gate-Schicht (452), eine Gate-Elektrodenschicht (453) und eine Hartmaskenschicht (454) aufweist.
  11. Verfahren zum Herstellen einer Fin-Feldeffekt-Transistor(FinFET)-Vorrichtung, wobei das Verfahren umfasst: Bereitstellen eines Halbleitersubstrats (210); Ausbilden einer Gratstruktur, die an allen Orten eine ähnliche lokale Merkmalsdichte aufweist, mit Dummy-Graten (240) und aktiven Graten (250) auf dem Halbleitersubstrat, wobei die aktiven Grate zwischen den Dummy-Graten angeordnet werden, Ausbilden einer strukturierten Fotolackschicht (270) auf den Dummy-Graten und den aktiven Graten, die einen Teil (240a) der Dummy-Grate nicht bedeckt; Ätzen des nicht bedeckten Teils (240a) der Dummy-Grate zum Ausbilden eines offenen Raumes (280) zwischen den aktiven Graten und dem verbleibenden Teil (240b) der Dummy-Grate, so dass die verbleibenden Dummy-Grate (240b) mit Abstand auf beiden Seiten der aktiven Grate (250) angeordnet sind und dass der nicht bedeckte Teil (240a) der Dummy-Grate nur teilweise entfernt wird; und Ausbilden einer Grabenisolation (STI) (290) zwischen den Graten nach Ausbilden des offenen Raumes (280).
  12. Verfahren nach Anspruch 11, ferner umfassend: Ausbilden einer Gate-Struktur über dem Halbleitersubstrat (210), einschließlich über einem Abschnitt der aktiven Grate (250) und des zuvor von der Fotolackschicht bedeckten Teils (240b) der Dummy-Grate.
  13. Verfahren nach Anspruch 11 oder 12, ferner umfassend: Ausbilden von Source- und Drain(S/D)-Bereichen auf jeder Seite der Gate-Struktur, einschließlich einem weiteren Abschnitt der aktiven Grate (250) und des verbleibenden Teils (240b) der Dummy-Grate.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei vor dem Ausbilden der strukturierten Fotolackschicht (270) eine Materialschicht (260) in Gräben zwischen den Graten (240, 250) gefüllt wird und während des Ätzens des nicht bedeckten Teils (240a) der Dummy-Grate auch die Materialschicht (260) entfernt wird.
DE102012025824.0A 2012-06-06 2012-11-15 FinFET-Vorrichtung und Verfahren zum Herstellen einer FinFET-Vorrichtung Active DE102012025824B4 (de)

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