DE102019116606A1 - Multi-gate-vorrichtung und zugehörige verfahren - Google Patents

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Abstract

Multi-Gate-Halbleitervorrichtungen und Verfahren zu ihrer Herstellung enthalten die Bildung von Luftspalten zwischen dem Gate und den benachbarten Source/Drain-Strukturelementen. Ein erstes Finnenelement, das mehreren Siliziumschichten enthält, wird auf einem Substrat angeordnet, und eine erste Gate-Struktur wird über einer Kanalregion des ersten Finnenelements ausgebildet. Ein Luftspalt wird so ausgebildet, dass er an einer Seitenwand des Abschnitts der ersten Gate-Struktur angeordnet ist. Ein epitaxiales Source/Drain-Strukturelement liegt an dem Luftspalt an. Ein Abschnitt der ersten Gate-Struktur kann auch zwischen ersten und zweiten Schichten der mehreren Siliziumschichten angeordnet sein.

Description

  • HINTERGRUND
  • Die Elektronikindustrie hat eine immer größer werdende Nachfrage nach kleineren und schnelleren elektronischen Vorrichtungen erlebt, die gleichzeitig eine größere Anzahl von immer komplexeren und anspruchsvolleren Funktionen unterstützen können. Dementsprechend hält der Trend in der Halbleiterindustrie an, kostengünstige, leistungsstarke und stromsparende integrierte Schaltkreise (ICs) herzustellen. Bisher wurden diese Ziele weitgehend erreicht, indem die Abmessungen der Halbleiter-ICs reduziert (zum Beispiel die minimale Strukturelementgröße) und damit die Produktionseffizienz verbessert und die damit verbundenen Kosten gesenkt wurden. Diese Skalierung hat jedoch auch zu einer erhöhten Komplexität des Halbleiterherstellungsprozesses geführt. Die Realisierung weiterer Fortschritte bei Halbleiter-ICs und -Vorrichtungen erfordert daher ähnliche Fortschritte bei den Prozessen und Technologien der Halbleiterherstellung.
  • Vor Kurzem wurden Multi-Gate-Vorrichtungen auf den Markt gebracht, um die Gate-Steuerung durch Erhöhung der Gate-Kanalkopplung zu verbessern, den AUS-Zustandsstrom zu reduzieren und Kurzkanaleffekte (SCEs) zu reduzieren. Eine solche Multi-Gate-Vorrichtung, die auf den Markt gebracht wurde, ist der Finnen-Feldeffekttransistor (FinFET). Der FinFET erhält seinen Namen von der finnenartigen Struktur, die sich von einem Substrat erstreckt, auf dem er gebildet wird, und das zur Bildung des FET-Kanals verwendet wird. Eine weitere Art von Multi-Gate-Vorrichtung, die teilweise eingeführt wurde, um Leistungsherausforderungen im Zusammenhang mit einigen Konfigurationen von FinFETs zu bewältigen, ist der Gate-all-around (GAA)-Transistor. GAA-Vorrichtungen erhalten ihren Namen von der Gate-Struktur, die sich vollständig um den Kanal erstreckt, was eine bessere elektrostatische Kontrolle erlaubt als bei FinFETs. GAA-Vorrichtungen und Verfahren zu ihrer Herstellung sind mit herkömmlichen komplementären Metall-Oxid-Halbleiter-(CMOS)-Prozessen kompatibel, und ihre dreidimensionale Struktur ermöglicht es ihnen, drastisch skaliert zu werden, während die Gate-Steuerung beibehalten und SCEs abgeschwächt werden. Im Allgemeinen können GAA-Vorrichtungen zum Beispiel in Fällen eingesetzt werden, in denen FinFETs die Leistungsanforderungen nicht mehr erfüllen können. Die Herstellung von GAA-Vorrichtungen kann jedoch eine Herausforderung darstellen, und die derzeitigen Verfahren stehen weiterhin vor Herausforderungen in Bezug auf die Herstellung und die Leistung der Vorrichtungen. Daher haben sich die existierenden Techniken nicht in jeder Hinsicht als völlig zufriedenstellend erwiesen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Strukturelemente können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 ist ein Flussdiagramm eines Verfahrens zur Herstellung einer Multi-Gate-Vorrichtung oder eines Abschnitts, die bzw. der gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung bereitgestellt wird;
    • 2, 3, 4A, 5A, 6A, 7A, 8A, 9A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A und 19A sind isometrische Ansichten einer Ausführungsform einer Vorrichtung 200 gemäß Aspekten einer Ausführungsform des Verfahrens von 1;
    • 4B, 4C, 5B, 5C, 6B, 6C, 7B, 7C, 8B, 8C, 9B, 9C, 9D, 9E, 10B, 11B, 11C, 12B, 13B, 14B, 15B, 16B, 17B, 18B und 19B sind Querschnittsansichten einer Ausführungsform einer Vorrichtung 200 gemäß Aspekten des Verfahrens von 1; und
    • 20A und 20B sind eine Querschnittsausführungsform einer Vorrichtung 2000A und 2000B gemäß Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Es wird auch darauf hingewiesen, dass die vorliegende Offenbarung Ausführungsformen in Form von Multi-Gate-Transistoren vorstellt. Zu Multi-Gate-Transistoren gehören jene Transistoren, deren Gate-Strukturen auf mindestens zwei Seiten einer Kanalregion ausgebildet sind. Diese Multi-Gate-Vorrichtungen können eine P-Typ-Metall-Oxid-HalbleiterVorrichtung oder eine N-Typ-Metall-Oxid-Halbleiter-Multi-Gate-Vorrichtung beinhalten. Im vorliegenden Text werden Ausführungsformen einer Art von Multi-Gate-Transistor vorgestellt, der als Gate-all-around (GAA)-Vorrichtung bezeichnet wird. Eine GAA-Vorrichtung beinhaltet jede Vorrichtung, deren Gate-Struktur (oder ein Abschnitt davon) auf 4 Seiten einer Kanalregion (zum Beispiel um einen Abschnitt einer Kanalregion herum) ausgebildet ist. Die im vorliegenden Text vorgestellten Vorrichtungen beinhalten auch Ausführungsformen mit Kanalregionen, die in einem oder mehreren Nanodrahtkanälen, in einem oder mehreren stabförmigen Kanälen und/oder anderen geeigneten Kanalkonfigurationen angeordnet sind. Im vorliegenden Text werden Ausführungsformen von Vorrichtungen vorgestellt, die eine oder mehrere Kanalregionen (zum Beispiel Nanodrähte, Nanolagen) aufweisen können, die einer einzelnen, zusammenhängenden Gate-Struktur zugeordnet sind. Der Durchschnittsfachmann erkennt jedoch, dass die Lehre auch auf einen einzelnen Kanal (zum Beispiel einen einzelnen Nanodraht) oder eine beliebige Anzahl von Kanälen angewendet werden kann. Der Durchschnittsfachmann kann andere Beispiele von Halbleitervorrichtungen erkennen, die von Aspekten der vorliegenden Offenbarung profitieren können.
  • Ausführungsformen der vorliegenden Offenbarung bieten Vorteile gegenüber dem Stand der Technik, obgleich es sich versteht, dass andere Ausführungsformen andere Vorteile bieten können, nicht alle Vorteile unbedingt im vorliegenden Text besprochen werden, und kein spezieller Vorteil für alle Ausführungsformen erforderlich ist. Beispielsweise beinhalten die im vorliegenden Text besprochenen Ausführungsformen Verfahren und Strukturen zur Verbesserung der Leistung und Herstellung von GAA-Vorrichtungen. Im Allgemeinen sind einige der wichtigsten Prozessherausforderungen mindestens einiger aktueller Verfahren die Si- oder SiGe-Nanodraht/Nanolagenbildung, Luftspalte, die einen inneren Abstandshalter/Hauptabstandshalter bilden, und Metallgate-(MG)-Strukturen. Insbesondere werden Probleme im Zusammenhang mit dem inneren Abstandshalter (zum Beispiel Defekte/Leerräume in der Source-/Drain-Epitaxialschicht) angegangen, um die Leistung der Vorrichtung zu verbessern. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden ein Prozessfluss und eine Vorrichtungsstruktur bereitgestellt, die eine Nanodraht- oder Nanolagenvorrichtung für N-Typ-Vorrichtungen (NFETs) oder für P-Typ-Vorrichtungen (PFETS) beinhalten. In einigen Ausführungsformen können sowohl NFET- als auch PFET-Vorrichtungen auf einem Substrat Nanodraht- oder Nanolagenvorrichtungen enthalten, einschließlich derjenigen, die gemäß Aspekten von 1 unten hergestellt werden. Insbesondere stellen Aspekte der vorliegenden Offenbarung Vorrichtungen und Verfahren zu deren Herstellung bereit, die Luftspalte als innere Abstandshalterelemente für GAA-Vorrichtungen vorsehen. Die Luftspalte können eine geeignete Isolierung bilden, während sie gleichzeitig ein Herstellungsverfahren ermöglichen, das eine günstigere Umgebung für die Source-/Drain-Bildung ermöglicht. Weitere Ausführungsformen und Vorteile erschließen sich dem Fachmann beim Lesen der vorliegenden Offenbarung.
  • In 1 ist ein Verfahren 100 zur Halbleiterfertigung veranschaulicht, das die Herstellung von Multi-Gate-Vorrichtungen enthält. Im Sinne des vorliegenden Textes wird der Begriff „Multi-Gate-Vorrichtung“ verwendet, um eine Vorrichtung (zum Beispiel einen Halbleitertransistor) zu beschreiben, bei der mindestens ein Teil des Gate-Materials auf mehreren Seiten mindestens eines Kanals der Vorrichtung angeordnet ist. In einigen Beispielen kann die Multi-Gate-Vorrichtung als eine GAA-Vorrichtung bezeichnet werden, bei der Gate-Material auf mindestens vier Seiten mindestens eines Kanals der Vorrichtung angeordnet ist. Die Kanalregion kann als „Nanodraht“ bezeichnet werden, was im Sinne des vorliegenden Textes Kanalregionen verschiedener Geometrien (zum Beispiel zylindrisch, stabförmig, plattenförmig) und verschiedener Abmessungen enthält. Es versteht sich, dass das Verfahren 100 Schritte enthält, die Merkmale eines Prozessflusses gemäß der komplementären Metall-Oxid-Halbleiter-(CMOS)-Technologie aufweisen, die daher hier nur kurz beschrieben werden. Zusätzliche Schritte können vor, nach und/oder während dem Verfahren 100 ausgeführt werden.
  • 2, 3, 4A, 5A, 6A, 7A, 8A, 9A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A und 19A sind isometrische Ansichten einer Ausführungsform einer Halbleitervorrichtung 200 gemäß verschiedenen Stufen des Verfahrens 100 von 1. 4B, 5B, 6B, 7B, 8B, 9B, 9D, 10A, 11B, 12B, 13B, 14B, 15B, 16B, 17B, 18B und 19B sind Querschnittsansichten (die jeweiligen oben angeführten isometrischen Ansichten entsprechen) einer Ausführungsform der Halbleitervorrichtung 200 entlang eines ersten Schnittes X-X', wobei der erste Schnitt parallel zu einem Kanal der Vorrichtung verläuft. 4C, 5C, 6C, 7C, 8C, 9C, 9E, 10B und 11C sind Querschnittsansichten (die jeweiligen oben angeführten isometrischen Ansichten entsprechen) einer Ausführungsform der Halbleitervorrichtung 200 entlang eines zweiten Schnittes Y-Y', wobei der zweite Schnitt senkrecht zu dem Kanal der Vorrichtung und in der Source/Drain-Region der Vorrichtung verläuft. Es ist anzumerken, dass die Verarbeitung, die nach der Veranschaulichung der beispielhaften 11C stattfindet, die in 11C veranschaulichten Aspekte in der Schnittrichtung Y-Y' fortführen kann.
  • Es versteht sich, dass Teile der Halbleitervorrichtung 200 durch einen Prozessfluss gemäß der CMOS-Technologie hergestellt werden können, so dass einige Prozesse hier nur kurz beschrieben werden. Darüber hinaus kann die Halbleitervorrichtung 200 verschiedene andere Vorrichtungen und Merkmale enthalten, wie beispielsweise andere Arten von Vorrichtungen wie zusätzliche Transistoren, Bipolartransistoren, Widerstände, Kondensatoren, Induktivitäten, Dioden, Sicherungen, statische Direktzugriffsspeicher (SRAM) und/oder andere logische Schaltkreise usw., wird aber zum besseren Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht. In einigen Ausführungsformen enthält die Halbleitervorrichtung 200 mehrere Halbleitervorrichtungen (zum Beispiel Transistoren), einschließlich PFETs, NFETs usw., die miteinander verbunden sein können. Des Weiteren ist anzumerken, dass die Prozessschritte des Verfahrens 100, einschließlich der in Bezug auf die Figuren gegebenen Beschreibungen, lediglich beispielhaft sind und nicht über das, was in den folgenden Ansprüchen ausdrücklich erwähnt wird, hinaus einschränkend sein sollen.
  • Das Verfahren 100 beginnt bei Block 102, wo ein Substrat bereitgestellt wird. Wie in dem Beispiel von 2 zu sehen, wird in einer Ausführungsform von Block 102 ein Substrat 202 bereitgestellt. In einigen Ausführungsformen kann das Substrat 202 ein Halbleitersubstrat, wie beispielsweise ein Siliziumsubstrat, sein. Das Substrat 202 kann verschiedene Schichten enthalten, einschließlich leitender oder isolierender Schichten, die auf einem Halbleitersubstrat gebildet sind. Das Substrat 202 kann je nach den Designanforderungen, wie sie im Stand der Technik bekannt sind, verschiedene Dotierungskonfigurationen enthalten. Zum Beispiel können verschiedene Dotierungsprofile (zum Beispiel N-Mulden, P-Mulden) auf dem Substrat 202 in Regionen gebildet werden, die für verschiedene Vorrichtungstypen ausgelegt sind. Die verschiedenen Dotierungsprofile können die Ionenimplantation von Dotanden und/oder Diffusionsprozesse enthalten. Das Substrat 202 weist in der Regel Isolationsstrukturelemente auf (zum Beispiel Flachgrabenisolierungs (STI)-Strukturelemente), die zwischen den Regionen liegen, die unterschiedlichen Vorrichtungsarten bilden. Das Substrat 202 kann auch andere Halbleiter wie Germanium, Siliziumcarbid (SiC), Silizium-Germanium (SiGe) oder Diamant enthalten. Alternativ kann das Substrat 202 auch einen Verbundhalbleiter und/oder einen Legierungshalbleiter enthalten. Des Weiteren kann das Substrat optional eine Epitaxialschicht (epi-Schicht) enthalten, kann zur Leistungssteigerung mechanisch vorbelastet sein, kann eine Silicon-on-Insulator (SOI)-Struktur enthalten und/oder kann sonstig geeignete Optimierungsmerkmale enthalten. In einer Ausführungsform des Verfahrens 100 wird in Block 102 eine Anti-Punch Through (APT)-Region auf dem Substrat 202 gebildet.
  • Wir kehren zu 1 zurück, wo das Verfahren 100 dann mit Block 104 fortfährt, wo eine oder mehrere Epitaxialschichten auf dem Substrat gezüchtet werden. Wie in dem Beispiel von 2 zu sehen, wird in einer Ausführungsform von Block 104 ein epitaxialer Stapel 204 über dem Substrat 202 gebildet. Der epitaxiale Stapel 204 enthält Epitaxialschichten 206 einer ersten Zusammensetzung, zwischen die Epitaxialschichten 208 einer zweiten Zusammensetzung eingefügt sind. Die erste und die zweite Zusammensetzung können verschieden sein. In einer Ausführungsform sind die Epitaxialschichten 206 SiGe, und die Epitaxialschichten 208 sind Silizium (Si). Es sind jedoch auch andere Ausführungsformen möglich, einschließlich solcher, die eine erste Zusammensetzung und eine zweite Zusammensetzung mit unterschiedlichen Oxidationsraten und/oder Ätzselektivitäten vorsehen. In einigen Ausführungsformen, zum Beispiel, wenn die Epitaxialschicht 206 SiGe enthält und die Epitaxialschicht 208 Si enthält, ist die Si-Oxidationsrate der Epitaxialschicht 208 geringer als die SiGe-Oxidationsrate der Epitaxialschicht 206.
  • Die Epitaxialschichten 208 oder Abschnitte davon können eine Kanalregion eines GAA-Transistors der Vorrichtung 200 bilden. Zum Beispiel können die Epitaxialschichten 208 als „Nanodrähte“ bezeichnet werden, die verwendet werden, um eine Kanalregion einer GAA-Vorrichtung zu bilden, wie beispielsweise eine N-Typ-GAA-Vorrichtung oder einen P-Typ-GAA, wie im Folgenden besprochen wird. Auch hier bezieht sich der Begriff „Nanodrähte“ im Sinne des vorliegenden Textes auf Halbleiterschichten, die zylindrisch geformt sind, sowie auf andere Konfigurationen, wie zum Beispiel stabförmig oder bahnförmig. Das heißt, „Nanodrähte“ enthalten im Sinne des vorliegenden Textes auch „Nanolagen“. Die Verwendung der Epitaxialschichten 208 zur Definition eines oder mehrerer Kanäle einer Vorrichtung wird im Folgenden näher besprochen.
  • Es ist anzumerken, dass zwar mehrere der Epitaxialschicht 206 und mehrere der Epitaxialschicht 208 in 2 dargestellt sind, dass aber die veranschaulichte Zahl nur veranschaulichenden Zwecken dient und nicht über das, was in den Ansprüchen ausdrücklich angegeben ist, hinaus einschränkend sein soll. Es ist zu erkennen, dass beliebig viele Epitaxialschichten in dem epitaxialen Stapel 204 ausgebildet werden können; die Anzahl der Schichten hängt von der gewünschten Anzahl von Kanalregionen für die GAA-Vorrichtung ab. In einigen Ausführungsformen liegt die Anzahl der Epitaxialschichten 208 zwischen 2 und 10.
  • In einigen Ausführungsformen weist die Epitaxialschicht 206 einen Dickenbereich von etwa 4-8 Nanometern (nm) auf. In einigen Ausführungsformen können die Epitaxialschichten 206 eine im Wesentlichen gleichmäßige Dicke aufweisen. Da die eine oder die mehreren Epitaxialschichten 208 als eine bzw. mehrere Kanalregionen für eine anschließend gebildete Multi-Gate-Vorrichtung (zum Beispiel eine GAA-Vorrichtung) dienen können, wird ihre Dicke anhand von Leistungsüberlegungen der Vorrichtung ausgewählt. Die Epitaxialschicht 206 kann dazu dienen, einen Spaltabstand zwischen benachbarten Kanalregionen für die anschließend gebildete Multi-Gate-Vorrichtung zu definieren, und ihre Dicke kann anhand von Leistungsüberlegungen der Vorrichtung gewählt werden.
  • Zum Beispiel kann das epitaxiale Wachstum der Schichten des epitaxialen Stapels 204 durch einen Molekularstrahlepitaxie (MBE)-Prozess, einen metallorganischen chemischen Aufdampfungs (MOCVD)-Prozess und/oder andere geeignete epitaxiale Wachstumsprozesse ausgeführt werden. In einigen Ausführungsformen enthalten die epitaxial gezüchteten Schichten, wie beispielsweise die Schichten 208, das gleiche Material wie das Substrat 202. In einigen Ausführungsformen enthalten die epitaxial gezüchteten Schichten 206, 208 ein anderes Material als das Substrat 202. Wie oben erwähnt, enthält die Epitaxialschicht 206 in mindestens einigen Beispielen eine epitaxial gezüchtete Silizium-Germanium (SiGe)-Schicht, und die Epitaxialschicht 208 enthält eine epitaxial gezüchtete Silizium (Si)-Schicht. Alternativ kann in einigen Ausführungsformen jede der Epitaxialschichten 206, 208 andere Materialien enthalten, wie zum Beispiel Germanium, einen Verbundhalbleiter, wie zum Beispiel Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter wie zum Beispiel SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP, oder Kombinationen davon. Wie besprochen, können die Materialien der Epitaxialschichten 206, 208 anhand der Bereitstellung unterschiedlicher Oxidations-, Ätzraten- und/oder Ätzselektivitätseigenschaften ausgewählt werden. In verschiedenen Ausführungsformen sind die Epitaxialschichten 206, 208 im Wesentlichen dotandenfrei (d. h. mit einer extrinsischen Dotandenkonzentration von etwa 0 cm-3 bis etwa 1 × 1017 cm-3), wobei beispielsweise während des epitaxialen Wachstumsprozesses keine absichtliche Dotierung ausgeführt wird.
  • Wir bleiben bei 2, wo in einer weiteren Ausführungsform von Block 104 eine Hartmaske über dem epitaxialen Stapel 204 zur Verwendung bei der Strukturierung des Stapels 204 gebildet werden kann. In einigen Ausführungsformen enthält die HM-Schicht eine Oxidschicht (zum Beispiel eine Pad-Oxidschicht, die SiO2 enthalten kann) und eine Nitridschicht (zum Beispiel eine Pad-Nitridschicht, die Si3N4 enthalten kann), die über der Oxidschicht gebildet wird. In einigen Beispielen kann die Oxidschicht thermisch gezüchtetes Oxid, CVD-abgeschiedenes Oxid und/oder ALD-abgeschiedenes Oxid enthalten, und die Nitridschicht kann eine Nitridschicht enthalten, die durch CVD oder eine andere geeignete Technik abgeschieden wird.
  • Das Verfahren 100 fährt dann mit Block 106 fort, wo ein Photolithographie- und Ätzprozess ausgeführt wird, um Finnenelemente, einschließlich des oben besprochenen epitaxialen Stapels, zu bilden. Wie in dem Beispiel von 3 zu sehen, ist eine Ausführungsform des Blocks 106 veranschaulicht, die Finnenelemente (oder einfach Finnen) 302 enthält, die aus dem epitaxialen Stapel 204 und dem Substrat 202 gebildet sind.
  • Das heißt, in verschiedenen Ausführungsformen enthält jedes der Finnenelemente 302 einen aus dem Substrat 202 gebildeten Substratabschnitt und Abschnitte jeder der Epitaxialschichten des epitaxialen Stapels 204, einschließlich der Epitaxialschichten 206 und 208. Die Finnenelemente 302 können mittels geeigneter Verfahren, einschließlich Photolithographie- und Ätzverfahren, hergestellt werden. Der Photolithographieprozess kann das Bilden einer Photoresistschicht über dem Substrat 202 (zum Beispiel über der Vorrichtung 200 von 2), das Belichten des Resists mit einer Struktur, das Durchführen von Brennprozessen nach dem Belichten, und das Entwickeln des Resists enthalten, um ein Maskierungselement zu bilden, das den Resist enthält. In einigen Ausführungsformen kann die Strukturierung des Resists zum Bilden des Maskierungselements mittels eines Elektronenstrahl (e-beam)-Lithographieverfahrens ausgeführt werden. Das Maskierungselement kann dann verwendet werden, um Regionen des Substrats 202 und darauf gebildete Schichten zu schützen, während ein Ätzprozess (i) Gräben in ungeschützten Regionen durch die Epitaxialschichten 206, 208 hindurch und in das Substrat 202 hinein bildet. Die Gräben können mittels Trockenätzen (zum Beispiel reaktivem Ionenätzen), Nassätzen und/oder anderer geeigneter Prozesse geätzt werden. In verschiedenen Ausführungsformen können die Gräben mit einem dielektrischen Material gefüllt werden, das beispielsweise Flachgrabenisolations (STI)-Strukturelemente bildet, die zwischen den Finnen liegen. Die STI-Strukturelemente 304 sind in 3 dargestellt.
  • In einigen Ausführungsformen kann die zur Ausfüllung der Gräben verwendete dielektrische Schicht SiO2, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein Dielektrikum mit niedrigem k-Wert, Kombinationen davon, und/oder andere im Stand der Technik bekannte geeignete Materialien enthalten. In verschiedenen Beispielen kann die dielektrische Schicht durch einen CVD-Prozess, einen subatmosphärischen CVD-Prozess (SACVD), einen fließfähigen CVD-Prozess, einen ALD-Prozess, einen PVD-Prozess und/oder einen anderen geeigneten Prozess abgeschieden werden. In einigen Ausführungsformen kann die Vorrichtung 200 nach dem Abscheiden der dielektrischen Schicht beispielsweise ausgeheilt werden, um die Qualität der dielektrischen Schicht zu verbessern. In einigen Ausführungsformen können die STI-Strukturelemente 304 eine Mehrschichtstruktur enthalten, die beispielsweise eine oder mehrere Auskleidungsschichten aufweist.
  • In einigen Ausführungsformen des Bildens der Isolations (STI)-Strukturelemente wird das abgeschiedene dielektrische Material nach dem Abscheiden der dielektrischen Schicht ausgedünnt und planarisiert, zum Beispiel durch einen CMP-Prozess. Der CMP-Prozess kann die Oberseite der Vorrichtung 200 planarisieren, um die STI-Strukturelemente 304 zu bilden. In verschiedenen Ausführungsformen werden dann die STI-Strukturelemente 304, die zwischen den Finnenelementen 302 liegen, ausgespart. Wie in dem Beispiel von 3 zu sehen, werden die STI-Strukturelemente 304 so ausgespart, dass sich die Finnen 302 über den STI-Strukturelementen 304 erstrecken. In einigen Ausführungsformen kann der Aussparungsprozess einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination davon enthalten. In einigen Ausführungsformen wird eine Aussparungstiefe so gesteuert (zum Beispiel durch Steuern einer Ätzzeit), dass eine gewünschte Höhe des freiliegenden oberen Abschnitts der Finnenelemente 302 erhalten wird. In einigen Ausführungsformen legt die Höhe jede der Schichten des Epitaxiestapels 204 frei.
  • Zahlreiche weitere Ausführungsformen von Verfahren zum Bilden der Finnen auf dem Substrat können ebenfalls verwendet werden, zum Beispiel Definieren der Finnenregion (zum Beispiel durch Masken- oder Isolierregionen) und epitaxiales Züchten des epitaxialen Stapels 204 in Form der Finnenelemente. In einigen Ausführungsformen kann das Bilden der Finnen einen Beschneidungsprozess enthalten, um die Breite der Finnen zu verringern. Der Beschneidungsprozess kann Nass- oder Trockenätzprozesse enthalten.
  • Das Verfahren 100 fährt dann mit Block 114 fort, wo eine Dummy-Gate-Struktur, die Opferschichten/-strukturelemente bereitstellt, auf dem Substrat gebildet wird. Wie in den 4A, 4B und 4C zu sehen, wird in einer Ausführungsform von Block 114 ein Gatestapel 402 über den Finnenelementen 302 gebildet. In einer Ausführungsform sind die Gatestapel 402 Dummy (Opfer)-Gate-Stapel, die anschließend entfernt werden, wie unten noch besprochen wird.
  • Die Gatestapel 402 können auch eine Source/Drain-Region der Finnenelemente 302 definieren, beispielsweise die Regionen der Finnenelemente neben der, und auf gegenüberliegenden Seiten der, Kanalregion, die unter den Gatestapeln 402 liegt. 4A veranschaulicht die Querschnittsschnitte X-X' und Y-Y', die 4B bzw. 4C entsprechen. Es ist anzumerken, dass 4A einen Abschnitt der Vorrichtung 200 veranschaulicht, der einen einzelnen Gatestapel 402 enthält; jedoch kann jede beliebige Anzahl von Gatestapeln 402 gebildet werden.
  • In einigen Ausführungsformen enthalten die Gatestapel 402 eine dielektrische Schicht 408 und eine Elektrodenschicht 406. Eine oder mehrere Hartmaskenschichten 410/412 können über dem Gate-Stapel 402 angeordnet werden. In einigen Ausführungsformen enthält die Hartmaskenschicht 410/412 eine Oxidschicht 410, und die Hartmaskenschicht 412 ist eine Nitridschicht. In einigen Ausführungsformen werden die Gatestapel 402 durch verschiedene Prozessschritte wie Schichtabscheidung, Strukturieren, Ätzen sowie andere geeignete Prozessschritte gebildet. In einigen Beispielen enthält der Schichtabscheidungsprozess CVD (einschließlich Niederdruck-CVD und plasmaverstärkter CVD), PVD, ALD, thermische Oxidation, Elektronenstrahlverdampfung oder andere geeignete Abscheidungstechniken, oder eine Kombination davon. Bei der Bildung des Gatestapels enthält der Strukturierungsprozess beispielsweise einen Lithographieprozess (zum Beispiel Photolithographie oder Elektronenstrahllithographie), was des Weiteren Photoresistbeschichtung (zum Beispiel Aufschleudern), weiches Brennen, Maskenausrichtung, Belichtung, Brennen nach dem Belichten, Photoresistentwicklung, Spülen, Trocknen (zum Beispiel Schleudertrocknen und/oder hartes Brennen), andere geeignete Lithographietechniken, und/oder Kombinationen davon enthalten kann. In einigen Ausführungsformen kann der Ätzprozess Trockenätzen (zum Beispiel RIE-Ätzen), Nassätzen und/oder andere Ätzverfahren enthalten.
  • In einigen Ausführungsformen enthält die dielektrische Schicht 408 Siliziumoxid. Alternativ oder zusätzlich kann die dielektrische Schicht 408 Siliziumnitrid, ein dielektrisches Material mit hohem k-Wert oder ein anderes geeignetes Material enthalten. In einigen Ausführungsformen kann die Elektrodenschicht 406 der Gate-Stapel 402 polykristallines Silizium (Polysilizium) enthalten. In einigen Ausführungsformen enthält das Oxid der Hartmaskenschicht 410 eine Pad-Oxidschicht, die SiO2 enthalten kann. In einigen Ausführungsformen enthält das Nitrid der Hartmaskenschicht 412 eine Pad-Nitridschicht, die Si3N4, Siliziumoxynitrid oder Siliziumcarbid enthalten kann.
  • Das Verfahren 100 fährt dann mit Block 116 fort, wo eine erste Abstandshaltermaterialschicht auf dem Substrat abgeschieden wird. Die Abstandshaltermaterialschicht kann eine konforme Schicht sein, die anschließend zurückgeätzt wird, um Abstandshalterelemente an Seitenwänden der Gatestapel zu bilden. Die Abstandshaltermaterialschicht ist eine geeignete dielektrische Zusammensetzung. Beispiele für Zusammensetzungen sind SiOC, SiO2, SiN, SiOCN, SiON oder andere geeignete Materialien. In einer Ausführungsform kann die erste Abstandshaltermaterialschicht amorphes Silizium enthalten. Der erste Abstandshalter kann auch als einmalverwendbarer oder Opfer-Abstandshalter bezeichnet werden. In einigen Ausführungsformen ist der erste Abstandshalter direkt neben dem Gatestapel und an diesem anliegend angeordnet.
  • Wie in den 5A, 5B, 5C zu sehen, kann in einer Ausführungsform des Blocks 116 Seitenwand-Abstandshaltermaterial 502 über den Finnen 302 und dem Gatestapel 402 abgeschieden werden. Das Seitenwand-Abstandshaltermaterial 502 kann amorphes Silizium sein; zu einigen anderen Beispielen gehört, dass die abgeschiedene Abstandshaltermaterialschicht ein dielektrisches Material wie Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, SiCN-Filme, Siliziumoxidcarbid, SiOCN-Filme und/oder Kombinationen davon enthalten kann. In einigen Ausführungsformen enthält die Abstandshaltermaterialschicht mehrere Schichten, wie beispielsweise Hauptabstandshalterwände, Auskleidungsschichten und dergleichen. Zum Beispiel kann die Abstandshaltermaterialschicht durch Abscheiden eines dielektrischen Materials über den Gate-Stapeln 402 mittels Prozessen wie zum Beispiel einem CVD-Prozess, einem subatmosphärischen CVD (SACVD)-Prozess, einem fließfähigen CVD-Prozess, einem ALD-Prozess, einem PVD-Prozess oder einem anderen geeigneten Prozess gebildet werden.
  • In einigen Ausführungsformen folgt auf die Abscheidung der Abstandshaltermaterialschicht ein Rückätzen (zum Beispiel anisotrop) des dielektrischen Abstandshaltermaterials. Wie in dem Beispiel der 6A, 6B und 6C zu sehen, kann nach der Bildung der Seitenwand-Abstandshaltermaterialschicht 502 die Seitenwand-Abstandshaltermaterialschicht 502 rückgeätzt werden, um Abschnitte der Finnenelemente 302 freizulegen, die neben den Gatestapeln 402 liegen und nicht von diesen bedeckt sind (zum Beispiel Source/Drain-Regionen). Siehe 6A und 6C. Das Abstandshalterschichtmaterial kann an den Seitenwänden der Gatestapel 402 verbleiben und die ersten Abstandshalter 602 bilden. In einigen Ausführungsformen kann das Rückätzen der Abstandshaltermaterialschicht einen Nassätzprozess, einen Trockenätzprozess, einen mehrstufigen Ätzprozess und/oder eine Kombination davon enthalten. Die Abstandshaltermaterialschicht kann von einer Oberseite des freiliegenden epitaxialen Stapels 204 und von den Seitenflächen des freiliegenden epitaxialen Stapels 204 entfernt werden, beispielsweise in Source/Drain-Regionen neben den Gate-Stapeln 402. Die Abstandshalterschicht kann auch von einer Oberseite der Gatestapel 402 entfernt werden, wie in den 6B und 6A veranschaulicht.
  • Das Verfahren 100 fährt dann mit Block 118 fort, wo eine zweite Abstandshaltermaterialschicht auf dem Substrat abgeschieden wird. Die zweite Abstandshaltermaterialschicht kann als konforme Schicht abgeschieden werden, die anschließend zurückgeätzt wird, um Abstandshalterelemente an Seitenwänden der Gatestapel zu bilden. Die Abstandshaltermaterialschicht ist eine geeignete dielektrische Zusammensetzung. Einige Beispiele enthalten, dass die abgeschiedene Abstandshaltermaterialschicht ein dielektrisches Material wie Siliziumnitrid, dielektrische Materialien mit niedrigem K-Wert, SiOCN und/oder Kombinationen davon enthalten kann. In einigen Ausführungsformen enthält die Abstandshaltermaterialschicht mehrere Schichten, wie beispielsweise Hauptabstandshalterwände, Auskleidungsschichten und dergleichen. Zum Beispiel kann die Abstandshaltermaterialschicht durch Abscheiden eines dielektrischen Materials über den Gate-Stapeln 402 mittels Prozessen wie zum Beispiel einem CVD-Prozess, einem subatmosphärischen CVD (SACVD)-Prozess, einem fließfähigen CVD-Prozess, einem ALD-Prozess, einem PVD-Prozess oder einem anderen geeigneten Prozess gebildet werden. In einer Ausführungsform ist die Abstandshaltermaterialschicht von Block 118 von einer anderen Zusammensetzung als die Abstandshaltermaterialschicht von Block 116. Zum Beispiel kann das Material von Block 116 eine solche Zusammensetzung enthalten, dass es selektiv zu der Zusammensetzung von Block 118 geätzt wird (d. h. der zweite Abstandshalter bleibt während eines Fortätzens des ersten Abstandshalters erhalten).
  • Wie in den 7A, 7B, 7C zu sehen, wird in einer Ausführungsform des Blocks 118 eine zweite Seitenwand-Abstandshaltermaterialschicht 702 auf den Seitenwänden der Gatestapel 402 und über den ersten Seitenwand-Abstandshaltern 602 gebildet. In einigen Ausführungsformen folgt auf die Abscheidung der zweiten Abstandshaltermaterialschicht ein Rückätzen (zum Beispiel anisotrop) der zweiten Abstandshaltermaterialschicht. Wie in dem Beispiel der 8A, 8B und 8C zu sehen, kann nach der Bildung der zweiten Abstandshaltermaterialschicht 702 die zweite Abstandshaltermaterialschicht 702 zurückgeätzt werden. Das Rückätzen kann Abschnitte der Finnenelemente 302 freilegen, die neben den Gatestapeln 402 liegen und nicht von diesen bedeckt sind (zum Beispiel Source/Drain-Regionen). Die zweite Abstandshaltermaterialschicht 702 kann an den Seitenwänden der Gatestapel 402 verbleiben und Seitenwand-Abstandshalter 802 bilden. In einigen Ausführungsformen kann das Rückätzen der zweiten Abstandshaltermaterialschicht einen Nassätzprozess, einen Trockenätzprozess, einen mehrstufigen Ätzprozess und/oder eine Kombination davon enthalten. Die zweite Abstandshaltermaterialschicht kann von einer Oberseite des freiliegenden epitaxialen Stapels 204 und von den lateralen oder Oberseiten des freiliegenden epitaxialen Stapels 204 entfernt werden, beispielsweise in Source/Drain-Regionen neben den Gate-Stapeln 402. Die zweite Seitenwand-Abstandshaltermaterialschicht 702 kann ebenfalls von einer Oberseite der Gatestapel 402 entfernt werden, wie in den 8A, 8B und 8C veranschaulicht.
  • Das Verfahren 100 fährt dann mit Block 120 fort, wo Source/Drain-Strukturelemente gebildet werden. Zunächst wird in einer Ausführungsform von Block 120 nach der Bildung der Gatestapel 402 und der ersten Seitenwand-Abstandelemente 602 der Stapel 204 in der Source/Drain-Region freigelegt. Nach dem Freilegen des Stapels 204 wird ein Graben (oder eine Öffnung) in den Stapel geätzt. In einigen Ausführungsformen kann das Rückätzen der zweiten Abstandshaltermaterialschicht 702 gleichzeitig mit der Bildung des Grabens erfolgen. Das Ätzen des Stapels 204 zum Bilden des Grabens kann einen Nassätzprozess, einen Trockenätzprozess, einen mehrstufigen Ätzprozess und/oder eine Kombination davon enthalten. In einigen Ausführungsformen wird ein Photolithographieprozess verwendet, um den Ätzbereich zu definieren (zum Beispiel eine Source/Drain-Region). Wie in dem Beispiel der 8A, 8B, 8C zu sehen, werden in der Source/Drain-Region durch die Ätzprozesse des Blocks 120 Gräben 804 gebildet. Wie in den 8A, 8B, 8C veranschaulicht, weist der Graben 804 mindestens eine Seitenwand auf, die durch den Stapel 204 definiert wird (zum Beispiel Epitaxialschichten 206 und 208). Diese Seitenwand kann vorteilhaft sein, da das Wachstum von epitaxialem Material, wie im Folgenden besprochen, in einer höheren Qualität mit einer Grenzfläche zu einem Halbleitermaterial ausgeführt werden kann als im Fall eines dielektrischen Materials, wie man es beispielsweise in einem inneren Abstandshalter aus dielektrischem Material findet.
  • Wie in dem Beispiel der 9A, 9B und 9C zu sehen, werden in einer weiteren Ausführungsform des Blocks 120 Source/Drain-Strukturelemente 902 in Source/Drain-Regionen neben den Gate-Stapeln 402 und auf beiden Seiten von diesen innerhalb der Gräben 804 gebildet. In einigen Ausführungsformen werden die Source/Drain-Strukturelemente 902 durch epitaxiales Züchten einer oder mehrerer Halbleitermaterialschichten auf dem freiliegenden Halbleitermaterial des Finnenelements 302 über dem Substrat 202 in den Source/Drain-Regionen gebildet.
  • In verschiedenen Ausführungsformen kann die Halbleitermaterialschicht, die zu den Source/Drain-Strukturelementen 902 gezüchtet wird, Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP oder ein anderes geeignetes Material enthalten. Die Source/Drain-Strukturelemente 902 können durch einen oder mehrere epitaxiale (epi-) Prozesse gebildet werden. In einigen Ausführungsformen können die Source/Drain-Strukturelemente 902 während des epi-Prozesses in-situ dotiert werden. Zum Beispiel können in einigen Ausführungsformen epitaxial gezüchtete SiGe-Source/Drain-Strukturelemente mit Bor dotiert werden. In einigen Fällen können epitaxial gezüchtete Si-epi-Source/Drain-Strukturelemente dotiert werden mit: Kohlenstoff, um Si:C-Source/Drain-Strukturelemente zu bilden, Phosphor, um Si:P-Source/Drain-Strukturelemente zu bilden, oder sowohl Kohlenstoff als auch Phosphor, um SiCP-Source/Drain-Strukturelemente zu bilden. In einigen Ausführungsformen werden die Source/Drain-Strukturelemente 902 nicht in-situ dotiert, sondern es wird ein Implantationsprozess ausgeführt, um die Source/Drain-Strukturelemente 902 zu dotieren. In einigen Ausführungsformen kann die Bildung verschiedener Source/Drain-Strukturelemente 902 auf dem Substrat 202 in getrennten Verarbeitungssequenzen für jedes der Source/Drain-Strukturelemente vom N-Typ und vom P-Typ ausgeführt werden.
  • In einer Ausführungsform ist die Vorrichtung 200 ein PFET, und eine geeignete Source/Drain für einen PFET wird als Source/Drain-Strukturelement 902 bereitgestellt. In einer Ausführungsform weist das Source/Drain-Strukturelement 902, wie in den 9B und 9C veranschaulicht, eine erste Schicht 902A und eine zweite Schicht 902B auf, wie veranschaulicht. In einer Ausführungsform ist die erste Schicht 902A epitaxial gezüchtetes Silizium. Die erste Schicht 902A kann mit einem Dotanden vom p-Typ, wie zum Beispiel Bor, dotiert werden. Somit ist in einem Beispiel die Schicht 902A Si:B. In einer Ausführungsform ist die zweite Schicht 902B epitaxial gezüchtetes Silizium-Germanium (SiGe). Die zweite Schicht 902B kann ebenfalls zweckmäßig mit einem Dotanden vom p-Typ, wie zum Beispiel Bor, dotiert werden. Somit ist in einem Beispiel die Schicht 902B SiGe:B. Somit ist die Vorrichtung 200 in einer Ausführungsform ein PFET, und die Source/Drain 902 enthält eine Schicht 902A (Si) und eine Schicht 902B (SiGe). In einer Ausführungsform weist die erste Schicht 902A eine Dicke zwischen ungefähr 1 nm und ungefähr 5 nm auf. Es ist anzumerken, dass in einigen Ausführungsformen die erste Schicht 902A als Ätzschutzschicht während des Ätzens zum Beispiel von Abschnitten der Epitaxialschicht 206 (zum Beispiel Silizium-Germanium) fungiert. Somit kann die Dicke so gewählt werden, dass ein ausreichender Schutz gewährleistet ist, während die Leistung des Source/Drains erhalten bleibt. Die Schichten 902A und 902B können in situ während eines epitaxialen Wachstumsprozesses gebildet werden.
  • In einer Ausführungsform kann die Vorrichtung 200 ein NFET sein, und die Source-/Drain-Schicht 902 kann epitaxial gezüchtetes Silizium (Si) enthalten, das zweckmäßig dotiert ist (zum Beispiel mit einem Dotanden vom n-Typ, wie zum Beispiel Phosphor). In einer Ausführungsform ist die Source-/Drain-Schicht 902 eine einzelne Schicht, wie in den 9D und 9E veranschaulicht. In einer Ausführungsform ist die Vorrichtung 200 ein NFET, und die Source/Drain 902 eine einzelne Schicht aus Si:P. Die NFET-Vorrichtung 200 und die PFET-Vorrichtung 200 können ähnlich auf dem Substrat 202 ausgebildet sein. Zum Beispiel kann die beispielhafte Ausführungsform der 9B und 9C auf einem gleichen Substrat wie die beispielhafte Ausführungsform der 9D und 9E gebildet werden. Es ist anzumerken, dass einige der Veranschaulichungen in den folgenden Schritten eine zweischichtige Epitaxialschicht (zum Beispiel 902A und 902B) zeigen, während in anderen Ausführungsformen eine einzelne Epitaxialschicht für das Element 902 verwendet werden kann.
  • Das Verfahren 100 fährt dann mit Block 122 fort, wo eine oder mehrere dielektrische Schichten gebildet werden können, wie beispielsweise eine Kontaktätzstoppschicht (CESL) und/oder eine Zwischenschichtdielektrikum (ILD)-Schicht. Wie in dem Beispiel der 10A und 10B sowie der 11A, 11B und 11C zu sehen, wird in einer Ausführungsform von Block 122 eine ILD-Schicht 1004 über dem Substrat 202 gebildet. In einigen Ausführungsformen wird vor dem Bilden der ILD-Schicht 1004 eine Kontaktätzstoppschicht (CESL) 1002 über dem Substrat 202 gebildet. In einigen Beispielen enthält die CESL 1002 eine Siliziumnitridschicht, eine Siliziumoxidschicht, eine Siliziumoxynitridschicht und/oder andere im Stand der Technik bekannte Materialien. Die CESL 1002 kann durch plasmaverstärkte chemische Aufdampfung (PECVD) und/oder andere geeignete Abscheidungs- oder Oxidationsprozesse gebildet werden. In einigen Ausführungsformen enthält die ILD-Schicht 1004 Materialien wie zum Beispiel Tetraethylorthosilikat (TEOS)-Oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid, wie zum Beispiel Borphosphosilikatglas (BPSG), Quarzglas (FSG), Phosphosilikatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien. Die ILD-Schicht 1004 kann durch einen PECVD-Prozess oder eine andere geeignete Abscheidungstechnik abgeschieden werden.
  • In einigen Beispielen kann nach dem Abscheiden der ILD 1004 (und/oder der CESL 1002 oder anderer dielektrischer Schichten) ein Planarisierungsprozess ausgeführt werden, um eine Oberseite der Gate-Stapel 402 freizulegen. Beispielsweise enthält ein Planarisierungsprozess einen CMP-Prozess, der Abschnitte der ILD-Schicht 1004 (und der CESL 1002-Schicht, falls vorhanden) über den Gatestapeln 402 entfernt und eine Oberseite der Halbleitervorrichtung 200 planarisiert. Darüber hinaus kann der CMP-Prozess die Hartmaskenschichten 410 und 412, die über den Gate-Stapeln 402 liegen, entfernen, um die darunterliegende Elektrodenschicht 406, wie zum Beispiel beispielsweise eine Polysilizium-Elektrodenschicht, des Dummy-Gates freizulegen.
  • Das Verfahren 100 fährt mit Block 124 fort, wo das oben in Block 114 besprochene Dummy-Gate entfernt wird. In einigen Beispielen kann der Ätzprozess, der das Dummy Gate entfernt, ein Nassätzen, ein Trockenätzen oder eine Kombination davon enthalten. Wie in dem Beispiel der 12A und 12B zu sehen, wurden die Gatestapel 402 entfernt, wodurch Grabenöffnungen 1202 zurückblieben. Die Grabenöffnungen 1202 können eine Seitenwand aufweisen, die durch das erste Abstandshalterelement 602 definiert wird, und die Kanalregion des Stapels 204 freilegen.
  • Nachdem nun die Kanalregion freigelegt wurde, wird anschließend - in einigen Beispielen und in einer Ausführungsform von Block 124 - ein selektives Entfernen der einen oder der mehreren Epitaxialschichten in der Kanalregion der GAA-Vorrichtung vorgenommen. In Ausführungsformen werden die eine oder die mehreren ausgewählten Epitaxialschichten in den Finnenelementen innerhalb der Grabenöffnung entfernt, die durch das Entfernen der Dummy-Gate-Elektrode entstanden ist (zum Beispiel die Region der Finne, auf und über der die Gate-Struktur gebildet wird, oder die Kanalregion). Wie in dem Beispiel der 13A und 13B zu sehen, werden Abschnitte der Epitaxieschichten 206 entfernt, und werden insbesondere aus der Kanalregion des Substrats 202 und innerhalb der Grabenöffnung 1202 entfernt. In einigen Ausführungsformen werden die Epitaxialschichten 206 durch einen selektiven Nassätzprozess entfernt. In einigen Ausführungsformen enthält das selektive Nassätzen Ammoniak und/oder Ozon. Als nur ein Beispiel enthält das selektive Nassätzen Tetramethylammoniumhydroxid (TMAH). In einer Ausführungsform sind die Epitaxialschichten 206 SiGe, und die Epitaxialschichten 208 sind Silizium, was das selektive Entfernen der SiGe-Epitaxialschichten 206 ermöglicht. Es ist anzumerken, dass während der Zwischenverarbeitung von Block 124 (zum Beispiel 13A und 13B) Spalte 1308 zwischen den benachbarten Nanodrähten in der Kanalregion (zum Beispiel Spalte 1308 zwischen den Epitaxieschichten 208) gebildet werden. Die Spalte 1308 können mit den Umgebungsbedingungen (zum Beispiel Luft, Stickstoff usw.) gefüllt werden. Darüber hinaus erstrecken sich die Spalte 1308 so, dass sie an Abschnitten der Schichten 206, die unter dem ersten Seitenwand-Abstandelement 602 liegen, anliegen. Es ist anzumerken, dass das seitliche Ätzen der Schichten 206 zum Bilden der Spalte 1308 beispielsweise durch zeitbasiertes Ätzen gesteuert werden kann, dergestalt, dass sich die Spalte 1308 im Wesentlichen in einer Linie mit dem ersten Abstandshalterelement 602 erstrecken.
  • Das Verfahren 100 fährt dann mit Block 126 fort, wo eine Gate-Struktur gebildet wird. Die gebildete Gate-Struktur kann ein Metall-Gate-Stapel oder ein Gate-Stapel mit hohem k-Wert sein; jedoch sind auch andere Zusammensetzungen möglich. In einigen Ausführungsformen kann die Gate-Struktur das Gate bilden, das den Mehrfachkanälen zugeordnet ist, die durch die mehreren Nanodrähte (Epitaxialschichten 208, die jetzt Spalte 1308 dazwischen aufweisen) in der Kanalregion der Vorrichtung (Vorrichtung 200) gebildet werden.
  • Wie in dem Beispiel der 14A und 14B zu sehen, wird in einer Ausführungsform des Blocks 126 ein Gate-Dielektrikum innerhalb des Grabens der GAA-Vorrichtung in den Öffnungen gebildet, die durch das Entfernen des Dummy-Gates und/oder das Freigeben von Nanodrähten entstehen, was oben mit Bezug auf Block 124 beschrieben wurde. In verschiedenen Ausführungsformen enthält das Gate-Dielektrikum eine Grenzflächenschicht (IL) 1302 und eine Gate-Dielektrikumschicht 1304 mit hohem k-Wert, die über der Grenzflächenschicht ausgebildet wird. Gate-Dielektrika mit hohem k-Wert, wie sie in der vorliegenden Text verwendet und beschrieben werden, enthalten dielektrische Materialien mit einer hohen Dielektrizitätskonstante, die beispielsweise größer ist als die von thermischem Siliziumoxid (etwa 3,9).
  • In einigen Ausführungsformen kann die Grenzflächenschicht 1302 ein dielektrisches Material wie zum Beispiel Siliziumoxid (SiO2), HfSiO oder Siliziumoxynitrid (SiON) enthalten. Die Grenzschicht kann durch chemische Oxidation, thermische Oxidation, Atomschichtabscheidung (ALD), chemische Aufdampfung (CVD) und/oder ein anderes geeignetes Verfahren gebildet werden. Die Gate-Dielektrikumschicht 1304 mit hohem k-Wert kann eine dielektrische Schicht mit hohem k-Wert, wie zum Beispiel Hafniumoxid (HfO2), enthalten. Alternativ kann die Gate-Dielektrikumschicht 1304 mit hohem k-Wert auch andere Dielektrika mit hohem k-Wert enthalten, wie zum Beispiel TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON), Kombinationen davon, oder ein anderes geeignetes Material. Die Gate-Dielektrikumschicht 1304 mit hohem k-Wert kann durch ALD, physikalische Aufdampfung (PVD), CVD, Oxidation und/oder andere geeignete Verfahren gebildet werden.
  • In einer weiteren Ausführungsform des Blocks 126 wird über dem Gate-Dielektrikum 1304 der GAA-Vorrichtung eine Metall-Gate-Elektrode, die eine Metallschicht 1306 enthält, gebildet. Die Metallschicht 1306 kann ein Metall, eine Metalllegierung oder ein Metallsilizid enthalten. Zusätzlich kann die Bildung des Gate-Dielektrikum/Metall-Gate-Stapels Abscheidungen zum Bilden verschiedener Gate-Materialien oder einer oder mehrerer Auskleidungsschichten sowie einen oder mehrere CMP-Prozesse zum Entfernen überschüssiger Gate-Materialien - und dadurch Planarisieren einer Oberseite der Halbleitervorrichtung 200 - enthalten.
  • In einigen Ausführungsformen kann die Metallschicht 1306 eine einzelne Schicht oder alternativ eine Mehrschichtstruktur enthalten, wie zum Beispiel verschiedene Kombinationen einer Metallschicht mit einer ausgewählten Austrittsarbeit zum Verbessern der Leistung der Vorrichtung (Austrittsarbeitsmetallschicht), einer Auskleidungsschicht, einer Benetzungsschicht, einer Haftschicht, einer Metalllegierung oder eines Metallsilizids. Zum Beispiel kann die Metallschicht 1306 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, andere geeignete Metallmaterialien oder eine Kombination davon enthalten. In verschiedenen Ausführungsformen kann die Metallschicht 1306 durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess gebildet werden. Des Weiteren kann die Metallschicht 1306 separat für N-Typ-FET- und P-FET-Transistoren gebildet werden, die unterschiedliche Metallschichten verwenden können. In verschiedenen Ausführungsformen kann ein CMP-Prozess ausgeführt werden, um überschüssiges Metall von der Metallschicht 1306 zu entfernen, das zum Beispiel über der ILD-Schicht 1004 abgeschieden wurde, um dadurch eine im Wesentlichen planare Oberseite der Metallschicht 1306 zu bilden. Darüber hinaus kann die Metallschicht 1306 eine Austrittsarbeit vom N-Typ oder P-Typ bereitstellen, kann als Transistor (zum Beispiel GAA)-Gate-Elektrode dienen, und in mindestens einigen Ausführungsformen kann die Metallschicht 1306 eine Polysiliziumschicht enthalten. Die Gate-Struktur enthält Abschnitte, die jede der Epitaxialschichten 208 zwischen sich aufnehmen, die jeweils Kanäle der GAA-Vorrichtung bilden. Die Gate-Struktur, welche die IL 1302, die Gate-Dielektrikum-Struktur 1304 und die eine oder die mehreren Metallschichten 1306 enthält, kann gemeinsam als die Gate-Struktur 1300 bezeichnet werden.
  • Das Verfahren 100 fährt dann mit Block 128 fort, wo die ersten Abstandshalterelemente neben der Gate-Struktur entfernt werden (siehe oben in Block 126). Die ersten Abstandshalterelemente werden entfernt, um einen Spaltregion zu bilden, die mit den Umgebungsbedingungen (zum Beispiel Luft, Stickstoff usw.) gefüllt werden kann. Die Abstandshalterelemente können durch geeignete Ätzprozesse, wie zum Beispiel einen Nassätz- oder Trockenätzprozess, entfernt werden. In einigen Ausführungsformen ist der Ätzprozess, der zum Entfernen der ersten Abstandshalterelemente verwendet wird, selektiv gegenüber Material des ersten Abstandshalterelements, wodurch das zweite Abstandshaltermaterial und das darunterliegende Halbleitermaterial ohne nennenswertes Ätzen zurückbleiben.
  • Wie in dem Beispiel der 15A und 15B zu sehen, wurden die ersten Abstandshalterelemente 602 entfernt und dadurch Öffnungen 1402 gebildet. Wie veranschaulicht, können die Öffnungen 1402 eine Seitenwand enthalten, die durch den zweiten Abstandshalter 802 und den Gatestapel 1300 definiert wird (zum Beispiel das Gate-Dielektrikum 1304 und die IL 1302).
  • Das Verfahren 100 fährt dann mit Block 130 fort, wobei innere Abstandshalter neben den Kanalregionen des GAA und zwischen dem Kanal und dem Source/Drain-Strukturelement gebildet werden. Die inneren Abstandshalter können als ein Luftspalt, oder allgemein als Spaltregionen, ausgebildet werden, der bzw. die mit den Umgebungsbedingungen (zum Beispiel Luft, Stickstoff usw.) gefüllt werden können. Die Spaltregionen können durch Entfernen von Abschnitten des Nanodrahtes oder der Nanolage neben dem Gatestapel gebildet werden. Das Entfernen kann durch geeignete Nassätz- oder Trockenätzprozesse erfolgen. Das Entfernen des Halbleitermaterials neben den Gatestapeln kann praktisch durch die Öffnung hindurch erfolgen, die durch das Entfernen der ersten Abstandshalterelemente gebildet wird, wie oben in Block 128 besprochen wurde.
  • Wie in dem Beispiel der Ausführungsform der 16A und 16B zu sehen, werden die Luftspalte 1602 durch selektives Entfernen von Abschnitten der Epitaxialschicht 206 gebildet. In einer Ausführungsform werden die Luftspalte 1602 durch Aufbringen eines Ätzmittels entfernt, das für die Silizium-Germanium-Zusammensetzung der Epitaxialschicht 206 selektiv ist.
  • In einigen Ausführungsformen enthält die Vorrichtung 200 beispielsweise eine PFET-Vorrichtung, die einen epitaxialen Source/Drain einer ersten Schicht 902A und einer zweiten Schicht 902B aufweist. In einigen Ausführungsformen ist die zweite Schicht 902B Silizium-Germanium (zum Beispiel mit einem Dotanden vom p-Typ dotiert). Die erste Schicht 902A fungiert als Ätzstoppschicht während des Entfernens der Epitaxialschicht 206, wobei die erste Schicht 902A eine andere Zusammensetzung hat, wie zum Beispiel dotiertes Silizium. In anderen Ausführungsformen ist der epitaxiale Source/Drain 902 eine einzelne Zusammensetzung, wie zum Beispiel dotiertes Silizium, und das zum Entfernen der Epitaxialschicht 206 verwendete Ätzmittel ätzt den epitaxialen Source/Drain 902 nicht signifikant (so dass keine Auskleidung, wie zum Beispiel 902A, benötigt wird).
  • Die Luftspalte 1602 können mit Luft gefüllt werden, das eine Dielektrizitätskonstante von ungefähr 1 besitzt. Die Luftspalte 1602 haben eine Seitenwand, die mit dem Gatestapel 1300 verbunden ist, und eine gegenüberliegende Seitenwand, die mit dem Source/Drain 902 verbunden ist. Somit ermöglicht die Dielektrizität dieses Luftspalts 1602 eine geringere parasitäre Kapazität zwischen dem Gatestapel 1300 und der Source/Drain 902. Die Luftspalte weisen des Weiteren Ober- und Unterseiten auf, die mit der Epitaxialschicht 208 verbunden sind, die den Kanal der Vorrichtung 200 bildet.
  • Das Verfahren 100 fährt dann mit Block 132 fort, wo Material für eine Versiegelungsschicht abgeschieden wird. Das Material für eine Versiegelungsschicht kann eine dielektrische Schicht auf Silikonbasis sein. Zu beispielhaften Zusammensetzungen gehören SiOC, SiO2, SiN, SiOCN, SiOCN, SiON und/oder andere geeignete dielektrische Zusammensetzungen. Das Material der Versiegelungsschicht kann dann zurückgeätzt werden, um eine Oberseite zu erhalten, die mit einer Oberseite der Gatestapel koplanar ist. In einer Ausführungsform wird ein CMP-Prozess ausgeführt, um die planare Oberseite bereitzustellen.
  • Wie in dem Beispiel der 17A und 17B zu sehen, wird Material 1702 für eine Versiegelungsschicht auf das Substrat 202 aufgebracht. Das Material 1702 erstreckt sich in die Öffnungen 1402 neben der Gate-Struktur 1300. 18A und 18B veranschaulichen die Vorrichtung nach der Planarisierung des Materials, das die Versiegelungsschicht 1702 bildet. Die Versiegelungsschicht 1702 dient zur Abdeckung der Öffnungen 1402. In einer Ausführungsform hat die Versiegelungsschicht 1702 eine Höhe zwischen ungefähr 2 nm und 30 nm. In einer Ausführungsform hat die Versiegelungsschicht 1702 eine Breite zwischen ungefähr 1 und 8 Nanometern. Die Bereitstellung der Versiegelungsschicht 1702 bildet einen Luftspalt 1402 neben dem Hauptgatestapel 1300 (zum Beispiel dem Gatestapel über dem epitaxialen Stapel 204).
  • Die Halbleitervorrichtung 200 kann einer Weiterverarbeitung unterzogen werden, um verschiedene im Stand der Technik bekannte Strukturelemente und Regionen zu bilden. Zum Beispiel kann eine anschließende Verarbeitung Kontaktöffnungen, Kontaktmetall sowie verschiedene Kontakte, Durchkontaktierungen oder Leitungen und mehrschichtige Interconnect-Verbindungselemente (zum Beispiel Metallschichten und Zwischenschichtdielektrika) auf dem Substrat 202 bilden, die dafür konfiguriert sind, die verschiedenen Strukturelemente zu verbinden und so einen funktionierenden Schaltkreis zu bilden, der eine oder mehrere Mehrfachgate-Vorrichtungen enthalten kann. In Fortführung des Beispiels kann eine mehrschichtige Interconnect-Verbindung vertikale Interconnect-Verbindungen, wie zum Beispiel Durchkontaktierungen oder Kontakte, und horizontale Verbindungen, wie zum Beispiel Metallleitungen, enthalten. Die verschiedenen Interconnect-Verbindungselemente können verschiedene leitfähige Materialien, wie zum Beispiel Kupfer, Wolfram und/oder Silizid, verwenden. In einem Beispiel wird ein Damaszen- und/oder Dual-Damaszen-Prozess verwendet, um eine kupferbasierte mehrschichtige Interconnect-Struktur zu bilden. Darüber hinaus können vor, während und nach dem Verfahren 100 zusätzliche Prozessschritte implementiert werden, und einige der oben beschriebenen Prozessschritte können gemäß verschiedenen Ausführungsformen des Verfahrens 100 ersetzt oder weggelassen werden. Wie in dem Beispiel der 19A und 19B zu sehen, werden Kontakte 1902 an den Source/Drain-Regionen 902 ausgebildet. In einigen Ausführungsformen entfernen die Kontakte 1902 die ILD 1004 so, dass die CESL 1002 freigelegt wird. In einer anderen Ausführungsform werden die Kontakte 1902 in der ILD 1004 so ausgebildet, dass ein Abschnitt der ILD 1004 zwischen dem Kontakt 1902 und der CESL 1002 verbleibt.
  • Wir wenden uns nun 20 zu, wo eine Querschnittsansicht einer Vorrichtung 2000A und einer Vorrichtung 2000B veranschaulicht ist. Die Vorrichtungen 2000A und 2000B können im Wesentlichen unter Verwendung von Ausführungsformen des Verfahrens 100 aus 1 gebildet werden und können der oben beschriebenen Vorrichtung 200 im Wesentlichen ähneln. Insbesondere werden ähnliche Komponenten in den Vorrichtungen 2000A und 2000B, wie oben in Bezug auf die Vorrichtung 200 besprochen, unter Verwendung ähnlicher Bezugszahlen bezeichnet. Die Vorrichtungen 2000A und 2000B können auf einem einzelnen Substrat 202 gebildet und miteinander verbunden werden, so dass ein integrierter Schaltkreis entsteht. In einer Ausführungsform stellt die Vorrichtung 2000A einen PFET bereit, und die Vorrichtung 2000B stellt einen NFET bereit.
  • In einer Ausführungsform kann die Höhe H des Luftspalts 1402 zwischen ungefähr 2 und ungefähr 30 nm betragen. In einer Ausführungsform kann die Breite W des Luftspalts 1402 zwischen ungefähr 1 und ungefähr 8 nm betragen. Der Spalt 1402 kann Luft enthalten. Die Breite des Luftspalts 1402 kann ausreichend sein, um das Entfernen der Epitaxialschicht 208 vorzunehmen, um die Luftspalte 1602 zu bilden. Die Höhe H kann so bemessen sein, dass eine ausreichende Dicke der Versiegelung 1702 gebildet wird, um den Luftspalt 1402 ohne Kollabieren aufrecht zu erhalten.
  • In einer Ausführungsform kann der Spalt 1602 (der innere Abstandshalter) auch Luft enthalten. Der Spalt 1602 kann eine Breite W2 zwischen ungefähr 2 nm und ungefähr 10 nm aufweisen. In einer Ausführungsform weist der Spalt 1602 eine Höhe H2 zwischen ungefähr 2 nm und ungefähr 10 nm auf. Die Abmessungen des Spalts 1602 werden anhand der Größe des Kanals gesteuert.
  • In einer Ausführungsform kann die Versiegelung 1702 auch ein dielektrisches Material, wie zum Beispiel SiOC, SiO2, SiN, SiOCN oder SiON, enthalten. Die Versiegelung 1702 kann eine Breite W3 zwischen ungefähr 1 nm und ungefähr 8nm aufweisen. In einer Ausführungsform weist die Versiegelung 1702 eine Höhe H3 zwischen ungefähr 2 nm und ungefähr 30 nm auf.
  • In einer Ausführungsform kann der Abstandshalter 802 auch ein dielektrisches Material, wie zum Beispiel SiN oder SiOCN, oder Materialien mit niedrigem k-Wert, wie zum Beispiel dotierte Siliziumoxide, enthalten. Der Abstandshalter 802 kann eine Breite W4 zwischen ungefähr 2 nm und ungefähr 8 nm aufweisen. Die Dicke des Abstandshalters 802 kann anhand der gewünschten Verschiebung der Source/Drain-Strukturelemente von der Kanalregion bestimmt werden. Zum Beispiel kann eine kleinere Breite W4 zu Kurzkanaleffekten führen, da der Source/Drain zu nahe am Kanal liegt. Eine größere Breite W4 kann zu einem hohen Widerstand für die Vorrichtung führen, da der Source/Drain zu weit vom Kanal entfernt ist.
  • In einer Ausführungsform kann die CESL 1002 auch ein dielektrisches Material, wie zum Beispiel SiN, SiCON und dergleichen enthalten. Die CESL 1002 kann eine Breite W5 zwischen ungefähr 2 nm und ungefähr 8 nm aufweisen. Die Breite W5 kann durch den Abstand zwischen dem zweiten Abstandshalter 802 und der dielektrischen Schicht (ILD) 1004 bestimmt werden.
  • In Bezug auf die im vorliegenden Text enthaltene Beschreibung bietet die vorliegende Offenbarung Verfahren und Strukturen zur Verbesserung der Vorrichtungsleistung und der Herstellungsprozesse für GAA-Vorrichtungen durch die Bildung von Luftspaltstrukturen neben den Gate-Stapeln. Aspekte der vorliegenden Offenbarung stellen insbesondere eine Vereinfachung des Prozessflusses und eine Leistungsoptimierung bereit, indem ein innerer Abstandshalter neben den Gatestapeln angeordnet wird, wobei der innere Abstandshalter durch Luftspalte gebildet wird. Für GAA-Vorrichtungen kann ein innerer Abstandshalter mit einer niedrigen Dielektrizitätskonstante vorteilhaft sein, um die parasitische Gate-zu-S/D-Kapazität zu verringern und die Arbeitsgeschwindigkeit zu erhöhen. Allerdings kann es nachteilig sein, wenn epitaxiales Material neben diesem Abstandshalter in einem solchen Ausmaß gezüchtet wird, dass es eine Hetero-Oberfläche aufweist. Zum Beispiel kann das Wachstum entlang dieser Grenzfläche dazu führen, dass Defekte in das epitaxial gezüchtete Material eingetragen werden. In einigen im vorliegenden Text beschriebenen Ausführungsformen werden die verschiedenen Herausforderungen im Zusammenhang mit dem Züchten von epitaxialem Source/Drain-Material neben inneren Abstandshaltern aus dielektrischem Material (zum Beispiel Oxiden) vermieden, da die Abstandshalter nach dem Source/Drain gebildet werden und zusätzlich Luftspalte dort positioniert werden, wo in anderen Ausführungsformen ein innerer Abstandshalter gebildet worden sein könnte. Die Vermeidung von Defekten in dem epitaxialen Material kann eine verbesserte Stain-Effizienz der Source-/Drain-Region bewirken und kann so die Leistung der Vorrichtung erhöhen. Der Prozess der Bildung von Luftspalten zwischen dem Gate und dem Source/Drain, wie oben besprochen, kann auch implementiert werden, um eine Prozesssteuerung zu ermöglichen, da die Breite der inneren Abstandshalter der Luftspalte durch Drahtfreigabeätzen gesteuert wird (Block 124). Der Fachmann erkennt ohne Weiteres, dass die im vorliegenden Text beschriebenen Verfahren und Strukturen auf eine Vielzahl verschiedener anderer Halbleitervorrichtungen angewendet werden können, um vorteilhaft ähnliche Nutzeffekte aus solchen anderen Vorrichtungen zu ziehen, ohne vom Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • So beschrieb eine der Ausführungsformen der vorliegenden Offenbarung ein Verfahren zur Herstellung einer Multi-Gate-Halbleitervorrichtung, das die Bereitstellung einer ersten Finne enthält, die sich über ein Substrat erstreckt. Die erste Finne kann mehrere eines ersten Typs von Epitaxialschichten und mehrere eines zweiten Typs von Epitaxialschichten aufweisen. Ein erster Abschnitt einer Schicht des zweiten Typs von Epitaxialschichten in einer Kanalregion der ersten Finne wird entfernt, um einen Spalt zwischen einer ersten Schicht des ersten Typs von Epitaxialschichten und einer zweiten Schicht des ersten Typs von Epitaxialschichten zu bilden. Ein erster Abschnitt einer ersten Gate-Struktur wird innerhalb des Spalts gebildet und erstreckt sich von einer ersten Fläche der ersten Schicht des ersten Typs von Epitaxialschichten zu einer zweiten Fläche der zweiten Schicht des ersten Typs von Epitaxialschichten. Nach dem Bilden des ersten Abschnitts der ersten Gate-Struktur wird ein zweiter Abschnitt der Schicht des zweiten Typs von Epitaxialschichten neben dem ersten Abschnitt der ersten Gate-Struktur entfernt, um einen ersten Luftspalt zu bilden.
  • In einer Ausführungsform enthält das Verfahren des Weiteren das Bilden einer Dummy-Gate-Struktur über der Kanalregion der ersten Finne, das Entfernen einer Source/Drain-Region der ersten Finne, um eine Öffnung neben der Dummy-Gate-Struktur zu bilden, und das Bilden eines Source/Drain-Strukturelements in der Öffnung. Das Source/Drain-Strukturelement kann mit dem zweiten Abschnitt der Schicht des zweiten Typs von Epitaxialschichten verbunden sein. In einer weiteren Ausführungsform enthält das Verfahren des Weiteren das Bilden einer Dummy-Gate-Struktur über der Kanalregion der ersten Finne, das Bilden eines ersten Abstandshalterelements neben der Dummy-Gate-Struktur, und nach dem Bilden des ersten Abschnitts der ersten Gate-Struktur und vor dem Entfernen des zweiten Abschnitts der Schicht des zweiten Typs von Epitaxialschichten das Entfernen des ersten Abstandshalterelements, um einen zweiten Luftspalt zu bilden. In einer weiteren Ausführungsform enthält das Verfahren das Bilden einer Versiegelungsschicht über dem zweiten Luftspalt. Die Bildung der Versiegelungsschicht kann das Abscheiden einer dielektrischen Schicht über dem zweiten Luftspalt und das Verbinden mit der ersten Gate-Struktur enthalten. In einer weiteren Ausführungsform weist die Versiegelungsschicht eine Oberseite auf, die mit einer Oberseite der ersten Gate-Struktur koplanar ist, und die Versiegelungsschicht weist eine Unterseite auf, die mit dem zweiten Luftspalt verbunden ist.
  • In einer Ausführungsform enthält das Verfahren auch das Bilden eines epitaxialen Source/Drain-Elements. Der erste Luftspalt ist mit dem epitaxialen Source/Drain-Element verbunden. In einer Ausführungsform wird die Bildung des epitaxialen Source-/Drain-Elements ausgeführt, bevor der erste Abschnitt der Schicht des zweiten Typs von Epitaxialschichten entfernt wird. In einer Ausführungsform enthält das Bilden des epitaxialen Source-/Drain-Elements das epitaxialen Züchten einer ersten Schicht aus epitaxialem Material mit einer ersten Zusammensetzung und das epitaxiale Züchten einer zweiten Schicht aus epitaxialem Material mit einer zweiten Zusammensetzung, wobei die erste und zweite Zusammensetzung unterschiedlich sind. In einer weiteren Ausführungsform enthält die erste Zusammensetzung Silizium mit einem ersten Dotierungstyp, und die zweite Zusammensetzung enthält Silizium-Germanium mit dem ersten Dotierungstyp. In einer weiteren Ausführungsform enthält das Verfahren zu dem Bereitstellen der ersten Finne das epitaxiale Züchten des ersten Typs von Epitaxialschichten durch Züchten einer Siliziumschicht; und das epitaxiale Züchten des zweiten Typs von Epitaxialschichten durch Züchten einer Silizium-Germanium-Schicht.
  • In einer anderen der im vorliegenden Text besprochenen weiter gefassten Ausführungsformen wird ein Verfahren zur Herstellung einer Halbleitervorrichtung bereitgestellt, welches das Bilden einer ersten Finne, die eine erste Siliziumschicht und eine zweite Siliziumschicht enthält, sowie das Bilden einer Silizium-Germanium (SiGe)-Schicht, die zwischen der ersten und der zweiten Siliziumschicht liegt, enthält. Das Verfahren enthält des Weiteren das Entfernen eines ersten Abschnitts der ersten Finne, um einen Graben zu bilden. Ein Source/Drain-Strukturelement wird epitaxial in dem Graben gezüchtet, wobei das Source/Drain-Strukturelement mit der ersten Siliziumschicht, der zweiten Siliziumschicht und der SiGe-Schicht verbunden ist. Ein erster Abschnitt der SiGe-Schicht wird entfernt, um eine Öffnung zwischen der ersten und der zweiten Siliziumschicht in einer Kanalregion zu bilden. Ein erster Abschnitt einer Gate-Struktur wird dann in der Öffnung zwischen der ersten und der zweiten Siliziumschicht in der Kanalregion gebildet. Nach dem Bilden der Gate-Struktur enthält das Verfahren das Entfernen eines zweiten Abschnitts der SiGe-Schicht, um einen Luftspalt zwischen der ersten und der zweiten Siliziumschicht in einem Source/Drain-Region zu bilden. Der Luftspalt ist mit dem Source/Drain-Strukturelement und der ersten und der zweiten Siliziumschicht verbunden.
  • In einer weiteren Ausführungsform wird das Entfernen des zweiten Abschnitts der SiGe-Schicht durch eine zweite Öffnung neben der Gate-Struktur ausgeführt. In einer Ausführungsform wird die zweite Öffnung durch Entfernen eines Abstandshalterelements gebildet, das an einem zweiten Abschnitt der Gate-Struktur anliegt. Der zweite Abschnitt der Gate-Struktur ist über der ersten und der zweiten Siliziumschicht und über dem ersten Abschnitt der Gate-Struktur angeordnet. In einer Ausführungsform enthält das Verfahren des Weiteren das Bilden einer Versiegelungsschicht über der zweiten Öffnung neben dem zweiten Abschnitt der Gate-Struktur, um einen weiteren Luftspalt neben dem zweiten Abschnitt der Gate-Struktur zu bilden. In einer weiteren Ausführungsform enthält das Bilden des Source/Drain-Strukturelements das Züchten einer ersten Schicht, die Silizium enthält, und einer zweiten Schicht, die Silizium-Germanium enthält.
  • In einer anderen der weiter gefassten Ausführungsformen enthält eine Multi-Gate-Halbleitervorrichtung ein erstes Finnenelement, das mehrere Siliziumschichten enthält, eine erste Gate-Struktur über einer Kanalregion des ersten Finnenelements, einen Luftspalt, der an einer Seitenwand des Abschnitts der ersten Gate-Struktur angeordnet ist, und ein epitaxiales Source/Drain-Strukturelement, das an dem Luftspalt anliegt. Ein Abschnitt der ersten Gate-Struktur ist zwischen ersten und zweiten Schichten der mehreren Siliziumschichten angeordnet.
  • In einer weiteren Ausführungsform befindet sich ein weiterer Luftspalt neben einem zweiten Abschnitt der ersten Gate-Struktur. Der andere Luftspalt befindet sich über jeder der mehreren Siliziumschichten. Eine dielektrische Versiegelungsschicht kann über dem anderen Luftspalt angeordnet werden. Der Luftspalt liegt an einer ersten Schicht des epitaxialen Source/Drain-Strukturelements an, wobei das epitaxiale Source/Drain-Strukturelement die erste Schicht und eine zweite Schicht enthält.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zur Herstellung einer Multi-Gate-Halbleitervorrichtung, das Folgendes umfasst: Bereitstellen einer ersten Finne, die sich über ein Substrat erstreckt, wobei die erste Finne mehrere eines ersten Typs von Epitaxialschichten und mehrere eines zweiten Typs von Epitaxialschichten aufweist; Entfernen eines ersten Abschnitts einer Schicht des zweiten Typs von Epitaxialschichten in einer Kanalregion der ersten Finne, um einen Spalt zwischen einer ersten Schicht des ersten Typs von Epitaxialschichten und einer zweiten Schicht des ersten Typs von Epitaxialschichten zu bilden; Bilden eines ersten Abschnitts einer ersten Gate-Struktur innerhalb des Spalts, der sich von einer ersten Fläche der ersten Schicht des ersten Typs von Epitaxialschichten zu einer zweiten Fläche der zweiten Schicht des ersten Typs von Epitaxialschichten erstreckt; und nach dem Bilden des ersten Abschnitts der ersten Gate-Struktur, Entfernen eines zweiten Abschnitts der Schicht des zweiten Typs von Epitaxialschichten neben dem ersten Abschnitt der ersten Gate-Struktur, um einen ersten Luftspalt zu bilden.
  2. Verfahren nach Anspruch 1, das des Weiteren Folgendes umfasst: Bilden einer Dummy-Gate-Struktur über der Kanalregion der ersten Finne; Entfernen einer Source/Drain-Region der ersten Finne, um eine Öffnung neben der Dummy-Gate-Struktur zu bilden; und Bilden eines Source/Drain-Strukturelements in der Öffnung, wobei das Source/Drain-Strukturelement, nachdem es gebildet wurde, mit dem zweiten Abschnitt der Schicht des zweiten Typs von Epitaxialschichten verbunden ist.
  3. Verfahren nach Anspruch 1 oder 2, das des Weiteren Folgendes umfasst: Bilden einer Dummy-Gate-Struktur über der Kanalregion der ersten Finne; Bilden eines ersten Abstandshalterelements neben der Dummy-Gate-Struktur; und nach dem Bilden des ersten Abschnitts der ersten Gate-Struktur und vor dem Entfernen des zweiten Abschnitts der Schicht des zweiten Typs von Epitaxialschichten, Entfernen des ersten Abstandshalterelements, um einen zweiten Luftspalt zu bilden.
  4. Verfahren nach Anspruch 3, das des Weiteren Folgendes umfasst: Bilden einer Versiegelungsschicht über dem zweiten Luftspalt.
  5. Verfahren nach Anspruch 4, wobei das Bilden der Versiegelungsschicht das Abscheiden einer dielektrischen Schicht über dem zweiten Luftspalt und das Verbinden mit der ersten Gate-Struktur enthält.
  6. Verfahren nach Anspruch 5, wobei die Versiegelungsschicht eine Oberseite aufweist, die mit einer Oberseite der ersten Gate-Struktur koplanar ist, und die Versiegelungsschicht eine Unterseite aufweist, die mit dem zweiten Luftspalt verbunden ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das des Weiteren Folgendes umfasst: Bilden eines epitaxialen Source/Drain-Elements, wobei der erste Luftspalt mit dem epitaxialen Source/Drain-Element verbunden wird.
  8. Verfahren nach Anspruch 7, wobei das Bilden des epitaxialen Source/Drain-Elements vor dem Entfernen des ersten Abschnitts der Schicht des zweiten Typs von Epitaxialschichten ausgeführt wird.
  9. Verfahren nach Anspruch 7 oder 8, wobei das Bilden des epitaxialen Source/Drain-Elements das epitaxiale Züchten einer ersten Schicht aus epitaxialem Material mit einer ersten Zusammensetzung und das epitaxiale Züchten einer zweiten Schicht aus epitaxialem Material mit einer zweiten Zusammensetzung enthält, wobei die erste und zweite Zusammensetzung unterschiedlich sind.
  10. Verfahren nach Anspruch 9, wobei die erste Zusammensetzung Silizium mit einem ersten Dotierungstyp und die zweite Zusammensetzung Silizium-Germanium mit dem ersten Dotierungstyp enthält.
  11. Verfahren nach einem der vorangehenden Ansprüche, wobei das Bereitstellen der ersten Finne Folgendes enthält: epitaxiales Züchten des ersten Typs von Epitaxialschichten durch Züchten einer Siliziumschicht; und epitaxiales Züchten des zweiten Typs von Epitaxialschichten durch Züchten einer Silizium-Germanium-Schicht.
  12. Verfahren zum Herstellen einer Halbleitervorrichtung, das Folgendes umfasst: Bilden einer ersten Finne, die eine erste Siliziumschicht und eine zweite Siliziumschicht enthält; Bilden einer Silizium-Germanium (SiGe-)-Schicht, die zwischen der ersten und der zweiten Siliziumschicht liegt; Entfernen eines ersten Abschnitts der ersten Finne, um einen Graben zu bilden; epitaxiales Züchten eines Source/Drain-Strukturelements in dem Graben, wobei das Source/Drain-Strukturelement mit der ersten Siliziumschicht, der zweiten Siliziumschicht und der SiGe-Schicht verbunden ist; Entfernen eines ersten Abschnitts der SiGe-Schicht, um eine Öffnung zwischen der ersten und der zweiten Siliziumschicht in einer Kanalregion zu bilden; Bilden eines ersten Abschnitts einer Gate-Struktur in der Öffnung zwischen der ersten und der zweiten Siliziumschicht in der Kanalregion; nach dem Bilden der Gate-Struktur, Entfernen eines zweiten Abschnitts der SiGe-Schicht, um einen Luftspalt zwischen der ersten und der zweiten Siliziumschicht in einer Source/Drain-Region zu bilden, wobei der Luftspalt mit dem Source/Drain-Strukturelement und der ersten und der zweiten Siliziumschicht verbunden ist.
  13. Verfahren nach Anspruch 12, wobei das Entfernen des zweiten Abschnitts der SiGe-Schicht durch eine zweite Öffnung neben der Gate-Struktur ausgeführt wird.
  14. Verfahren nach Anspruch 13, wobei die zweite Öffnung durch Entfernen eines Abstandshalterelements gebildet wird, das an einem zweiten Abschnitt der Gate-Struktur anliegt, wobei der zweite Abschnitt der Gate-Struktur über der ersten und der zweiten Siliziumschicht und über dem ersten Abschnitt der Gate-Struktur angeordnet ist.
  15. Verfahren nach Anspruch 14, das des Weiteren Folgendes umfasst: Bilden einer Versiegelungsschicht über der zweiten Öffnung neben dem zweiten Abschnitt der Gate-Struktur, um einen weiteren Luftspalt neben dem zweiten Abschnitt der Gate-Struktur zu bilden.
  16. Verfahren nach einem der vorhergehenden Ansprüche 12 bis 15, wobei das Bilden des Source/Drain-Strukturelements das Züchten einer ersten Schicht, die Silizium enthält, und einer zweiten Schicht, die Silizium-Germanium enthält, enthält.
  17. Multi-Gate-Halbleitervorrichtung, die Folgendes umfasst: ein erstes Finnenelement, das mehrere Siliziumschichten enthält; eine erste Gate-Struktur über einer Kanalregion des ersten Finnenelements, wobei ein Abschnitt der ersten Gate-Struktur zwischen ersten und zweiten Schichten der mehreren Siliziumschichten angeordnet ist; einen Luftspalt, der an einer Seitenwand des Abschnitts der ersten Gate-Struktur angeordnet ist; und eine epitaxiales Source/Drain-Strukturelement, das an dem Luftspalt anliegt.
  18. Multi-Gate-Halbleitervorrichtung nach Anspruch 17, die des Weiteren Folgendes umfasst: einen weiteren Luftspalt neben einen zweiten Abschnitt der ersten Gate-Struktur, wobei der andere Luftspalt über jeder der mehreren Siliziumschichten liegt.
  19. Multi-Gate-Halbleitervorrichtung nach Anspruch 18, wobei eine dielektrische Versiegelungsschicht über dem anderen Luftspalt liegt.
  20. Multi-Gate-Halbleitervorrichtung nach Anspruch 18 oder 19, wobei der Luftspalt an einer ersten Schicht des epitaxialen Source/Drain-Strukturelements anliegt, wobei das epitaxiale Source/Drain-Strukturelement die erste Schicht und eine zweite Schicht enthält.
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