KR102343470B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

반도체 장치 및 반도체 장치의 제조 방법이 제공된다. 반도체 장치는, 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴, 상기 제1 와이어 패턴을 감싸고, 상기 제1 와이어 패턴과 교차하는 게이트 전극, 상기 제1 와이어 패턴의 양 측에 배치되는 반도체 패턴, 상기 게이트 전극과 상기 제1 와이어 패턴 사이에, 상기 제1 와이어 패턴을 감싸는 게이트 절연막 및 상기 제1 와이어 패턴 및 상기 기판 사이와, 상기 게이트 절연막과 상기 반도체 패턴 사이에 배치되는 제1 스페이서를 포함하고, 상기 반도체 패턴의 일부는 상기 제1 와이어 패턴과 수직적으로 중첩된다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디를 둘러싸도록 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor), 멀티 브릿지 채널(Multi Bridge Channel) 소자 및 나노시트(nanosheet) 소자가 제안되었다
이러한 멀티 게이트 트랜지스터, 멀티 브릿지 채널 소자 및 나노시트 소자는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 멀티 브릿지 채널, 나노 와이어 및 나노 시트 소자에서 스페이서의 모양을 변형하여 후속 공정이 원활히 진행될 수 있도록 하는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 스페이서 형성 후 잔류하는 하부 스페이서 패턴을 제거하여, 후속 공정이 원활히 진행될 수 있도록 하는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴, 제1 와이어 패턴을 감싸고, 제1 와이어 패턴과 교차하는 게이트 전극, 제1 와이어 패턴의 양 측에 배치되는 반도체 패턴, 게이트 전극과 제1 와이어 패턴 사이에, 제1 와이어 패턴을 감싸는 게이트 절연막 및 제1 와이어 패턴 및 기판 사이와, 게이트 절연막과 반도체 패턴 사이에 배치되는 제1 스페이서를 포함하고, 반도체 패턴의 일부는 제1 와이어 패턴과 수직적으로 중첩될 수 있따.
몇몇 실시예에서, 상기 제1 스페이서와 상기 게이트 절연막 사이의 경계면은 곡면일 수 있다.
몇몇 실시예에서, 상기 제1 스페이서와 상기 게이트 절연막 사이의 경계면은, 상기 게이트 전극을 향해 볼록할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴과 마주보는 상기 제1 스페이서의 측면은 곡면일 수 있다.
몇몇 실시예에서, 상기 반도체 패턴과 마주보는 상기 제1 스페이서의 측면은, 상기 게이트 전극을 향해 볼록할 수 있다.
몇몇 실시예에서, 상기 제1 와이어 패턴은 상기 제1 와이어 패턴의 종단으로부터 제1 거리만큼 이격된 제1 지점과, 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 지점을 포함하고, 상기 제1 지점에서 상기 제1 스페이서의 두께는 상기 제2 지점에서 상기 제1 스페이서의 두께와 다를 수 있다.
몇몇 실시예에서, 상기 제1 지점에서 상기 제1 스페이서의 두께는 상기 제2 지점에서 상기 제1 스페이서의 두께보다 작을 수 있다.
몇몇 실시예에서, 상기 기판과 상기 반도체 패턴 사이에 배치되는 하부 스페이서 패턴을 더 포함하고, 상기 하부 스페이서 패턴은 비연속적일 수 있다.
몇몇 실시예에서, 상기 기판과 상기 반도체 패턴 사이에 배치되는 제1 희생 패턴을 더 포함하고, 상기 반도체 패턴은 상기 제1 희생 패턴과 접할 수 있다.
몇몇 실시예에서, 상기 제1 와이어 패턴 상에, 상기 제1 와이어 패턴과 이격되는 제2 와이어 패턴을 더 포함하고, 상기 게이트 전극은, 상기 제2 와이어 패턴을 감싸고, 상기 반도체 패턴은 상기 제2 와이어 패턴의 양측에 배치되고, 상기 게이트 절연막은, 상기 게이트 전극과 상기 제2 와이어 패턴 사이에, 상기 제2 와이어 패턴을 감싸고, 상기 반도체 패턴의 또 다른 일부는, 상기 제2 와이어 패턴과 수직적으로 중첩될 수 있다.
몇몇 실시예에서, 상기 제2 와이어 패턴 및 상기 제1 와이어 패턴 사이와, 상기 게이트 절연막과 상기 반도체 패턴 사이에 배치되는 제2 스페이서를 더 포함할 수 있다.
몇몇 실시예에서, 상기 제2 스페이서와 상기 게이트 절연막 사이의 경계면은 곡면일 수 있다.
몇몇 실시예에서, 상기 반도체 패턴과 마주보는 상기 제2 스페이서의 측면은 곡면일 수 있다.
몇몇 실시예에서, 상기 제2 스페이서는, 상기 게이트 절연막과 접할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 또 다른 일부는, 상기 제2 스페이서와 접할 수 있다.
몇몇 실시예에서, 상기 제1 스페이서는, 상기 게이트 절연막과 접할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 일부는, 상기 제1 스페이서와 접할 수 있다.
몇몇 실시예에서, 상기 제1 스페이서는, SiN, SiCN, SiON, SiBN, SiOCN, SiBCN, SiOC 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴, 상기 제1 와이어 패턴을 감싸고, 상기 제1 와이어 패턴과 교차하는 게이트 전극, 상기 제1 와이어 패턴의 양 측에 배치되는 반도체 패턴, 상기 게이트 전극과 상기 제1 와이어 패턴 사이에, 상기 제1 와이어 패턴을 감싸는 게이트 절연막 및 상기 제1 와이어 패턴 및 상기 기판 사이와, 상기 게이트 절연막과 상기 반도체 패턴 사이에 배치되는 제1 스페이서로, 상기 제1 스페이서는 상기 제1 와이어 패턴으로부터 상기 기판을 향해 연장되는 제1 측벽과 제2 측벽을 포함하는 제1 스페이서를 포함하고, 상기 제1 측벽 및 상기 제2 측벽 중 적어도 하나는, 상기 게이트 전극을 향해 볼록할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 일부는 상기 제1 와이어 패턴과 수직적으로 중첩될 수 있다.
몇몇 실시예에서, 상기 제1 와이어 패턴은 상기 제1 와이어 패턴의 종단으로부터 제1 거리만큼 이격된 제1 지점과, 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 지점을 포함하고, 상기 제1 지점에서 상기 제1 스페이서의 두께는 상기 제2 지점에서 상기 제1 스페이서의 두께와 다를 수 있다.
몇몇 실시예에서, 상기 제1 지점에서 상기 제1 스페이서의 두께는 상기 제2 지점에서 상기 제1 스페이서의 두께보다 작을 수 있다.
몇몇 실시예에서, 상기 기판과 상기 반도체 패턴 사이에 배치되는 하부 스페이서 패턴을 더 포함하고, 상기 하부 스페이서 패턴은 비연속적일 수 있다.
몇몇 실시예에서, 상기 기판과 상기 반도체 패턴 사이에 배치되는 제1 희생 패턴을 더 포함하고, 상기 반도체 패턴은 상기 제1 희생 패턴과 접할 수 있다.
몇몇 실시예에서, 상기 제1 와이어 패턴 상에, 상기 제1 와이어 패턴과 이격되는 제2 와이어 패턴을 더 포함하고, 상기 게이트 전극은, 상기 제2 와이어 패턴을 감싸고, 상기 반도체 패턴은 상기 제2 와이어 패턴의 양측에 배치되고, 상기 게이트 절연막은, 상기 게이트 전극과 상기 제2 와이어 패턴 사이에, 상기 제2 와이어 패턴을 감싸고, 상기 반도체 패턴의 또 다른 일부는, 상기 제2 와이어 패턴과 수직적으로 중첩될 수 있다.
몇몇 실시예에서, 상기 제2 와이어 패턴 및 상기 제1 와이어 패턴 사이와, 상기 게이트 절연막과 상기 반도체 패턴 사이에 배치되는 제2 스페이서로, 상기 제2 스페이서는 상기 제2 와이어 패턴으로부터 상기 기판을 향해 연장되는 제3 측벽과 제4 측벽을 포함하는 제2 스페이서를 더 포함하고, 상기 제3 측벽 및 상기 제4 측벽 중 적어도 하나는, 상기 게이트 전극을 향해 볼록할 수 있다.
몇몇 실시예에서, 상기 제1 스페이서는, 상기 게이트 절연막과 접할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 일부는, 상기 제1 스페이서와 접할 수 있다.
몇몇 실시예에서, 상기 제1 스페이서는, SiN, SiCN, SiON, SiBN, SiOCN, SiBCN, SiOC 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴, 상기 제1 와이어 패턴 상에, 상기 제1 와이어 패턴과 이격되는 제2 와이어 패턴, 상기 제1 와이어 패턴을 감싸고, 상기 제1 와이어 패턴과 교차하는 게이트 전극, 상기 게이트 전극 및 상기 제1 와이어 패턴 사이와, 상기 게이트 전극 및 상기 제2 와이어 패턴 사이에, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴을 감싸는 게이트 절연막, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴의 양측에 배치되는 반도체 패턴으로, 상기 반도체 패턴은 상기 제1 와이어 패턴의 종단을 감싸는 반도체 패턴 및 상기 제1 와이어 패턴 및 상기 기판 사이와, 상기 게이트 절연막과 상기 반도체 패턴 사이에 배치되는 제1 스페이서를 포함할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 일부는 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴과 수직적으로 중첩될 수 있다.
몇몇 실시예에서, 상기 제1 스페이서와 상기 게이트 절연막 사이의 경계면은 곡면일 수 있다.
몇몇 실시예에서, 상기 제1 스페이서와 상기 게이트 절연막 사이의 경계면은, 상기 게이트 전극을 향해 볼록할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴과 마주보는 상기 제1 스페이서의 측면은 곡면일 수 있다.
몇몇 실시예에서, 상기 제1 스페이서와 상기 게이트 절연막 사이의 경계면은, 상기 게이트 전극을 향해 볼록할 수 있다.
몇몇 실시예에서, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이와, 상기 게이트 절연막과 상기 반도체 패턴 사이에 배치되는 제2 스페이서를 더 포함할 수 있다.
몇몇 실시예에서, 상기 제2 스페이서와 상기 게이트 절연막 사이의 경계면은 곡면일 수 있다.
몇몇 실시예에서, 상기 제2 스페이서와 상기 게이트 절연막 사이의 경계면은, 상기 게이트 전극을 향해 볼록할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴과 마주보는 상기 제2 스페이서의 측면은 곡면일 수 있다.
몇몇 실시예에서, 상기 반도체 패턴과 마주보는 상기 제2 스페이서의 측면은, 상기 게이트 전극을 향해 볼록할 수 있다.
몇몇 실시예에서, 상기 제1 와이어 패턴은 상기 제1 와이어 패턴의 종단으로부터 제1 거리만큼 이격된 제1 지점과, 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 지점을 포함하고, 상기 제1 지점에서 상기 제1 스페이서의 두께는 상기 제2 지점에서 상기 제1 스페이서의 두께와 다를 수 있다.
몇몇 실시예에서, 상기 제1 지점에서 상기 제1 스페이서의 두께는 상기 제2 지점에서 상기 제1 스페이서의 두께보다 작을 수 있다.
몇몇 실시예에서, 상기 제1 스페이서는, 상기 게이트 절연막과 접할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴의 일부는, 상기 제1 스페이서와 접할 수 있다.
몇몇 실시예에서, 상기 제1 스페이서는, SiN, SiCN, SiON, SiBN, SiOCN, SiBCN, SiOC 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법은, 기판 상에, 교대로 적층된 제1 희생층, 제1 와이어 층, 제2 희생층 및 제2 와이어 층을 포함하는 몰드막을 형성하고, 상기 몰드막 내에 트렌치를 형성하여, 제1 희생 패턴, 제1 와이어 패턴, 제2 희생 패턴 및 제2 와이어 패턴을 형성하고, 상기 제1 와이어 패턴과 상기 제2 와이어 패턴 사이에, 상기 트렌치에 의해 노출된 제2 희생 패턴의 일부를 제거하여 리세스를 형성하고, 상기 제1 와이어 패턴의 종단 및 상기 제2 와이어 패턴의 종단 상과 상기 트렌치의 바닥면을 따라 형성되고, 상기 리세스를 채우는 스페이서 막을 형성하고, 상기 제1 와이어 패턴의 종단 및 상기 제2 와이어 패턴의 종단 상에 형성된 상기 스페이서 막과, 상기 리세스를 채우는 상기 스페이서 막의 일부를 제거하여 스페이서를 형성하고, 상기 트렌치의 바닥면에 형성되는 스페이서 막의 적어도 일부를 제거하고, 상기 트렌치를 채우는 반도체 패턴으로, 상기 반도체 패턴의 일부는 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴과 수직적으로 중첩되는 반도체 패턴을 형성하는 것을 포함할 수 있다.
몇몇 실시예에서, 상기 트렌치의 바닥면에 형성되는 스페이서 막의 적어도 일부를 제거하는 것은, 상기 기판을 향해 방향성 있는 공정으로 상기 트렌치의 바닥면에 형성되는 스페이서 막의 적어도 일부의 밀도를 열화시킨 후 식각 공정을 수행하는 것을 포함할 수 있다.
몇몇 실시예에서, 상기 리세스는, 상기 제1 와이어 패턴의 일부와 상기 제2 와이어 패턴의 일부에 의해 각각 정의되는 측벽과, 상기 제2 희생 패턴에 의해 정의되는 바닥면을 포함하고, 상기 스페이서는, 상기 리세스의 측벽 및 바닥면을 따라 형성되고, 상기 리세스의 일부를 채울 수 있다.
몇몇 실시예에서, 상기 리세스의 바닥면은 곡면일 수 있다.
몇몇 실시예에서, 상기 반도체 패턴 형성 후, 상기 제1 희생 패턴 및 상기 제2 희생 패턴을 제거하여, 상기 제1 와이어 패턴을 감싸는 게이트 전극을 형성하고, 상기 게이트 전극 및 상기 제1 와이어 패턴 사이와, 상기 게이트 전극 및 상기 제2 와이어 패턴 사이에, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴을 감싸는 게이트 절연막을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 스페이서는, 상기 제2 와이어 패턴으로부터 상기 제1 와이어 패턴을 향해 연장되는 제1 측벽과 제2 측벽을 포함하고, 상기 제1 측벽 및 상기 제2 측벽 중 적어도 하나는, 상기 게이트 전극을 향해 볼록할 수 있다.
몇몇 실시예에서, 상기 스페이서는, SiN, SiCN, SiON, SiBN, SiOCN, SiBCN, SiOC 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 상면도이다.
도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B'선을 따라 절단한 단면도이다.
도 4는 도 1의 C-C'선을 따라 절단한 단면도이다.
도 5는 도 1의 D-D'선을 따라 절단한 단면도이다.
도 6은 도 2의 J 영역을 확대한 확대도이다.
도 7은 도 1의 A-A'선을 따라 절단한 단면도이다.
도 8은 도 7의 K영역을 확대한 확대도이다.
도 9는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 10 및 도 11은 도 1의 B-B'선을 따라 절단한 단면도이다.
도 12는 도 9의 L영역을 확대한 확대도이다.
도 13은 도 1의 A-A'선을 따라 절단한 단면도이다.
도 14는 도 13의 M 영역을 확대한 확대도이다.
도 15 내지 도 17b는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 18은 도 1의 B-B'선을 따라 절단한 단면도이다.
도 19는 도 1의 C-C'선을 따라 절단한 단면도이다.
도 20은 도 1의 D-D'선을 따라 절단한 단면도이다.
도 21 및 도 22는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 23 및 도 24는 도 1의 B-B'선을 따라 절단한 단면도이다.
도 25는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 26 내지 도 33은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 34는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 제조된 반도체 장치의 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하의 도면들은, 설명의 편의성을 위해 층간 절연막의 도시가 생략된 도면들이다.
이하에서, 도 1 내지 도 6을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 상면도이다. 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B'선을 따라 절단한 단면도이다. 도 4는 도 1의 C-C'선을 따라 절단한 단면도이다. 도 5는 도 1의 D-D'선을 따라 절단한 단면도이다. 도 6은 도 2의 J 영역을 확대한 확대도이다.
도 1 및 도 6을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 액티브 영역(101) 내에, 반도체 패턴(161), 게이트 전극(140), 게이트 스페이서(151) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피 층이 형성된 것일 수도 있다.
핀형 패턴(110)은 기판(100)으로부터 돌출되어 있을 수 있다. 필드 절연막(105)은 핀형 패턴(110)의 측벽의 적어도 일부를 감쌀 수 있다. 핀형 패턴(110)은 필드 절연막(105)에 의해 정의될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
도 6에서, 핀형 패턴(110)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 도면에서, 필드 절연막(105)의 상면이, 핀형 패턴(110)의 상면 보다 돌출되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 기판(100)으로부터 필드 절연막(105)의 상면까지의 높이는, 기판(100)으로부터 핀형 패턴(110)의 상면까지의 높이와 동일할 수도 있다.
핀형 패턴(110)은 제2 방향(X2)으로 길게 연장될 수 있다. 즉, 핀형 패턴(110)은 제2 방향(X2)으로 연장되는 장변과 제1 방향(X1)으로 연장되는 단변을 포함할 수 있다.
핀형 패턴(110)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀형 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 핀형 패턴(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 핀형 패턴(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 핀형 패턴(110)은 실리콘을 포함하는 것으로 설명한다.
필드 절연막(105)은 액티브 영역(101)과 중첩되지 않도록 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
층간 절연막은, 예를 들어, 게이트 전극(140) 상에 형성될 수 있다. 층간 절연막은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
제1 희생 패턴(171)은, 기판(100) 상에 게이트 전극(140)이 연장되는 방향으로 연장되도록 형성될 수 있다. 제1 희생 패턴(171)은, 게이트 전극(140)이 형성되지 않는 기판(100) 상의 영역에 형성될 수 있다. 제1 희생 패턴(171)은 반도체 패턴(161)과 수직으로 중첩되는 영역에 형성될 수 있다. 제1 희생 패턴(171)은 기판(100)과 반도체 패턴(161) 사이에 형성될 수 있다.
제1 희생 패턴(171)은 기판(100)의 상면으로부터 돌출되어 있을 수 있다. 제1 희생 패턴(171)은, 도 3을 참조하면, 핀형 패턴(110) 상면 상에도 형성될 수 있다. 제1 희생 패턴(171)은, 제1 스페이서(135)의 적어도 일부와 접하도록 형성될 수 있다. 즉, 제1 스페이서(135)는 제1 희생 패턴(171) 상에 형성될 수 있다. 다시 말해서, 제1 희생 패턴(171)의 적어도 일부는, 기판(100)과 제1 스페이서(135) 사이에 배치될 수 있다.
제1 희생 패턴(171)은 실리콘-게르마늄(SiGe)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 제1 희생 패턴(171)은, 예를 들어, 제1 와이어 패턴(121)과 다른 물질을 포함할 수 있다.
제1 와이어 패턴(121)은 기판(100) 상에, 기판(100)과 이격되어 형성될 수 있다. 제1 와이어 패턴(121)은 제2 방향(X2)으로 연장되어 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 와이어 패턴(121)은 게이트 전극(140)과 다른 방향으로 연장되어 형성될 수 있다. 제1 와이어 패턴(121)은 게이트 전극(140)을 관통하여 연장될 수 있다.
본 발명의 몇몇 실시예에서, 제1 와이어 패턴(121)은 반도체 패턴(161) 내로 비연장될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 예를 들어, 제1 와이어 패턴(121)은 반도체 패턴(161) 내로 연장되어, 반도체 패턴(161)이 제1 와이어 패턴(121)을 감싸는 형태로 형성될 수 있다.
도면에서, 제1 와이어 패턴(121)의 길이와, 게이트 전극(140)의 일측의 게이트 스페이서(151)로부터 타측의 게이트 스페이서(151)까지의 길이가 동일한 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 와이어 패턴(121)은 게이트 스페이서(151) 보다 돌출되어 형성될 수도 있다.
한편, 제1 와이어 패턴(121)은 제1 와이어 패턴의 종단(121')을 포함할 수 있다. 제1 와이어 패턴의 종단(121')은, 예를 들어, 반도체 패턴(161)과 접할 수 있다.
도면에서, 한 개의 와이어 패턴(121)을 포함하는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 적어도 한 개 이상의 와이어 패턴을 포함할 수 있다. 이 경우, 예를 들어, 복수의 와이어 패턴들은 서로 이격되어 형성될 수 있다. 이에 대한 사항은, 후술한다.
도 4에서, 제1 와이어 패턴(121)의 단면은 사각형 일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 트리밍(trimming) 공정 등을 통해, 제1 와이어 패턴(121)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
제1 와이어 패턴(121)은 실리콘(Si)를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 와이어 패턴(121)은, 제1 희생 패턴(171)과 다른 물질을 포함할 수 있다.
제1 와이어 패턴(121)은, 트랜지스터의 채널 영역으로 사용될 수 있다.
반도체 패턴(161)은 제1 와이어 패턴(121)의 양 측에 배치될 수 있다. 반도체 패턴(161)은, 제1 와이어 패턴(121)과 수직적으로 중첩되는 부분을 포함할 수 있다. 예를 들어, 반도체 패턴(161)의 일부는, 기판(100)과 제1 와이어 패턴(121) 사이에, 게이트 전극(140) 방향으로 만입될 수 있다.
몇몇 실시예에서, 반도체 패턴(161)은, 기판(100)과 반도체 패턴(161) 사이에 배치되는 제1 희생 패턴(171)과 접할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 도 15 및 도 16을 참조하여 후술할 바와 같이, 반도체 패턴(161)은 제1 희생 패턴(171)과 일부만 접할 수도 있다.
도면에서, 반도체 패턴(161)이 게이트 전극(140)의 상면보다 아래 부분까지 형성되는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 반도체 패턴(161)은, 채널 영역으로 사용될 수 있는 제1 와이어 패턴(121) 보다 높이 형성될 수 있다.
도 3에서, 반도체 패턴(161)의 단면을 사각형으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 반도체 패턴(161)은, 에피 성장의 정도에 따라 육각형 등 다양한 형상을 가질 수 있다.
반도체 패턴(161)은 트랜지스터의 소오스/드레인 영역으로 사용될 수 있다. 트랜지스터가 PMOS 트랜지스터인 경우, 반도체 패턴(161)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 반도체 패턴(161)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
트랜지스터가 NMOS 트랜지스터인 경우, 반도체 패턴(161)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 반도체 패턴(161)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다.
게이트 전극(140)은 기판(100) 상에, 제1 와이어 패턴(121)과 교차하는 방향으로 연장되어 형성될 수 있다. 예를 들어, 게이트 전극(140)은 기판(100) 상에, 제1 방향(X1)으로 연장될 수 있다. 도면에서, 제1 방향(X1)과 제2 방향(X2)이 직교하는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 게이트 전극(140)은, 제1 와이어 패턴(121)과 다른 방향으로 형성될 수 있다.
게이트 전극(140)은 제1 와이어 패턴(121)을 감싸도록 형성될 수 있다. 즉, 게이트 전극(140)은 제1 와이어 패턴(121)과 기판(100) 사이의 이격된 공간에도 형성될 수 있다.
게이트 전극(140)은 도전성 물질을 포함할 수 있다. 게이트 전극(140)은 단일층으로 도시하였지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 게이트 전극(140)은 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
게이트 전극(140)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또는, 게이트 전극(140)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(140)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(157)은 게이트 전극(140)과 제1 와이어 패턴(121) 사이에 형성될 수 있다. 게이트 절연막(157)은 기판(100)과 게이트 전극(140) 사이에 형성될 수 있다. 또한, 게이트 절연막(157)은, 제1 스페이서(135)와 게이트 전극(140) 사이에도 형성될 수 있다.
게이트 절연막(157)은 제1 와이어 패턴(121)을 감싸도록 형성될 수 있다. 즉, 게이트 절연막(157)은, 제1 와이어 패턴(121)의 둘레를 따라 형성될 수 있다. 게이트 절연막(157)은 기판(100)의 상면을 따라서 형성될 수 있다. 덧붙여, 게이트 절연막(157)은 게이트 스페이서(151)의 측벽을 따라서 형성될 수 있다. 즉, 게이트 절연막(157)은 게이트 스페이서(151) 및 제1 스페이서(135)의 측벽을 따라서 형성될 수 있다.
예를 들어, 게이트 절연막(157)은 고유전율 절연막(153)과 계면막(155)을 포함할 수 있지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 와이어 패턴(121)의 물질 등에 따라, 게이트 절연막(157)의 계면막(155)은 생략될 수도 있다.
계면막(155)은 제1 와이어 패턴(121)을 감싸도록 형성될 수 있다. 즉, 계면막(155)은 제1 와이어 패턴(121)의 둘레에 형성될 수 있다. 계면막(155)은 기판(100)과 게이트 전극(140) 사이에 형성될 수 있다. 계면막(155)은 핀형 패턴(110) 상에도 형성될 수 있다. 계면막(155)은 제1 희생 패턴(171)과 게이트 전극(140) 사이에도 형성될 수 있다.
고유전율 절연막(153)은 제1 와이어 패턴(121)을 감싸도록 형성될 수 있다. 즉, 고유전율 절연막(153)은 제1 와이어 패턴(121)의 둘레에 형성될 수 있다. 고유전율 절연막(153)은 기판(100)과 게이트 전극(140) 사이에 형성될 수 있다. 고유전율 절연막(153)은 제1 와이어 패턴(121)과 게이트 전극(140) 사이에 형성될 수 있다. 고유전율 절연막(153)은 제1 스페이서(135)와 게이트 전극(140) 사이에도 형성될 수 있다. 고유전율 절연막(153)은 게이트 스페이서(151)와 게이트 전극(140) 사이에도 형성될 수 있다.
제1 와이어 패턴(121)이 실리콘(Si)을 포함할 경우, 계면막(155)은 실리콘 산화막(SiO2)을 포함할 수 있다. 이 때, 계면막(155)은 제1 와이어 패턴(121)의 둘레, 기판(100)의 상면 상 및 제1 희생 패턴(171)과 게이트 전극(140) 사이에 형성될 수 있지만, 게이트 스페이서(151) 및 제1 스페이서(135)의 측벽을 따라서 형성되지 않을 수 있다.
고유전율 절연막(153)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상술한 것과 같이, 계면막(155)이 생략되는 경우, 고유전율 절연막(153)은 상술한 고유전체 물질뿐만 아니라, 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막 등을 포함할 수도 있다.
게이트 스페이서(151)는 제1 방향(X1)으로 연장되어 형성될 수 있다. 예를 들어, 게이트 스페이서(151)는, 게이트 전극(140)과 동일한 방향으로 연장되어 형성될 수 있다. 게이트 스페이서(151)는, 제1 와이어 패턴(121)과 교차하는 방향으로 연장되어 형성될 수 있다.
게이트 스페이서(151)는, 게이트 전극(140)과 반도체 패턴(161) 사이에 배치될 수 있다. 구체적으로, 게이트 스페이서(151)는, 게이트 절연막(157)과 반도체 패턴(161) 사이에 배치될 수 있다. 게이트 스페이서(151)는 게이트 전극(140)의 양 측벽 상에 형성될 수 있다. 게이트 스페이서(151)는, 게이트 전극(140)을 기준으로, 서로 마주보며 형성될 수 있다.
게이트 스페이서(151)는, 도 3을 참조하면, 제1 와이어 패턴(121)의 상면 및 측면의 둘레를 감싸도록 형성될 수 있다. 또한, 게이트 스페이서(151)는, 제1 스페이서(135)의 측면을 감싸도록 형성될 수 있다. 게이트 스페이서(151)와 제1 스페이서(135)는 예를 들어, 서로 접촉되도록 형성될 수 있다.
도면에서는 예시적으로 게이트 스페이서(151)가 단일막 구조를 가지는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 게이트 스페이서(151)는 예를 들어, 다중막 구조를 가질 수도 있다.
도면에서는 예시적으로 제1 와이어 패턴의 종단(121')과 게이트 스페이서(151)와 반도체 패턴(161) 사이의 경계가 동일한 것으로 도시하였으나, 이는 설명의 편의성을 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 게이트 스페이서(151)는, 제1 와이어 패턴의 종단(121') 보다 반도체 패턴(161) 쪽으로 더 돌출되어 형성될 수도 있음은 물론이다.
트리밍(trimming) 공정 등을 통해, 게이트 전극(140)에 의해 둘러싸인 제1 와이어 패턴(121)의 모서리 부분이 둥그렇게 되었을 경우, 게이트 스페이서(140)와 접촉하는 제1 와이어 패턴(121)의 측면의 일부의 단면과, 게이트 전극(140)에 의해 둘러싸인 제1 와이어 패턴(121)의 단면은 서로 다를 수 있다.
게이트 스페이서(151)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 스페이서(135)는 제1 와이어 패턴(121)와 기판(100) 사이 및 게이트 절연막(157)과 반도체 패턴(161) 사이에 배치될 수 있다. 구체적으로, 제1 스페이서(135)는 제1 와이어 패턴(121)와 기판(100) 사이 및 고유전율 절연막(153)과 반도체 패턴(161) 사이에 배치될 수 있다. 이러한 제2 게이트 스페이서(152)는, 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 몇몇 실시예에서, 제1 스페이서(135)와 게이트 절연막(157) 사이의 경계면(131)은 곡면일 수 있다. 예를 들어, 제1 스페이서(135)와 게이트 절연막(157) 사이의 경계면(131)은 임의의 곡률을 가질 수 있다. 제1 스페이서(135)와 게이트 절연막(157) 사이의 경계면(131)은, 예를 들어, 게이트 전극(140)을 향해 볼록할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 공정에 따라 다양한 형상을 가질 수 있다.
본 발명의 몇몇 실시예에서, 반도체 패턴(161)과 마주보는 제1 스페이서(135)의 측면(133)은 곡면일 수 있다. 예를 들어, 반도체 패턴(161)과 마주보는 제1 스페이서(135)의 측면(133)은 임의의 곡률을 가질 수 있다. 반도체 패턴(161)과 마주보는 제1 스페이서(135)의 측면(133)은, 예를 들어, 게이트 전극(140)을 향해 볼록할 수 있다.
제1 스페이서(135)와 게이트 절연막(157) 사이의 경계면(131)은, 제1 와이어 패턴(121)으로부터 기판(100)을 향해 연장되는 제1 측벽(131)일 수 있다. 반도체 패턴(161)과 마주보는 제1 스페이서(135)의 측면(133)은, 제1 와이어 패턴(121)으로부터 기판(100)을 향해 연장되는 제2 측벽(133)일 수 있다. 본 발명의 몇몇 실시예에서, 제1 측벽(131)과 제2 측벽(133) 중 적어도 하나는, 예를 들어, 게이트 전극(140)을 향해 볼록할 수 있다. 예를 들어, 제1 스페이서(135)의 제1 측벽(131)과 제2 측벽(133)은 모두 게이트 전극(140)을 향해 볼록할 수 있다.
반도체 패턴(161)과 마주보는 제1 스페이서(135)의 측면(133)의 곡률은, 제1 스페이서(135)와 게이트 절연막(157) 사이의 경계면(131)의 곡률과 같을 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 반도체 패턴(161)과 마주보는 제1 스페이서(135)의 측면(133)의 곡률과 제1 스페이서(135)와 게이트 절연막(157) 사이의 경계면(131)의 곡률은 상이할 수 있다.
제1 스페이서(135)는 게이트 절연막(157)과 접할 수 있다. 예를 들어, 제1 스페이서(135)의 제1 측벽(131)은 고유전율 절연막(153)과 접할 수 있으나, 이에 제한되는 것은 아니다.
제1 스페이서(135)는 반도체 패턴(161)의 일부와 접할 수 있다. 예를 들어, 제1 스페이서(135)의 제2 측벽(133)은, 반도체 패턴(161)이 제1 와이어 패턴(121)과 수직적으로 중첩되는 부분과 접할 수 있다.
제1 스페이서(135)의 제2 측벽(133)은, 제1 와이어 패턴의 종단(121')부터 시작되어 기판(100)을 향해 연장될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 스페이서(135)의 제2 측벽(133)은, 제1 와이어 패턴의 종단(121')부터 시작되지 않을 수도 있다. 예를 들어, 제1 스페이서(135)의 제2 측벽(133)은, 제1 와이어 패턴의 종단(121')으로부터 임의의 거리만큼 이격된 지점부터 시작되어, 기판(100)을 향해 연장될 수 있다.
제1 스페이서(135)는 임의의 지점들에서 서로 다른 두께를 가질 수 있다. 구체적으로, 제1 와이어 패턴(121)은, 제1 와이어 패턴의 종단(121')으로부터 제1 거리(D1)만큼 이격된 제1 지점(P1) 및 제2 거리(D2)만큼 이격된 제2 지점(P2)을 포함할 수 있다. 여기서, 제2 거리(D2)는 제1 거리(D1) 보다 클 수 있다.
제1 와이어 패턴(121)의 제1 지점(P1)에서의 제1 스페이서의 두께(TH1)는, 제1 와이어 패턴(121)의 제2 지점(P2)에서의 제1 스페이서의 두께(TH2)와 상이할 수 있다. 예를 들어, 1 와이어 패턴(121)의 제1 지점(P1)에서의 제1 스페이서의 두께(TH1)는, 제1 와이어 패턴(121)의 제2 지점(P2)에서의 제1 스페이서의 두께(TH2) 보다 작을 수 있다.
제1 스페이서(135)는 게이트 스페이서(151)와 동일한 물질을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 스페이서(135)는 게이트 스페이서(151)에 포함되는 물질의 유전율과 상이한 유전율을 갖는 물질을 포함할 수도 있다.
예를 들어, 제1 스페이서(135)는, 게이트 스페이서(151)에 포함되는 물질의 유전율보다 작은 유전율을 갖는 물질을 포함할 수도 있다. 게이트 스페이서(151)에 포함되는 물질의 유전율이 제1 스페이서(135)에 포함되는 물질의 유전율 보다 높을 경우, 게이트 전극(140)과 반도체 패턴(161) 사이의 기생 캐패시턴스(parasitic capacitance)를 줄여줄 수 있다.
제1 스페이서(135)에 포함되는 물질의 유전율이 게이트 스페이서(151)에 포함되는 물질의 유전율보다 낮은 경우, 제1 스페이서(135)는 예를 들어, 저유전율 유전 물질, SiN, SiCN, SiON, SiBN, SiOCN, SiBCN, SiOC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율 유전 물질은 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다.
이하에서, 도 1, 도 3 내지 도 5, 도 7, 도 8을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 7은 도 1의 A-A'선을 따라 절단한 단면도이다. 도 8은 도 7의 K영역을 확대한 확대도이다.
도 1, 도 3 내지 도 5, 도 7, 도 8을 참조하면, 제1 스페이서(135)와 게이트 절연막(157) 사이의 경계면(131)은 곡면일 수 있다. 즉, 제1 스페이서(135)의 제1 측벽(131)은 임의의 곡률을 가질 수 있다.
도 7 및 도 8에서, 제1 스페이서(135)의 제1 측벽(131)이 기판(100)에 대해 수직인 것으로 도시하였으나, 이는 편의를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 스페이서(135)의 제1 측벽(131)은 0에 가까운 곡률을 가질 수 있다.
제1 스페이서(135)는, 임의의 지점에서 서로 다른 두께를 가질 수 있다. 구체적으로, 제1 와이어 패턴(121)은, 제1 와이어 패턴의 종단(121')으로부터 제3 거리(D3)만큼 이격된 제3 지점(P3) 및 제4 거리(D4)만큼 이격된 제4 지점(P4)을 포함할 수 있다. 여기서, 제4 거리(D4)는 제3 거리(D3) 보다 클 수 있다.
제1 와이어 패턴(121)의 제3 지점(P3)에서의 제1 스페이서의 두께(TH3)는, 제1 와이어 패턴(121)의 제4 지점(P4)에서의 제1 스페이서의 두께(TH4)와 상이할 수 있다. 예를 들어, 1 와이어 패턴(121)의 제3 지점(P3)에서의 제1 스페이서의 두께(TH3)는, 제1 와이어 패턴(121)의 제4 지점(P4)에서의 제1 스페이서의 두께(TH4) 보다 작을 수 있다.
이하에서, 도 1, 도 4, 도 5, 도 9 내지 도 12를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 9는 도 1의 A-A'선을 따라 절단한 단면도이다. 도 10은 도 1의 B-B'선을 따라 절단한 단면도로, 구체적으로는 제1 와이어 패턴(121)과 수직적으로 중첩되는 반도체 패턴(161)의 일부를 지나도록 절단한 단면도이다. 도 11은 도 1의 B-B'선을 따라 절단한 단면도로, 제1 스페이서(135)의 제1 측벽(131)과 제2 측벽(133) 사이를 지나도록 절단한 단면도이다. 도 12는 도 9의 L영역을 확대한 확대도이다.
도 1, 도 4, 도 5, 도 9 내지 도 12를 참조하면, 반도체 패턴(161)과 마주보는 제1 스페이서(135)의 측면(133)은 곡면일 수 있다. 즉, 제1 스페이서(135)의 제2 측벽(133)은 임의의 곡률을 가질 수 있다.
도 9 및 도 12에서, 제1 스페이서(135)의 제2 측벽(133)이 기판(100)에 대해 수직인 것으로 도시하였으나, 이는 편의를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 스페이서(135)의 제2 측벽(132)은 0에 가까운 곡률을 가질 수 있다.
도 10을 참조하면, 도 3에서와 달리, 제1 스페이서(135)의 일부는, 제1 와이어 패턴(121)과 반도체 패턴(161) 사이에 배치되지 않을 수 있다. 또한, 제1 스페이서(135)의 일부는, 제1 희생 패턴(171)과 반도체 패턴(161) 사이에 배치되지 않을 수 있다. 즉, 도 1의 B-B'선을 따라, 제1 와이어 패턴(121)과 수직적으로 중첩되는 반도체 패턴(161)의 일부를 지나도록 절단한 단면도에서, 제1 스페이서(135)는 게이트 스페이서(151)와 반도체 패턴(161) 사이에만 배치되는 것으로 보일 수 있다.
도 11을 참조하면, 제1 스페이서(135)는 제1 와이어 패턴(121)과 제1 희생 패턴(171) 사이에 배치될 수 있다. 즉, 도 1의 B-B'선을 따라, 제1 스페이서(135)의 제1 측벽(131)과 제2 측벽(133) 사이를 지나도록 절단한 단면도에서, 제1 스페이서(135)는 제1 와이어 패턴(121)과 제1 희생 패턴(171) 사이에 배치되는 것으로 보일 수 있다.
제1 와이어 패턴(121)은, 제1 와이어 패턴의 종단(121')으로부터 제5 거리(D5)만큼 이격된 제5 지점(P5) 및 제6 거리(D6)만큼 이격된 제6 지점(P6)을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 제1 스페이서(135)의 제2 측벽(133)은, 제5 지점(D5)에서부터 기판(100)을 향해 연장될 수 있다.
제1 스페이서(135)는, 임의의 지점에서 서로 다른 두께를 가질 수 있다. 여기서, 제6 거리(D6)는 제5 거리(D5) 보다 클 수 있다.
제1 와이어 패턴(121)의 제5 지점(P5)에서의 제1 스페이서의 두께(TH5)는, 제1 와이어 패턴(121)의 제6 지점(P6)에서의 제1 스페이서의 두께(TH6)와 상이할 수 있다. 예를 들어, 1 와이어 패턴(121)의 제5 지점(P5)에서의 제1 스페이서의 두께(TH5)는, 제1 와이어 패턴(121)의 제6 지점(P6)에서의 제1 스페이서의 두께(TH6) 보다 작을 수 있다.
이하에서, 도 1, 도 4, 도 5, 도 10, 도 11, 도 13, 도 14를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 13은 도 1의 A-A'선을 따라 절단한 단면도이다. 도 14는 도 13의 M 영역을 확대한 확대도이다.
도 1, 도 4, 도 5, 도 10, 도 11, 도 13, 도 14를 참조하면, 제1 스페이서(135)와 게이트 절연막(157) 사이의 경계면(131)은 곡면일 수 있다. 또한, 반도체 패턴(161)과 마주보는 제1 스페이서(135)의 측면(133)은 곡면일 수 있다. 즉, 제1 스페이서(135)의 제1 측벽(131)과 제2 측벽(133)은 임의의 곡률을 가질 수 있다.
도 13 및 도 14에서, 제1 스페이서(135)의 제1 측벽(131) 및 제2 측벽(133)이 기판(100)에 대해 수직인 것으로 도시하였으나, 이는 편의를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 스페이서(135)의 제1 측벽(131) 및 제2 측벽(133)은 0에 가까운 곡률을 가질 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치의 제1 스페이서(135)는, 제1 스페이서(135)의 형상을 변형함으로써, 후속 공정 중 하나인 소오스/드레인의 에피텍셜 성장 시, 원활히 진행될 수 있도록 할 수 있다.
구체적으로, 제1 스페이서(135)의 제2 측벽(133)이 제1 와이어 패턴의 종단(121')부터 기판(100)을 향해 연장되고, 기판(100)에 대해 수직인 기울기를 갖는 경우, 에픽텍셜 성장이 원활하지 않게 되어 제1 스페이서(135)와 반도체 패턴(161) 사이에 에어 갭(air-gap)이 형성될 수도 있다.
그러나, 본 발명의 몇몇 실시예들과 같이 제1 스페이서(135)의 모양을 변형시키는 경우, 제1 와이어 패턴(121)과 접하는 부분의 제1 스페이서(135)의 두께(예를 들어, TH1)이 얇게 되고, 이로 인해 에피텍셜 성장이 원활하게 되어, 에어 갭(air-gap) 형성을 감소시킬 수 있다.
이하에서, 도 1, 도 15를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 15는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 1 및 도 15를 참조하면, 본 발명의 기술적 사상에 따른 반도체 장치에서, 하부 스페이서 패턴(237)은 제1 희생 패턴(171) 상에 형성될 수 있다. 다시 말해서, 하부 스페이서 패턴(237)은, 기판(100)과 반도체 패턴(161) 사이에 배치될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 도 2 내지 도 14에 도시한 바와 같이, 하부 스페이서 패턴(237)을 포함하지 않을 수도 있다.
하부 스페이서 패턴(237)은 제1 스페이서(135)로부터 연장된 것일 수 있다. 본 발명의 몇몇 실시예에서, 하부 스페이서 패턴(237)은 제1 희생 패턴(171)의 일부를 노출시키도록 형성될 수 있다. 즉, 하부 스페이서 패턴(237)은, 예를 들어, 비연속적일 수 있다.
반도체 패턴(161)은, 예를 들어, 하부 스페이서 패턴(237)에 의해 노출된 제1 희생 패턴(171)의 일부와 접할 수 있다. 도 15에서, 제1 스페이서(135)의 제1 측벽(131)과 제2 측벽(133)이 게이트 전극(140)을 향해 볼록한 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 스페이서(135)의 제1 측벽(131)과 제2 측벽(133) 중 어느 하나만 게이트 전극(140)을 향해 볼록할 수 있다. 즉, 제1 스페이서(135)의 제1 측벽(131)과 제2 측벽(133) 중 적어도 하나는, 임의의 곡률을 가질 수 있고, 예를 들어, 0에 가까운 곡률을 가질 수도 있다.
이하에서, 도 1 및 도 16을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 16은 도 1의 A-A'선을 따라 절단한 단면도이다.
도 16을 참조하면, 하부 스페이서 패턴(237)은 제1 희생 패턴(171) 상에 형성될 수 있다. 도 15에 도시된 바와 달리, 하부 스페이서 패턴(237)은 제1 희생 패턴(171)의 일부를 노출시키지 않을 수 있다. 도 16에서, 제1 스페이서(135)의 제1 측벽(131)과 제2 측벽(133)이 게이트 전극(140)을 향해 볼록한 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 스페이서(135)의 제1 측벽(131)과 제2 측벽(133) 중 어느 하나만 게이트 전극(140)을 향해 볼록할 수 있다. 즉, 제1 스페이서(135)의 제1 측벽(131)과 제2 측벽(133) 중 적어도 하나는, 임의의 곡률을 가질 수 있고, 예를 들어, 0에 가까운 곡률을 가질 수도 있다.
이하에서, 도 1, 도 17a 내지 도 20을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 17a 및 도 17b는 도 1의 A-A'선을 따라 절단한 단면도이다. 도 18은 도 1의 B-B'선을 따라 절단한 단면도이다. 도 19는 도 1의 C-C'선을 따라 절단한 단면도이다. 도 20은 도 1의 D-D'선을 따라 절단한 단면도이다.
도 1, 도 17a 및 도 17b를 참조하면, 본 발명의 기술적 사상에 따른 반도체 장치는, 제1 와이어 패턴(121) 상에, 제1 와이어 패턴(121)과 이격되는 제2 와이어 패턴(122) 및 제3 와이어 패턴(123)을 더 포함할 수 있다.
다시 말해서, 전술한 바와 같이, 본 발명의 기술적 사상에 따른 반도체 장치는, 복수개의 와이어 패턴을 포함할 수 있다.
제2 와이어 패턴(122) 및 제3 와이어 패턴(123)은 기판(100) 상에, 기판(100)과 이격되어 형성될 수 있다. 제2 와이어 패턴(122) 및 제3 와이어 패턴(123)은 제2 방향(X2)으로 연장되어 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 와이어 패턴(122) 및 제3 와이어 패턴(123)은 게이트 전극(140)과 다른 방향으로 연장되어 형성될 수 있다. 제2 와이어 패턴(122) 및 제3 와이어 패턴(123)은 게이트 전극(140)을 관통하여 연장될 수 있다.
제3 스페이서(335)는, 제3 와이어 패턴(123)으로부터 제2 와이어 패턴(122)을 향해 연장되는 제5 측벽(331) 및 제6 측벽(333)을 포함할 수 있다. 제5 측벽(331) 및 제6 측벽(333)은 임의의 곡률을 가질 수 있다. 제5 측벽(331) 및 제6 측벽(333)은, 예를 들어, 게이트 전극(140)을 향해 볼록할 수 있다. 도 17a에서, 제5 측벽(331)과 제6 측벽(333)이 곡면인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제5 측벽(331) 및 제6 측벽(333)은 0에 가까운 곡률을 가질 수 있다.
도 17a에서, 제1 희생 패턴(171) 상에 하부 스페이서 패턴(237)을 비포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 복수의 와이어 패턴을 포함하는 반도체 장치에서, 상술한 바와 같이, 제1 희생 패턴(171) 상에 하부 스페이서 패턴(237)을 더 포함할 수 있음은 물론이다. 또한, 몇몇 실시예에서, 비연속적인 하부 스페이서 패턴(237)을 더 포함할 수 있음은 물론이다.본 발명의 몇몇 실시예에서, 제2 와이어 패턴(122) 및 제3 와이어 패턴(123)은 반도체 패턴(161) 내로 비연장될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 예를 들어, 제2 와이어 패턴(122) 및 제3 와이어 패턴(123)은 반도체 패턴(161) 내로 연장되어, 반도체 패턴(161)이 제2 와이어 패턴(122) 및 제3 와이어 패턴(123)을 감싸는 형태로 형성될 수 있다.
도면에서, 제2 와이어 패턴(122) 및 제3 와이어 패턴(123)의 길이와, 게이트 전극(140)의 일측의 게이트 스페이서(151)로부터 타측의 게이트 스페이서(151)까지의 길이가 동일한 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 와이어 패턴(122) 및 제3 와이어 패턴(123)은 게이트 스페이서(151) 보다 돌출되어 형성될 수도 있다.
이하에서, 본 발명의 기술적 사상에 따른 반도체 장치는, 예를 들어, 두 개의 와이어 패턴을 포함하는 것으로 가정하고 설명한다. 다시 도 1, 도 17b 내지 도 20을 참조하면, 제2 와이어 패턴(122)의 단면은 사각형 일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 트리밍(trimming) 공정 등을 통해, 제2 와이어 패턴(122)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
제2 와이어 패턴(122)은 예를 들어, 제1 와이어 패턴(121)과 동일한 물질을 포함할 수 있다. 제2 와이어 패턴(122)은, 트랜지스터의 채널 영역으로 사용될 수 있다.
반도체 패턴(161)은 제1 와이어 패턴(121)의 양 측뿐만 아니라, 제2 와이어 패턴(122)의 양 측에 배치될 수 있다. 반도체 패턴(161)의 또 다른 일부는, 제2 와이어 패턴(122)과 수직적으로 중첩될 수 있다. 반도체 패턴(161)의 또 다른 일부는, 앞서 설명한 제1 와이어 패턴(121)과 수직적으로 중첩하는 부분과 다른 부분일 수 있다. 예를 들어, 반도체 패턴(161)의 또 다른 일부는, 기판(100)과 제2 와이어 패턴(122) 사이에, 게이트 전극(140) 방향으로 만입될 수 있다. 반도체 패턴(161)의 또 다른 일부는, 후술할 제2 스페이서(235)와 접할 수 있다.
또한, 본 발명의 몇몇 실시예에서, 반도체 패턴(161)은 제1 와이어 패턴의 종단(121')을 감싸도록 형성될 수 있다.
게이트 전극(140)은 제2 와이어 패턴(122)을 감쌀 수 있다. 게이트 전극(140)은 제1 와이어 패턴(121)과 제2 와이어 패턴(122) 사이의 이격된 공간에 형성될 수 있다.
게이트 절연막(157)은, 게이트 전극(140)과 제1 와이어 패턴(121) 사이뿐만 아니라, 제2 와이어 패턴(122)과 게이트 전극(140) 사이에 형성될 수 있다. 또한, 게이트 절연막(157)은 제2 스페이서(235)와 게이트 전극(140) 사이에도 형성될 수 있다.
게이트 절연막(157)은 제2 와이어 패턴(122)을 감싸도록 형성될 수 있다. 즉, 게이트 절연막(157)은, 제2 와이어 패턴(122)의 둘레를 따라 형성될 수 있다.
제2 스페이서(235)는 제1 와이어 패턴(121)과 제2 와이어 패턴(122) 사이 및 게이트 절연막(157)과 반도체 패턴(161) 사이에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 제2 스페이서(235)와 게이트 절연막(157) 사이의 경계면(231)은 곡면일 수 있다. 예를 들어, 제2 스페이서(235)와 게이트 절연막(157) 사이의 경계면(231)은 임의의 곡률을 가질 수 있다. 제2 스페이서(235)와 게이트 절연막(157) 사이의 경계면(231)은, 예를 들어, 게이트 전극(140)을 향해 볼록할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 공정에 따라 다양한 형상을 가질 수 있다.
본 발명의 몇몇 실시예에서, 반도체 패턴(161)과 마주보는 제2 스페이서(235)의 측면(233)은 곡면일 수 있다. 예를 들어, 반도체 패턴(161)과 마주보는 제2 스페이서(235)의 측면(233)은 임의의 곡률을 가질 수 있다. 반도체 패턴(161)과 마주보는 제2 스페이서(235)의 측면(233)은, 예를 들어, 게이트 전극(140)을 향해 볼록할 수 있다.
제2 스페이서(235)와 게이트 절연막(157) 사이의 경계면(231)은, 제2 와이어 패턴(122)으로부터 기판(100)을 향해 연장되는 제3 측벽(231)일 수 있다. 반도체 패턴(161)과 마주보는 제2 스페이서(235)의 측면(233)은, 제2 와이어 패턴(122)으로부터 기판(100)을 향해 연장되는 제4 측벽(233)일 수 있다. 본 발명의 몇몇 실시예에서, 제3 측벽(231)과 제4 측벽(233) 중 적어도 하나는, 예를 들어, 게이트 전극(140)을 향해 볼록할 수 있다. 예를 들어, 제2 스페이서(235)의 제3 측벽(231)과 제4 측벽(233)은 모두 게이트 전극(140)을 향해 볼록할 수 있다.
반도체 패턴(161)과 마주보는 제2 스페이서(235)의 측면(233)의 곡률은, 제2 스페이서(235)와 게이트 절연막(157) 사이의 경계면(231)의 곡률과 같을 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 반도체 패턴(161)과 마주보는 제2 스페이서(235)의 측면(233)의 곡률과 제2 스페이서(235)와 게이트 절연막(157) 사이의 경계면(231)의 곡률은 상이할 수 있다.
제2 스페이서(235)는 게이트 절연막(157)과 접할 수 있다. 예를 들어, 제2 스페이서(235)의 제3 측벽(231)은 고유전율 절연막(153)과 접할 수 있으나, 이에 제한되는 것은 아니다.
제2 스페이서(235)의 제4 측벽(233)은, 제1 와이어 패턴의 종단(121')부터 시작되어 제2 와이어 패턴(122)을 향해 연장될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 스페이서(235)의 제4 측벽(233)은, 제1 와이어 패턴의 종단(121')부터 시작되지 않을 수도 있다. 예를 들어, 제2 스페이서(235)의 제4 측벽(233)은, 제1 와이어 패턴의 종단(121')으로부터 임의의 거리만큼 이격된 지점부터 시작되어, 제1 와이어 패턴(121)을 향해 연장될 수 있다.
제2 스페이서(235)도, 제1 스페이서(135)와 마찬가지로, 임의의 지점들에서 서로 다른 두께를 가질 수 있다. 예를 들어, 제2 스페이서(235)는, 제1 스페이서(135)와 마찬가지로, 제1 와이어 패턴의 종단(121') 측에서의 두께와 게이트 절연막(157)과 가까운 측에서의 두께가 상이할 수 있다.
제2 스페이서(235)는, 제1 스페이서(135)와 동일한 물질을 포함할 수 있다.
이하에서, 도 1, 도 18 내지 도 20, 도 21을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 21은 도 1의 A-A'선을 따라 절단한 단면도이다.
도 1, 도 18 내지 도 20, 도 21을 참조하면, 제2 스페이서(235)와 게이트 절연막(157) 사이의 경계면(231)은 곡면일 수 있다. 즉, 제2 스페이서(235)의 제3 측벽(231)은 임의의 곡률을 가질 수 있다.
도 21에서, 제2 스페이서(235)의 제3 측벽(231)이 기판(100)에 대해 수직인 것으로 도시하였으나, 이는 편의를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 스페이서(235)의 제3 측벽(231)은 0에 가까운 곡률을 가질 수 있다.
이하에서, 도 1, 도 19, 도 20, 도 22, 도 23, 도 24를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 22는 도 1의 A-A'선을 따라 절단한 단면도이다. 도 23은 도 1의 B-B'선을 따라 절단한 단면도로, 구체적으로는 제1 와이어 패턴(121)과 수직적으로 중첩되는 반도체 패턴(161)의 일부를 지나도록 절단한 단면도이다. 도 24는 도 1의 B-B'선을 따라 절단한 단면도로, 제1 스페이서(135)의 제1 측벽(131)과 제2 측벽(133) 사이를 지나도록 절단한 단면도이다.
도 1, 도 19, 도 20, 도 22, 도 23, 도 24를 참조하면, 반도체 패턴(161)과 마주보는 제2 스페이서(235)의 측면(233)은 곡면일 수 있다. 즉, 제2 스페이서(235)의 제4 측벽(233)은 임의의 곡률을 가질 수 있다.
도 22에서, 제2 스페이서(235)의 제4 측벽(233)이 기판(100)에 대해 수직인 것으로 도시하였으나, 이는 편의를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 스페이서(235)의 제4 측벽(232)은 0에 가까운 곡률을 가질 수 있다.
도 23을 참조하면, 제2 스페이서(235)의 일부는, 제2 와이어 패턴(122)과 반도체 패턴(161) 사이에 배치되지 않을 수 있다. 또한, 제2 스페이서(235)의 일부는, 제1 와이어 패턴(121)과 반도체 패턴(161) 사이에 배치되지 않을 수 있다. 즉, 도 1의 B-B'선을 따라, 제1 와이어 패턴(121)과 수직적으로 중첩되는 반도체 패턴(161)의 일부를 지나도록 절단한 단면도에서, 제2 스페이서(235)는 게이트 스페이서(151)와 반도체 패턴(161) 사이에만 배치되는 것으로 보일 수 있다.
도 24를 참조하면, 제2 스페이서(235)는 제1 와이어 패턴(121)과 제2 와이어 패턴(122) 사이에 배치될 수 있다. 즉, 도 1의 B-B'선을 따라, 제1 스페이서(135)의 제1 측벽(131)과 제2 측벽(133) 사이를 지나도록 절단한 단면도에서, 제2 스페이서(235)는 제1 와이어 패턴(121)과 제2 와이어 패턴(122) 사이에 배치되는 것으로 보일 수 있다.
이하에서, 도 1, 도 19, 도 20, 도 23 내지 도 25를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 25는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 1, 도 19, 도 20, 도 23 내지 도 25를 참조하면, 제2 스페이서(235)와 게이트 절연막(157) 사이의 경계면(231)은 곡면일 수 있다. 또한, 반도체 패턴(161)과 마주보는 제2 스페이서(235)의 측면(233)은 곡면일 수 있다. 즉, 제2 스페이서(235)의 제3 측벽(231)과 제4 측벽(233)은 임의의 곡률을 가질 수 있다.
도 25에서, 제2 스페이서(235)의 제3 측벽(231) 및 제4 측벽(233)이 기판(100)에 대해 수직인 것으로 도시하였으나, 이는 편의를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 스페이서(235)의 제3 측벽(231) 및 제4 측벽(233)은 0에 가까운 곡률을 가질 수 있다.
이하에서, 도 1, 도 17b 도 21, 도 22, 도 25, 도 26 내지 도 33을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 26 내지 도 33은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계의 도면들로서, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 제조하는 예시적인 방법에 관한 것이다. 도 26 내지 도 33은, 도 1의 A-A'선을 따라 절단한 단면도이다.
도 26을 참조하면, 기판(100) 상에 몰드막을 형성할 수 있다.
몰드막은, 교대로 적층된 제1 희생층(171'), 제1 와이어 층(121''), 제2 희생층(172') 및 제2 와이어 층(122')을 포함할 수 있다. 도면에서, 제1 희생층(171'), 제1 와이어 층(121''), 제2 희생층(172') 및 제2 와이어 층(122')만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 필요에 따라 더 많은 희생층 및 와이어 층이 교대로 적층될 수 있다.
제1 희생층(171') 및 제2 희생층(172')은, 상술한 제1 희생 패턴(171)과 동일한 물질을 포함할 수 있다.
몰드막 상에는, 더미 게이트 구조체(350)가 형성될 수 있다. 더미 게이트 구조체는, 더미 게이트 스페이서(351), 더미 게이트 전극(353), 더미 게이트 절연막(357) 및 하드 마스크(359)를 포함할 수 있다.
도 27을 참조하면, 몰드막 내에 트렌치(161t)가 형성될 수 있다. 트렌치(161t)는, 더미 게이트 구조체(350)를 마스크로 하여 형성될 수 있다. 트렌치(161t)의 바닥면은 제1 희생 패턴(171)에 의해 정의될 수 있다. 다시 말해서, 몇몇 실시예에서, 트렌치(161t)는 기판(100) 상면을 노출시키지 않도록 형성될 수 있다.
제1 희생 패턴(171)은, 트렌치(161t) 형성 후, 더미 게이트 구조체(350)와 중첩(overlapped)되는 기판(100) 상의 영역뿐만 아니라. 더미 게이트 구조체(35)와 비중첩(non-overlapped)되는 기판(100) 상의 영역에도 형성되어 있을 수 있다. 몇몇 실시예에서, 더미 게이트 구조체(35)와 중첩되는 기판(100) 상의 영역에 형성되어 있는 제1 희생 패턴(171)의 높이와, 비중첩되는 기판(100) 상의 영역에 형성되어 있는 제1 희생 패턴(171)의 높이는 상이할 수 있다. 여기서 높이는, 기판(100) 상면을 기준으로 한다.
제1 희생 패턴(171), 제1 와이어 패턴(121), 제2 희생 패턴(172) 및 제2 와이어 패턴(122)은, 트렌치(161t)의 형성으로 인해 형성될 수 있다. 예를 들어, 트렌치(161t)는 제1 와이어 패턴의 종단(121')을 노출시킬 수 있다.
도 28을 참조하면, 제1 리세스(335r)와 제2 리세스(435r)가 형성될 수 있다. 제1 리세스(335r)는 기판(100)과 제1 와이어 패턴(121) 사이에 형성될 수 있다. 제1 리세스(335r)는, 트렌치(161t)에 의해 노출된 제1 희생 패턴(171)의 일부를 제거하여 형성될 수 있다.
제1 리세스(335r)의 측벽 중 하나는 제1 와이어 패턴(121)에 의해 정의될 수 있다. 제1 리세스의 바닥면(335s)은, 제1 와이어 패턴(121)에서 기판(100)을 향해 연장될 수 있다. 제1 리세스의 바닥면(335s)은, 예를 들어, 제1 와이어 패턴의 종단(121')으로부터 임의의 거리만큼 이격된 지점에서부터 시작되어, 기판(100)을 향해 연장될 수 있다.
제2 리세스(435r)는 제1 와이어 패턴(121)과 제2 와이어 패턴(122) 사이에 형성될 수 있다. 제2 리세스(435r)는 트렌치(161t)에 의해 노출된 제2 희생 패턴(172)의 일부를 제거하여 형성될 수 있다.
제2 리세스(435r)의 양 측벽은, 제2 리세스(435r)에 의해 노출되는 제1 와이어 패턴(121)의 일부 및 제2 와이어 패턴(122)의 일부에 의해 각각 정의될 수 있다. 제2 리세스(435r)의 바닥면(435s)은 제2 희생 패턴(172)에 의해 정의될 수 있다. 제2 리세스의 바닥면(435s)은 제2 와이어 패턴(122)에서 시작되어, 제1 와이어 패턴(121)을 향해 연장될 수 있다. 제2 리세스의 바닥면(435s)은, 예를 들어, 제1 와이어 패턴의 종단(121')으로부터 임의의 거리만큼 이격된 지점에서부터 시작되어, 제2 와이어 패턴(122)을 향해 연장될 수 있다.
제1 리세스(335r)의 바닥면(335s)은, 예를 들어, 곡면일 수 있다. 제2 리세스(435r)의 바닥면(435s)은, 예를 들어, 곡면일 수 있다. 다시 말해서, 제1 리세스의 바닥면(335s)과 제2 리세스의 바닥면(435s)은 임의의 곡률을 가질 수 있다. 도면에서 제1 리세스의 바닥면(335s)과 제2 리세스의 바닥면(435s)이 곡면인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 리세스의 바닥면(335s)과 제2 리세스의 바닥면(435s)은 0에 가까운 곡률을 가질 수도 있다.
도 29를 참조하면, 제1 리세스(335r) 및 제2 리세스(435r)를 채우고, 트렌치(161t)의 바닥면을 따라 형성되는 스페이서 막(237')이 형성될 수 있다. 또한, 스페이서 막(237')은 더미 게이트 스페이서(351)의 측벽 상과 제1 와이어 패턴의 종단(121') 및 제2 와이어 패턴(122)의 종단 상에도 형성될 수 있다. 도면에서, 스페이서 막(237')은 하드 마스크(359) 상면 상에 형성되지 않는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 공정에 따라 스페이서 막(237')은 하드 마스크(359) 상면 상에도 형성될 수 있음은 물론이다.
스페이서 막(237')은, 상술한 제1 스페이서(135) 및 제2 스페이서(235)와 동일한 물질을 포함할 수 있다.
도 30을 참조하면, 제1 스페이서(135)는, 제1 리세스(335r)를 채우는 스페이서 막(237')의 일부를 제거하여 형성될 수 있다. 또한, 제2 스페이서(235)는 제2 리세스(435r)를 채우는 스페이서 막(237')의 일부를 제거하여 형성될 수 있다.
또한, 제1 와이어 패턴의 종단(121') 및 제2 와이어 패턴(122)의 종단 상에 형성된 스페이서 막(237')과, 더미 게이트 스페이서(351)의 측벽 상에 형성된 스페이서 막(237')도 제거될 수 있다.
다시말해서, 제1 스페이서(135)는 제1 리세스(335r)의 측벽 및 바닥면(335s)을 따라 형성되고, 제1 리세스(335r)의 일부를 채울 수 있다. 제2 스페이서(235)는 제2 리세스(435r)의 측벽 및 바닥면(435s)을 따라 형성되고, 제2 리세스(435r)의 일부를 채울 수 있다.
제1 스페이서(135)와 제1 희생 패턴(171) 사이의 경계면은, 곡면일 수 있다. 즉, 제1 스페이서(135)와 제1 희생 패턴(171) 사이의 경계면은 임의의 곡률을 가질 수 있다. 예를 들어, 제1 스페이서(135)와 제1 희생 패턴(171) 사이의 경계면은, 제1 희생 패턴(171)을 향해 볼록할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 제1 스페이서(135)와 제1 희생 패턴(171) 사이의 경계면은 0에 가까운 곡률을 가질 수도 있다.
제2 스페이서(235)와 제2 희생 패턴(172) 사이의 경계면은, 곡면일 수 있다. 즉, 제2 스페이서(235)와 제2 희생 패턴(172) 사이의 경계면은 임의의 곡률을 가질 수 있다. 예를 들어, 제2 스페이서(235)와 제2 희생 패턴(172) 사이의 경계면은, 제2 희생 패턴(172)을 향해 볼록할 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니고, 예를 들어, 제2 스페이서(235)와 제2 희생 패턴(172) 사이의 경계면은 0에 가까운 곡률을 가질 수도 있다.
구체적으로, 도 17b를 참조하면, 제2 스페이서(235)는 제2 와이어 패턴(122)으로부터 제1 와이어 패턴(121) 향해 연장되는 제3 측벽(231) 및 제4 측벽(233)을 포함할 수 있다. 몇몇 실시예에서, 제3 측벽(231) 및 제4 측벽(233)은 게이트 전극(140)을 향해 볼록할 수 있다.
도 26 내지 도 33에서, 제3 측벽(231)과 제4 측벽(233) 모두 곡면인 것으로 도시하였으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 도 21, 도 22, 도 25와 같이, 제3 측벽(231)과 제4 측벽(233) 중 적어도 하나는 곡면일 수 있다.
다시 도 31을 참조하면, 트렌치(161t)의 바닥면에 형성되는 스페이서 막(237')인 하부 스페이서 패턴(237)이 제거될 수 있다. 하부 스페이서 패턴(237)이 제거됨에 따라, 더미 게이트 구조체(350)와 비중첩 되는 영역에 형성되는 제1 희생 패턴(171) 상면은, 트렌치(161t)에 의해 노출될 수 있다.
트렌치(161t)의 바닥면에 형성되는 하부 스페이서 패턴(237)은, 기판(100) 상면을 향해 방향성 있는 공정을 통해 제거될 수 있다. 구체적으로, 기판(100) 상면을 향해 방향성 있는 공정을 통해, 하부 스페이서 패턴(237)의 밀도는 열화될 수 있다. 밀도가 열화된 하부 스페이서 패턴(237)은, 식각 공정 등을 통해 제거될 수 있다. 기판(100) 상면을 향해 방향성 있는 공정은, 예를 들어, IIP(ion implantation process) 또는 플라즈마를 이용한 공정 등을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 하부 스페이서 패턴(237)을 제거함으로써, 반도체 패턴(161)이 에피텍셜 성장하는 것을 원활하게 할 수 있다. 구체적으로, 제1 스페이서(135) 및 제2 스페이서(235) 물질에서는, 반도체 패턴(161)의 에피텍셜 성장이 어려울 수 있다. 따라서, 트렌치(161t)의 바닥면에 하부 스페이서 패턴(237)이 존재하는 경우, 제거가 필요하다. 본 발명의 몇몇 실시예에서, 하부 스페이서 패턴(237)이 기판(100)을 향해 방향성 있는 공정에 의해 제거됨으로써, 반도체 패턴(161)의 에피텍셜 성장 등 후속 공정이 원활하게 진행될 수 있도록 할 수 있다.
도 32를 참조하면, 본 발명의 몇몇 실시예에서, 하부 스페이서 패턴(237)은 일부만 제거되고, 나머지 일부는 제1 희생 패턴(171) 상에 남아있을 수 있다. 하부 스페이서 패턴(237)의 일부가 제거되어, 제1 희생 패턴(171)의 일부가 노출될 수 있다.
본 발명의 몇몇 실시예에서, 하부 스페이서 패턴(237)의 전부가 제거되지 않고 일부만 제거되는 경우라도, 하부 스페이서 패턴(237)에 의해 노출되는 제1 희생 패턴(171)에 의해 반도체 패턴(161)의 에피텍셜 성장 등 후속 공정이 원활히 진행될 수 있다.
도 33을 참조하면, 반도체 패턴(161)은 트렌치(161t)를 채우도록 형성될 수 있다. 반도체 패턴(161)은, 예를 들어, 에피텍셜 성장에 의해 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 반도체 패턴(161)은 증착 공정 등을 통해 형성될 수도 있다.
반도체 패턴(161)은, 제1 와이어 패턴(121) 및 제2 와이어 패턴(122)과 수직적으로 중첩되는 부분을 포함할 수 있다. 다시 말해서, 반도체 패턴(161)의 일부분은, 제1 와이어 패턴의 종단(121')을 감싸도록 형성될 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치는, 제1 스페이서(135) 및 제2 스페이서(235)의 모양을 변형하여, 제1 와이어 패턴의 종단(121')과 인접한 제1 와이어 패턴(121)의 부분에서도 반도체 패턴(161)의 에피텍셜 성장 등이 가능케 할 수 있다. 이 경우, 제1 스페이서(135) 및 제2 스페이서(235) 측면에 형성될 수 있는 에어 갭의 발생은 감소될 수 있다.
더미 게이트 구조체(350)와 제1 희생 패턴(171) 및 제2 희생 패턴(172)은 제거될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 공정에 따라 더미 게이트 스페이서(351)가 남아있을 수도 있다.
도 17b, 도 21, 도 22 및 도 25를 참조하면, 더미 게이트 구조체(350)와 제1 희생 패턴(171) 및 제2 희생 패턴(172)이 제거된 부분에, 게이트 절연막(157)과 게이트 전극(140)이 형성될 수 있다.
이하에서, 도 34를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 34는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 34를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 121: 제1 와이어 패턴
122: 제2 와이어 패턴 135: 제1 스페이서
235: 제2 스페이서 161: 반도체 패턴

Claims (10)

  1. 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴;
    상기 제1 와이어 패턴을 감싸고, 상기 제1 와이어 패턴과 교차하는 게이트 전극;
    상기 제1 와이어 패턴의 양 측에 배치되는 반도체 패턴;
    상기 게이트 전극과 상기 제1 와이어 패턴 사이에, 상기 제1 와이어 패턴을 감싸는 게이트 절연막; 및
    상기 제1 와이어 패턴 및 상기 기판 사이와, 상기 게이트 절연막과 상기 반도체 패턴 사이에 배치되는 제1 스페이서를 포함하고,
    상기 반도체 패턴의 일부는 상기 제1 와이어 패턴과 수직적으로 중첩되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 스페이서와 상기 게이트 절연막 사이의 경계면은 곡면인 반도체 장치.
  3. 제 1항에 있어서,
    상기 반도체 패턴과 마주보는 상기 제1 스페이서의 측면은 곡면인 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 와이어 패턴은 상기 제1 와이어 패턴의 종단으로부터 제1 거리만큼 이격된 제1 지점과, 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 지점을 포함하고,
    상기 제1 지점에서 상기 제1 스페이서의 두께는 상기 제2 지점에서 상기 제1 스페이서의 두께와 다른 반도체 장치.
  5. 제 1항에 있어서,
    상기 기판과 상기 반도체 패턴 사이에 배치되는 하부 스페이서 패턴을 더 포함하고, 상기 하부 스페이서 패턴은 비연속적인 반도체 장치.
  6. 제 1항에 있어서,
    상기 기판과 상기 반도체 패턴 사이에 배치되는 제1 희생 패턴을 더 포함하고,
    상기 반도체 패턴은 상기 제1 희생 패턴과 접하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 와이어 패턴 상에, 상기 제1 와이어 패턴과 이격되는 제2 와이어 패턴을 더 포함하고,
    상기 게이트 전극은, 상기 제2 와이어 패턴을 감싸고,
    상기 반도체 패턴은 상기 제2 와이어 패턴의 양측에 배치되고,
    상기 게이트 절연막은, 상기 게이트 전극과 상기 제2 와이어 패턴 사이에, 상기 제2 와이어 패턴을 감싸고,
    상기 반도체 패턴의 또 다른 일부는, 상기 제2 와이어 패턴과 수직적으로 중첩되는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제2 와이어 패턴 및 상기 제1 와이어 패턴 사이와, 상기 게이트 절연막과 상기 반도체 패턴 사이에 배치되는 제2 스페이서를 더 포함하는 반도체 장치.
  9. 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴;
    상기 제1 와이어 패턴을 감싸고, 상기 제1 와이어 패턴과 교차하는 게이트 전극;
    상기 제1 와이어 패턴의 양 측에 배치되는 반도체 패턴;
    상기 게이트 전극과 상기 제1 와이어 패턴 사이에, 상기 제1 와이어 패턴을 감싸는 게이트 절연막; 및
    상기 제1 와이어 패턴 및 상기 기판 사이와, 상기 게이트 절연막과 상기 반도체 패턴 사이에 배치되는 제1 스페이서를 포함하고,
    상기 제1 스페이서는 상기 제1 와이어 패턴으로부터 상기 기판을 향해 연장되는 제1 측벽과 제2 측벽을 포함하고,
    상기 제1 측벽 및 상기 제2 측벽 중 적어도 하나는, 상기 게이트 전극을 향해 볼록한 반도체 장치.
  10. 제 9항에 있어서,
    상기 반도체 패턴의 일부는 상기 제1 와이어 패턴과 수직적으로 중첩되는 반도체 장치.
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