KR102373620B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 반도체 패턴, 상기 반도체 패턴의 상면 상에 형성되는 블로킹 패턴, 상기 블로킹 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 제1 부분과 제2 부분을 포함하는 제1 와이어 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 양측에 배치되는 제1 와이어 패턴, 상기 제1 와이어 패턴의 제1 부분을 감싸는 게이트 전극 및 상기 제1 와이어 패턴의 제2 부분을 감싸는 컨택으로, 상기 기판의 상면을 기준으로, 상기 컨택의 바닥면의 높이는 상기 게이트 전극의 바닥면의 높이와 다른 컨택을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디를 둘러싸도록 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor) 및 멀티 브릿지 채널(Multi Bridge Channel)이 제안되었다
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 기생 트랜지스터(parasitic transistor)의 형성을 막아, SCE(short channel effect)를 억제할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 반도체 패턴, 반도체 패턴의 상면 상에 형성되는 블로킹 패턴, 블로킹 패턴 상에, 제1 방향과 다른 제2 방향으로 연장되고, 제1 부분과 제2 부분을 포함하는 제1 와이어 패턴으로, 제2 부분은 제1 부분을 중심으로 양측에 배치되는 제1 와이어 패턴, 제1 와이어 패턴의 제1 부분을 감싸는 게이트 전극 및 제1 와이어 패턴의 제2 부분을 감싸는 컨택으로, 기판의 상면을 기준으로, 컨택의 바닥면의 높이는 게이트 전극의 바닥면의 높이와 다른 컨택을 포함한다.
몇몇 실시예에서, 상기 제1 와이어 패턴의 제2 부분은, 상기 블로킹 패턴과 수직으로 중첩될 수 있다.
몇몇 실시예에서, 상기 컨택의 바닥면의 높이는, 상기 게이트 전극의 바닥면의 높이보다 높을 수 있다.
몇몇 실시예에서, 상기 제1 와이어 패턴의 제1 부분은, 상기 블로킹 패턴과 수직으로 중첩될 수 있다.
몇몇 실시예에서, 상기 컨택의 바닥면의 높이는, 상기 게이트 전극의 바닥면의 높이보다 낮을 수 있다.
몇몇 실시예에서, 상기 게이트 전극과 상기 컨택 사이에 배치되는 스페이서를 더 포함할 수 있다.
몇몇 실시예에서, 상기 제1 와이어 패턴의 제2 부분을 감싸는 에피 층을 더 포함할 수 있다.
몇몇 실시예에서, 상기 제1 와이어 패턴 상의 제2 와이어 패턴을 더 포함하고, 상기 제2 와이어 패턴은 제3 부분과, 상기 제3 부분을 중심으로 양 측에 배치되는 제4 부분을 포함하고, 상기 게이트 전극은 상기 제2 와이어 패턴의 제3 부분을 감싸고, 상기 컨택은 상기 제2 와이어 패턴의 제4 부분을 감쌀 수 있다.
몇몇 실시예에서, 상기 제1 와이어 패턴의 제2 부분을 감싸는 제1 에피 층을 더 포함하고, 상기 제2 와이어 패턴의 제4 부분을 감싸는 제2 에피 층을 더 포함할 수 있다.
몇몇 실시예에서, 상기 제1 에피 층과 상기 제2 에피 층은 서로 접할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴은, 상기 제2 와이어 패턴과 다른 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 반도체 패턴은, 상기 제1 와이어 패턴과 다른 물질을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판 상에 형성되는 반도체 막, 상기 반도체 막 상에, 제1 방향으로 연장되고 개구부를 포함하는 블로킹 패턴, 상기 블로킹 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 제1 부분과 제2 부분을 포함하는 제1 와이어 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 양 측에 배치되는 제1 와이어 패턴, 상기 제1 와이어 패턴의 제1 부분을 감싸고, 상기 개구부와 중첩되는 게이트 전극 및 상기 블로킹 패턴 상에, 상기 제1 와이어 패턴의 제2 부분을 감싸는 컨택을 포함할 수 있다.
몇몇 실시예에서, 상기 반도체 막은, 상기 개구부를 따라 형성되는 트렌치를 포함할 수 있다.
몇몇 실시예에서, 상기 게이트 전극의 일부는 상기 트렌치를 채울 수 있다.
몇몇 실시예에서, 상기 트렌치의 깊이는, 상기 반도체 막의 두께와 같거나 작을 수 있다.
몇몇 실시예에서, 상기 컨택은, 상기 블로킹 패턴과 접할 수 있다.
몇몇 실시예에서, 상기 게이트 전극과 상기 컨택 사이에 배치되는 스페이서를 더 포함할 수 있다.
몇몇 실시예에서, 상기 제1 와이어 패턴의 제2 부분을 감싸는 에피 층을 더 포함할 수 있다.
몇몇 실시예에서, 상기 제1 와이어 패턴 상의 제2 와이어 패턴을 더 포함하고, 상기 제2 와이어 패턴은 제3 부분과, 상기 제3 부분을 중심으로 양 측에 배치되는 제4 부분을 포함하고, 상기 제3 부분은 상기 개구부와 중첩되는 제2 와이어 패턴을 더 포함할 수 있다.
몇몇 실시예에서, 상기 게이트 전극은, 상기 제2 와이어 패턴의 제3 부분을 감싸고, 상기 컨택은, 상기 제2 와이어 패턴의 제4 부분을 감쌀 수 있다.
몇몇 실시예에서, 상기 제1 와이어 패턴의 제2 부분을 감싸는 제1 에피 층을 더 포함하고, 상기 제2 와이어 패턴의 제4 부분을 감싸는 제2 에피 층을 더 포함할 수 있다.
몇몇 실시예에서, 상기 제1 에피 층과 상기 제2 에피 층은 서로 접할 수 있다.
몇몇 실시예에서, 상기 반도체 막은, 상기 제2 와이어 패턴과 다른 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 반도체 막은, 상기 제1 와이어 패턴과 다른 물질을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 상면도이다.
도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B'선을 따라 절단한 단면도이다.
도 4는 도 1의 C-C'선을 따라 절단한 단면도이다.
도 5는 도 1의 D-D'선을 따라 절단한 단면도이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8a 내지 도 8c는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9a 내지 도 11b는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12 내지 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 상면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B'선을 따라 절단한 단면도이고, 도 4는 도 1의 C-C'선을 따라 절단한 단면도이며, 도 5는 도 1의 D-D'선을 따라 절단한 단면도이다.
도 1 내지 도 5를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 액티브 영역(101) 내에, 블로킹 패턴(111), 반도체 패턴(113), 제1 와이어 패턴(121), 제1 에피 층(127), 컨택(161) 및 게이트 전극(140) 등을 포함할 수 있다.
도 1에서는, 설명의 편의성을 위해 소오스/드레인 컨택(161), 층간 절연막(107), 제1 에피 층(127)의 도시를 생략하였다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피 층이 형성된 것일 수도 있다.
필드 절연막(105)은 액티브 영역(101)과 중첩되지 않도록 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
액티브 영역(101)은, 블로킹 패턴(111), 반도체 패턴(113), 게이트 전극(140), 제1 와이어 패턴(121) 등을 포함할 수 있다.
층간 절연막(107)은, 소오스/드레인 컨택(161) 사이에 형성될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 층간 절연막(107)은, 블로킹 패턴(111) 상면 상에 형성될 수 있다.
층간 절연막(107)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
반도체 패턴(113)은, 기판(100) 상에 제1 방향(X1)으로 연장되도록 형성될 수 있다. 반도체 패턴(113)은, 소오스/드레인 컨택(161) 및 제1 와이어 패턴(121)의 제2 부분(125)과 수직으로 중첩되는 영역에 형성될 수 있다.
반도체 패턴(113)은 기판(100)의 상면으로부터 돌출되어 있을 수 있다. 예를 들어, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 기판(100)의 상면을 기준으로, 반도체 패턴(113)의 상면은 후술할 게이트 전극(140)의 바닥면 보다 높이 있을 수 있다.
반도체 패턴(113)은, 실리콘-게르마늄(SiGe)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 반도체 장치가 PMOS인지 NMOS인지 여부 등에 따라서 달라질 수도 있다. 반도체 패턴(113)은, 예를 들어, 제1 와이어 패턴(121)과 다른 물질을 포함할 수 있다.
블로킹 패턴(111)은 액티브 영역(101) 내에, 반도체 패턴(113)의 상면 상에 형성될 수 있다. 블로킹 패턴(111)은 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 게이트 전극(140)과 중첩되지 않는 영역에 형성될 수 있다. 즉, 블로킹 패턴(111)은, 소오스/드레인 컨택(161) 및 제1 와이어 패턴(121)의 제2 부분(125)과 수직으로 중첩되는 영역에 형성될 수 있다. 또는, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 블로킹 패턴(111)의 일부는 게이트 전극(140)과 중첩되는 영역에 형성되고, 블로킹 패턴(111)의 나머지 일부는 소오스/드레인 컨택(161)과 중첩되는 영역에 형성될 수도 있다.
블로킹 패턴(111)은, 예를 들어, 게이트 전극(140)과 같은 방향으로 연장되어 형성될 수 있다. 블로킹 패턴(111)은, 제1 와이어 패턴(121)과 교차하는 방향으로 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 블로킹 패턴(111)은, 제1 와이어 패턴(121)과 다른 방향으로 형성될 수 있다.
블로킹 패턴(111)은, 반도체 패턴(113)의 상면으로부터 돌출되어 있을 수 있다. 예를 들어, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 기판(100)의 상면을 기준으로, 블로킹 패턴(111)의 상면은 후술할 게이트 전극(140)의 바닥면 보다 높이 있을 수 있다.
블로킹 패턴(111)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN) 계열의 물질을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 블로킹 패턴(111)은 실리콘(Si)과 식각 선택성이 있는 물질을 포함할 수 있다.
제1 와이어 패턴(121)은 기판(100) 상에, 기판(100)과 이격되어 형성될 수 있다. 제1 와이어 패턴(121)은 제2 방향(X2)으로 연장되어 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 와이어 패턴(121)은 게이트 전극(140)과 다른 방향으로 연장되어 형성될 수 있다.
예를 들어, 제1 와이어 패턴(121)은 블로킹 패턴(111) 상에, 블로킹 패턴(111)과 이격되어 형성될 수 있다. 다시 말해서, 제1 와이어 패턴(121)과 블로킹 패턴(111) 사이에는 공간이 형성될 수 있다. 제1 와이어 패턴(121)은 게이트 전극(140)을 관통하여 연장될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 와이어 패턴(121)과 블로킹 패턴(111) 사이에 형성되는 공간은, 소오스/드레인 컨택(161)으로 채워질 수 있고, 이에 대한 자세한 사항은 후술한다.
제1 와이어 패턴(121)은, 제1 부분(123)과 제2 부분(125)을 포함할 수 있다. 제2 부분(125)은, 제1 부분(123)을 중심으로 양 측에 배치될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 와이어 패턴(121)의 제2 부분(125)은 블로킹 패턴(111) 상에 위치할 수 있다. 다시 말해서, 제1 와이어 패턴(121)의 제2 부분(125)은, 블로킹 패턴(111)과 기판(100)의 상면을 기준으로 수직으로 중첩될 수 있다.
제1 와이어 패턴(121)의 제1 부분(123)의 두께 방향으로의 폭은, 제1 와이어 패턴(121)의 제2 부분(125)의 두께 방향으로의 폭과 상이한 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 예를 들어, 제1 와이어 패턴(121)의 제1 부분(123)의 두께 방향으로의 폭은, 제1 와이어 패턴(121)의 제2 부분(125)의 두께 방향으로의 폭과 같을 수도 있다. 여기서 두께 방향은, 예를 들어, 기판(100) 상면을 기준으로 수직 방향일 수 있다.
도 3에서, 제1 와이어 패턴(121)의 단면은 사각형 일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 트리밍(trimming) 공정 등을 통해, 제1 와이어 패턴(121)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
도면에서, 한 개의 와이어 패턴(121)을 포함하는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 적어도 한 개 이상의 와이어 패턴을 포함할 수 있다. 이 경우, 예를 들어, 복수의 와이어 패턴들은 서로 이격되어 형성될 수 있다. 이에 대한 사항은, 도 10a 내지 도 10b를 참조하여 후술한다.
제1 와이어 패턴(121)은 실리콘(Si)를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 와이어 패턴(121)은, 반도체 패턴(113)과 다른 물질을 포함할 수 있다.
제1 와이어 패턴(121)의 제1 부분(123)은 트랜지스터의 채널 영역으로 사용될 수 있다.
제1 와이어 패턴(121)의 제2 부분(125)은 트랜지스터의 소오스/드레인 영역으로 사용될 수 있다. 트랜지스터가 PMOS 트랜지스터인 경우, 제1 와이어 패턴(121)의 제2 부분(123)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 와이어 패턴(121)의 제1 부분(123)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
트랜지스터가 NMOS 트랜지스터인 경우, 제1 와이어 패턴(121)의 제2 부분(125)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 제1 와이어 패턴(121)의 제2 부분(125)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다.
게이트 전극(140)은 기판(100) 상에 제1 방향(X1)으로 연장될 수 있다. 도 1에서는 제1 방향(X1)과 제2 방향(X2)이 직교하는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 게이트 전극(140)은 제1 와이어 패턴(121)과 다른 방향으로 형성될 수 있다.
게이트 전극(140)은 제1 와이어 패턴(121)의 제1 부분(123)을 감싸도록 형성될 수 있다. 게이트 전극(140)은 제1 와이어 패턴(121)과 기판(100) 사이의 이격된 공간에도 형성될 수 있다.
게이트 전극(140)은 도전성 물질을 포함할 수 있다. 게이트 전극(140)은 단일층으로 도시하였지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 게이트 전극(140)은 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
게이트 전극(140)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또는, 게이트 전극(130)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(140)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(157)은 제1 와이어 패턴(121)의 제1 부분(123)과 게이트 전극(140) 사이에 형성될 수 있다. 게이트 절연막(157)은 기판(100)과 게이트 전극(140) 사이와, 게이트 스페이서(150)와 게이트 전극(140) 사이에도 형성될 수 있다. 또한, 게이트 절연막(157)은 블로킹 패턴(111)과 게이트 전극(140) 사이에도 형성될 수 있다.
게이트 절연막(157)은, 제1 와이어 패턴(121)의 둘레를 따라 형성될 수 있다. 예를 들어, 게이트 절연막(157)은 제1 와이어 패턴(121)의 제1 부분(123)의 둘레를 따라 형성될 수 있다. 게이트 절연막(157)은 기판(100)의 상면을 따라서 형성될 수 있다. 덧붙여, 게이트 절연막(157)은 게이트 스페이서(150)의 측벽을 따라서 형성될 수 있다. 즉, 게이트 절연막(157)은 제1 스페이서(151) 및 제2 스페이서(152)의 측벽을 따라서 형성될 수 있다.
예를 들어, 게이트 절연막(157)은 고유전율 절연막(153)과 계면막(155)을 포함할 수 있지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 와이어 패턴(121)의 물질 등에 따라, 게이트 절연막(157)의 계면막(155)은 생략될 수도 있다.
계면막(155)은 제1 와이어 패턴(121)의 둘레에 형성될 수 있다. 계면막(155)은 제1 와이어 패턴(121)의 제1 부분(123)과 게이트 전극(140) 사이 및 기판(100)과 게이트 전극(140) 사이에 형성될 수 있다. 또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 계면막(155)은 반도체 패턴(113)과 게이트 전극(140) 사이에도 형성될 수 있다.
고유전율 절연막(153)은 제1 와이어 패턴(121)의 둘레에 형성될 수 있다. 고유전율 절연막(153)은 제1 와이어 패턴(121)의 제1 부분(123)과 게이트 전극(140) 사이 및 기판(100)과 게이트 전극(140) 사이 및 게이트 스페이서(150)와 게이트 전극(140) 사이에 형성될 수 있다. 또한, 고유전율 절연막(153)은 반도체 패턴(113)과 게이트 전극(140) 사이 및 소오스/드레인 컨택(161)과 게이트 전극(140) 사이에도 형성될 수 있다. 고유전율 절연막(153)은 예를 들어, 블로킹 패턴(111)과 게이트 전극(140) 사이를 채우는 형태로 형성될 수 있다.
제1 와이어 패턴(121)이 실리콘(Si)을 포함할 경우, 계면막(155)은 실리콘 산화막(SiO2)을 포함할 수 있다. 이 때, 계면막(155)은 제1 와이어 패턴(121)의 둘레, 기판(100)의 상면 상 및 반도체 패턴(113)과 게이트 전극(140) 사이에 형성될 수 있지만, 게이트 스페이서(150)의 측벽을 따라서 형성되지 않을 수 있다.
고유전율 절연막(153)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상술한 것과 같이, 계면막(155)이 생략되는 경우, 고유전율 절연막(153)은 상술한 고유전체 물질뿐만 아니라, 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막 등을 포함할 수도 있다.
소오스/드레인 컨택(161)은, 제1 와이어 패턴(121)의 제2 부분(125)을 감싸도록 형성될 수 있다. 소오스/드레인 컨택(161)은, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 블로킹 패턴(111) 상에 형성될 수 있다. 이 경우 소오스/드레인 컨택(161)은 제1 와이어 패턴(121)과 블로킹 패턴(111) 사이의 이격된 공간에도 형성될 수 있다.
소오스/드레인 컨택(161)은, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 블로킹 패턴(111)과 접하도록 형성될 수 있다. 이 때, 소오스/드레인 컨택(161)의 바닥면의 높이(Hc)는, 기판(100)의 상면을 기준으로, 게이트 전극(140)의 바닥면의 높이(Hg)와 상이할 수 있다. 예를 들어, 소오스/드레인 컨택(161)의 바닥면의 높이(Hc)는, 기판(100)의 상면을 기준으로, 게이트 전극(140)의 바닥면의 높이(Hg)보다 높을 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치는, 블로킹 패턴(111) 상에 소오스/드레인 컨택(161)을 형성하여, 소오스/드레인 컨택(161)의 바닥면의 높이(Hc)와 게이트 전극(140)의 바닥면의 높이(Hg)를 다르게 함으로써 게이트 전극(140)과 소오스/드레인 컨택(161)을 고립시킬 수 있다. 즉, 블로킹 패턴(111)은 기생 트랜지스터의 형성을 막아, SCE(short channel effect)를 억제할 수 있다. 또한, 본 발명의 기술적 사상에 따른 반도체 장치는, 소오스/드레인 컨택(161) 저항을 개선시킬 수 있다.
도면에서, 소오스/드레인 컨택(161)의 상면과 게이트 전극(140)의 상면이 동일 평면상에 위치하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 소오스/드레인 컨택(161)이 상면과 게이트 전극(140)의 상면은 동일 평면상에 위치하지 않을 수 있다. 나아가, 소오스/드레인 컨택(161)이 상면과 게이트 전극(140)의 상면은 동일 평면상에 위치하지 않을 경우, 게이트 전극(140)의 상면 상과 소오스/드레인 컨택(161) 사이 또는 소오스/드레인 컨택(161)의 상면 상과 게이트 전극(140) 사이에 절연 물질이 채워질 수도 있다.
도면에서, 소오스/드레인 컨택(161)의 형상은, 직육면체 모양으로 도시하였으나, 이는 설명의 편의성을 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 소오스/드레인 컨택(161)은, 사다리꼴 모양, 원통 모양 또는 역사다리꼴 모양 등일 수 있다.
소오스/드레인 컨택(161)은, 예를 들어, 알루미늄(Al), 텅스텐(W), 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 스페이서(150)는 게이트 전극(140)과 소오스/드레인 컨택(161) 사이에 배치될 수 있다. 게이트 스페이서(150)는 게이트 전극(140)을 기준으로, 서로 마주보며 형성될 수 있다.
트리밍(trimming) 공정 등을 통해, 게이트 전극(140)에 의해 둘러싸인 제1 와이어 패턴(121)의 모서리 부분이 둥그렇게 되었을 경우, 게이트 스페이서(150)와 접촉하는 제1 와이어 패턴(121)의 측면의 일부의 단면과, 게이트 전극(150)에 의해 둘러싸인 제1 와이어 패턴(121)의 단면은 서로 다를 수 있다.
게이트 스페이서(150)는 제1 게이트 스페이서(151)와 제2 게이트 스페이서(152)를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 게이트 스페이서(150)는 제2 게이트 스페이서(152)를 포함하지 않고, 제1 게이트 스페이서(151)만 포함할 수 있다. 이 경우, 제1 와이어 패턴(121)과 기판(100) 상면 사이에 게이트 절연막(157)만을 포함할 수도 있다.
제1 게이트 스페이서(151)와 제2 게이트 스페이서(152)는 예를 들어, 서로 접촉되도록 형성될 수 있다. 제1 게이트 스페이서(151)는 게이트 전극(140)과 소오스/드레인 컨택(161) 사이에 형성될 수 있다. 도면에서는 예시적으로 제1 게이트 스페이서(151)가 단일막 구조를 가지는 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 제1 게이트 스페이서(151)는 예를 들어, 다중막 구조를 가질 수도 있다.
도면에서는 제1 게이트 스페이서(151)와 소오스/드레인 컨택(161)이 접하는 측벽이 제1 와이어 패턴(121)의 제1 부분(123)과 제2 부분(125)의 경계와 동일한 것으로 도시하였으나, 이는 설명의 편의성을 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 스페이서(151)는, 제1 와이어 패턴(121)의 제1 부분(123)과 제2 부분(125)의 경계보다 소오스/드레인컨택(161) 쪽으로 더 돌출되어 형성될 수도 있음은 물론이다.
제2 게이트 스페이서(152)는 제1 게이트 스페이서(151)와 제1 와이어 패턴(121) 사이에 형성될 수 있다. 제2 게이트 스페이서(152)는 기판(100)의 상면과 제1 와이어 패턴(121) 사이에 형성될 수 있다. 제2 게이트 스페이서(152)는 게이트 전극(140)과 소오스/드레인 컨택(161) 사이에 형성될 수 있다. 이러한 제2 게이트 스페이서(152)는, 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
도면에서, 제2 게이트 스페이서(152)가 소오스/드레인 컨택(161)의 바닥면까지 형성되는 것으로 도시하였으나, 이는 설명의 편의성을 위한 것일 뿐 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 게이트 스페이서(152)는 공정에 따라 소오스/드레인 컨택(161)의 바닥면과 상이한 위치까지 형성될 수도 있다.
제2 게이트 스페이서(152)는, 직사각형 형상을 가질 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 게이트 스페이서(152)는 공정에 따라 다양한 형상을 가질 수 있다.
제1 게이트 스페이서(151)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 게이트 스페이서(152)는, 제1 게이트 스페이서(151)와 동일한 물질을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 게이트 스페이서(152)는, 제1 게이트 스페이서(151)에 포함된 물질의 유전율과 상이한 유전율을 갖는 물질을 포함할 수 있다.
예를 들어, 제2 게이트 스페이서(152)는, 제1 게이트 스페이서(151)에 포함된 물질의 유전율보다 작은 유전율을 갖는 물질을 포함할 수도 있다. 제1 게이트 스페이서(151)에 포함된 물질의 유전율이 제2 게이트 스페이서(152)에 포함된 물질의 유전율 보다 높을 경우, 게이트 전극(140)과 제1 와이어 패턴(121)의 제2 부분(125) 즉, 소오스/드레인 영역 사이의 기생 캐패시턴스(fringing capacitance)를 줄여줄 수 있다.
제2 게이트 스페이서(152)에 포함된 물질의 유전율이 제1 게이트 스페이서(151)에 포함된 물질의 유전율보다 낮은 경우, 제2 게이트 스페이서(152)는 예를 들어, 저유전율 유전 물질, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율 유전 물질은 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다.
제1 에피 층(127)은, 제1 와이어 패턴(121)의 제2 부분(125)의 둘레를 감싸도록 형성될 수 있다. 이 때, 소오스/드레인 컨택(161)은, 제1 에피 층(127)의 둘레를 감싸도록 형성될 수 있다.
도 3에서, 제1 에피 층(127)의 단면을 사각형으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 에피 층(127)은 에피 성장의 정도에 따라 육각형 등 다양한 형상을 가질 수 있다.
도 2에서, 기판(100)의 상면을 기준으로, 제1 에피 층(127)의 상면이 제1 와이어 패턴(121)의 제1 부분(123)의 상면과 동일 평면상에 있는 것으로 도시하였으나, 이는 설명의 편의성을 위한 것일 뿐 본 발명이 이에 제한되는 것은 아니다. 즉, 기판(100)의 상면을 기준으로, 제1 에피 층(127)의 상면이 제1 와이어 패턴(121)의 제1 부분(123)의 상면과 동일 평면상에 있지 않을 수도 있다.
제1 에피 층(127)은, 예를 들어, 제1 와이어 패턴(121)의 제2 부분(125)과 동일한 물질을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
이하에서, 도 6을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 1의 A-A'선을 따라 절단한 단면도이다.
도 6을 참조하면, 반도체 패턴(113)은, 기판(100) 상에 소오스/드레인 컨택(161) 및 제1 와이어 패턴(121)의 제2 부분(125)과 중첩되는 영역뿐만 아니라, 게이트 전극(140)과 중첩되는 영역에도 형성될 수 있다. 즉, 반도체 패턴(113)은, 제1 와이어 패턴(121)의 제1 부분(123)과 중첩되는 영역에도 형성될 수 있다.
그러나 이러한 경우에도, 소오스/드레인 컨택(161)의 바닥면의 높이(Hc)는, 게이트 전극(140)의 바닥면의 높이(Hg)와 다를 수 있다. 예를 들어, 소오스/드레인 컨택(161)의 바닥면의 높이(Hc)는, 게이트 전극(140)의 바닥면의 높이(Hg) 보다 높을 수 있다.
이하에서, 도 7을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 1의 A-A'선을 따라 절단한 단면도이다.
도 7을 참조하면, 제2 게이트 스페이서(152)는 게이트 전극(140)과 반도체 패턴(113) 사이에도 형성될 수 있다.
제2 게이트 스페이서(152)는 블로킹 패턴(111)과 게이트 전극(140) 사이에 형성되지 않을 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 공정에 따라, 제2 게이트 스페이서(152)가 블로킹 패턴(111)과 게이트 전극(140) 사이에 형성될 수도 있다. 또한, 제2 게이트 스페이서(152)의 일부분이 블로킹 패턴(111)과 게이트 전극(140) 사이에 배치되도록 형성될 수도 있다. 제2 게이트 스페이서(152)는 예를 들어, 게이트 퍼스트(gate first) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
계면막(155)은 기판(100)과 게이트 전극(140) 사이에 형성될 수 있다.
이하에서, 도 8a 내지 도 8c를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 8a 내지 도 8c는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 8a는 도 1의 A-A'선을 따라 절단한 단면도이고, 도 8b는 도 1의 C-C'선을 따라 절단한 단면도이고, 도 8c는 도 1의 D-D'선을 따라 절단한 단면도이다.
도 8a 내지 도 8c를 참조하면, 기판(100)의 상면을 기준으로, 소오스/드레인 컨택(161)의 바닥면의 높이(Hc)는 게이트 구조체의 바닥면의 높이(Hg')와 동일할 수 있다. 여기서 게이트 구조체는, 게이트 전극(140), 게이트 스페이서(150), 게이트 절연막(157)을 포함할 수 있다.
도 8b에서, 반도체 패턴(113)은 게이트 전극(140)과 기판(100) 사이에도 형성될 수 있다.
제2 게이트 스페이서(152)는 게이트 전극(140)과 소오스/드레인 컨택(161) 사이에 형성될 수 있다.
이하에서, 도 9a 내지 도 9d를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 9a 내지 도 9d는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 9a는 도 1의 A-A'선을 따라 절단한 단면도이고, 도 8b는 도 1의 B-B'선을 따라 절단한 단면도이고, 도 8c는 도 1의 C-C'선을 따라 절단한 단면도이고, 도 8d는 도 1의 D-D'선을 따라 절단한 단면도이다.
도 9a 내지 도 9c를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 블로킹 패턴(111)은, 제1 와이어 패턴(121)의 제1 부분(123)과 수직으로 중첩되는 영역에 형성될 수 있다. 블로킹 패턴(111)은, 제1 와이어 패턴(121)의 제2 부분(125)과 수직으로 중첩되는 영역에는 형성되지 않을 수 있다.
반도체 패턴(113)은, 제1 와이어 패턴(121)의 제1 부분(123)과 수직으로 중첩되는 영역에 형성될 수 있다.
도 9a에서 기판(100)의 상면을 기준으로, 블로킹 패턴(111)의 수평 방향으로의 폭은 제1 와이어 패턴(121)의 제1 부분(123)의 수평 방향으로의 폭과 동일한 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 블로킹 패턴(111)은, 제1 와이어 패턴(121)의 제1 부분(123)의 수평 방향으로의 폭보다 넓게 형성될 수도 있다. 즉, 블로킹 패턴(111)의 일부분이 소오스/드레인 컨택(161) 내로 연장될 수도 있다.
기판(100)의 상면을 기준으로, 소오스/드레인 컨택(161)의 바닥면의 높이(Hc)는 게이트 전극(140)의 바닥면의 높이(Hg) 보다 낮을 수 있다.
이하에서, 도 10a 내지 도 10b를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 10a 내지 도 10b는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 10a는 도 1의 A-A'선을 따라 절단한 단면도이고, 도 10b는 도 1의 B-B'선을 따라 절단한 단면도이다.
도 10a 내지 도 10b는, 앞서 언급하였던, 본 발명의 몇몇 실시예들에 따른 반도체 장치가 복수의 와이어 패턴을 갖는 경우의 예시적인 도면이다.
도 10a 내지 도 10b를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 와이어 패턴(121) 상의 제2 와이어 패턴(122)을 더 포함할 수 있다.
제2 와이어 패턴(122)은 기판(100) 상에, 기판(100)과 이격되어 형성될 수 있다. 제2 와이어 패턴(122)은 제2 방향(X2)으로 연장되어 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 와이어 패턴(122)은 게이트 전극(140)과 다른 방향으로 연장되어 형성될 수 있다.
예를 들어, 제2 와이어 패턴(122)은 블로킹 패턴(111) 상에, 블로킹 패턴(111)과 이격되어 형성될 수 있다. 다시 말해서, 제2 와이어 패턴(122)과 블로킹 패턴(111) 사이에는 공간이 형성될 수 있다. 제2 와이어 패턴(122)은 게이트 전극(140)을 관통하여 연장될 수 있다.
예를 들어, 제1 와이어 패턴(121)과 제2 와이어 패턴(122)이 기판(100) 상면을 기준으로 수직으로 이격되는 경우, 제2 와이어 패턴(122)의 제4 부분(125')과 제1 와이어 패턴(121)의 제2 부분(125) 사이에 형성되는 공간은, 소오스/드레인 컨택(161)으로 채워질 수 있다.
제2 와이어 패턴(122)은, 제3 부분(123')과 제4 부분(125')을 포함할 수 있다. 제4 부분(125')은, 제3 부분(123')을 중심으로 양 측에 배치될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 와이어 패턴(122)의 제4 부분(125')은 블로킹 패턴(111) 상에 위치할 수 있다. 다시 말해서, 제2 와이어 패턴(122)의 제4 부분(125')은, 블로킹 패턴(111)과 기판(100)의 상면을 기준으로 수직으로 중첩될 수 있다.
게이트 전극(140)은 제2 와이어 패턴(122)의 제3 부분(123')을 감쌀 수 있다. 소오스/드레인 컨택(161)은 제2 와이어 패턴(122)의 제4 부분(125')을 감쌀 수 있다.
제2 와이어 패턴(122)의 제3 부분(123')의 두께 방향으로의 폭은, 제 제2 와이어 패턴(122)의 제4 부분(125')의 두께 방향으로의 폭과 상이한 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 예를 들어, 제2 와이어 패턴(122)의 제3 부분(123')의 두께 방향으로의 폭은, 제2 와이어 패턴(122)의 제4 부분(125')의 두께 방향으로의 폭과 같을 수도 있다. 여기서 두께 방향은, 예를 들어, 기판(100) 상면을 기준으로 수직 방향일 수 있다.
도 10b에서, 제2 와이어 패턴(122)의 단면은 사각형 일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 트리밍(trimming) 공정 등을 통해, 제2 와이어 패턴(122)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
제2 와이어 패턴(122)은 실리콘(Si)를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 와이어 패턴(122)은, 반도체 패턴(113)과 다른 물질을 포함할 수 있다.
제2 와이어 패턴(122)의 제3 부분(123')은 트랜지스터의 채널 영역으로 사용될 수 있다.
제2 와이어 패턴(122)의 제4 부분(125')은 트랜지스터의 소오스/드레인 영역으로 사용될 수 있다. 트랜지스터가 PMOS 트랜지스터인 경우, 제2 와이어 패턴(122)의 제4 부분(123')은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제2 와이어 패턴(122)의 제3 부분(123')에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
트랜지스터가 NMOS 트랜지스터인 경우, 제2 와이어 패턴(122)의 제4 부분(125')은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 제2 와이어 패턴(122)의 제4 부분(125')은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다.
제2 에피 층(127')은, 제2 와이어 패턴(122)의 제4 부분(125')의 둘레를 감싸도록 형성될 수 있다. 이 때, 소오스/드레인 컨택(161)은, 제2 에피 층(127')의 둘레를 감싸도록 형성될 수 있다.
도 10b에서, 제2 에피 층(127')의 단면을 사각형으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 에피 층(127')은 에피 성장의 정도에 따라 육각형 등 다양한 형상을 가질 수 있다.
도 10a에서, 기판(100)의 상면을 기준으로, 제2 에피 층(127')의 상면이 제2 와이어 패턴(122)의 제3 부분(123')의 상면과 동일 평면상에 있는 것으로 도시하였으나, 이는 설명의 편의성을 위한 것일 뿐 본 발명이 이에 제한되는 것은 아니다. 즉, 기판(100)의 상면을 기준으로, 제2 에피 층(127')의 상면이 제2 와이어 패턴(122)의 제3 부분(123')의 상면과 동일 평면상에 있지 않을 수도 있다.
제2 에피 층(127')은, 예를 들어, 제2 와이어 패턴(122)의 제4 부분(125')과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 10a 내지 도 10b에서, 제2 와이어 패턴(122)과 제1 와이어 패턴(121)이 기판(100)의 상면을 기준으로 수직으로 이격되어 있는것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
이하에서, 도 11a 내지 도 11b를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 사항과 중복되는 내용은 생략한다.
도 11a 내지 도 11b는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 11a는 도 1의 A-A'선을 따라 절단한 단면도이고, 도 11b는 도 1의 B-B'선을 따라 절단한 단면도이다.
도 11a 내지 도 11b는, 앞서 언급하였던, 본 발명의 몇몇 실시예들에 따른 반도체 장치가 복수의 와이어 패턴을 갖는 경우의 예시적인 도면이다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 에피 층(127)과 제2 에피 층(127')은 서로 접할 수 있다. 이 경우, 제2 와이어 패턴(122)의 제4 부분(125')과 제1 와이어 패턴(121)의 제2 부분(125) 사이는 공간이 형성되지 않게 될 수 있다.
도 11b에서, 소오스/드레인 컨택(161)은 서로 접하여진 제1 에피 층(127)과 제2 에피 층(127')의 둘레를 감싸는 형태로 형성될 수 있다.
이하에서, 도 1 내지 도 8c, 도 10a 내지 도 11b, 도 12 내지 도 21을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 12 내지 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들로서, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 제조하는 예시적인 방법에 관한 것이다. 도 12 내지 도 21은, 도 1의 A-A'선을 따라 절단한 단면도이다.
도 1 내지 도 8c, 도 10a 내지 도 11b, 도 12 내지 도 21을 참조하면, 먼저, 기판(100) 상에, 반도체 막(113')을 형성한다. 반도체 막(113')은, 기판(100)의 상면을 씨드로 하여 에피 공정을 통해 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니고 적절한 공정을 통해 형성될 수 있다.
블로킹 패턴(111)은 반도체 막(113') 상에, 제1 방향(X1)으로 연장되도록 형성될 수 있다. 블로킹 패턴(111)은, 개구부(115)를 포함할 수 있다. 블로킹 패턴(111)은, 예를 들어, 더미 게이트 등을 마스크로 하여 반도체 막(113') 상에 형성될 수 있다. 이 경우, 개구부(115)는 더미 게이트 등의 마스크가 블로킹 패턴(111) 형성 후 제거되어 형성될 수 있다.
제1 희생층(171)은 블로킹 패턴(111) 상에 형성될 수 있다. 제1 희생층(171)은 예를 들어, 반도체 막(113')을 오버그로스(overgrowth)시켜 형성될 수 있다. 예를 들어, 제1 희생층(171)은 반도체 막(113')을 오버그로스 시킨 후, 평탄화 공정을 통해 형성될 수 있다. 제1 희생층(171)은 반도체 막(113')과 동일한 물질을 포함할 수 있다. 이 경우, 제1 희생층(171)의 형성으로 인해, 개구부(115)는 반도체 막(113')과 동일한 물질로 채워질 수 있다.
제1 와이어 패턴(121)과 제2 희생층(172)은, 제1 희생층(171) 상에 순차적으로 적층될 수 있다. 도 14에서는 희생층을 두 층만 도시하였으나, 이는 설명의 편의성을 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 적어도 한 개 층 이상의 복수의 희생층이 적층될 수 있다.
더미 게이트 구조체는, 예를 들어, 순차적으로 적층된 더미 계면막(155'), 더미 게이트 전극(140'), 및 하드 마스크(181)를 포함할 수 있다. 즉, 더미 게이트 구조체는 제1 방향(X1)으로 연장되는 더미 계면막(155'), 더미 게이트 전극(140') 및 하드 마스크(181)의 적층체일 수 있다. 더미 게이트 구조체는 하드 마스크(181)를 식각 마스크로 이용하여 형성될 수 있다. 하드 마스크(181)는 더미 게이트 전극(140') 상에 형성될 수 있다. 하드 마스크(181)는 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있지만, 본 발명이 이에 제한되는 것은 아니다.
더미 게이트 전극(140')은, 제2 희생층(172) 상에 형성될 수 있다. 기판(100) 상면을 기준으로, 더미 게이트 전극(140')은 개구부(115)와 수직으로 중첩되어 형성될 수 있다. 더미 계면막(155')은 더미 게이트 전극(140')과 제2 희생층(172) 사이에 형성될 수 있다. 더미 게이트 스페이서(151')는 더미 게이트 구조체의 측벽에 형성될 수 있다.
제1 희생층(171) 및 제2 희생층(172)의 일부분이 제거되어, 빈 공간(191)이 형성될 수 있다. 예를 들어, 기판(100) 상면을 기준으로 블로킹 패턴(111)과 수직으로 중첩되는 제1 희생층(171)과 제2 희생층(172)의 부분이 제거될 수 있다. 제거는, 사진 및 식각 공정을 통해 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니고 적절한 공정을 이용할 수 있다.
리세스(152')는 제1 희생층(171) 및 제2 희생층(172)의 일부분이 제거된 후 남아 있는 제1 희생층(171) 및 제2 희생층(172) 부분의 일부가 더 제거되어 형성될 수 있다. 이 때, 블로킹 패턴(111)과 수직으로 중첩되는 제1 와이어 패턴(121)의 부분도 함께 식각될 수 있다. 즉, 개구부(115)와 수직으로 중첩되는 제1 와이어 패턴(121)의 부분의 두께 방향으로의 폭 보다 블로킹 패턴(111)과 수직으로 중첩되는 제1 와이어 패턴(121)의 부분의 폭이 더 작아질 수 있다.
리세스(152')는 수소(H2)를 이용하는 식각 공정을 통해 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 리세스(152')는 제1 희생층(171) 및 제2 희생층(172)을 선택적으로 식각하여 형성될 수 있다.
제2 게이트 스페이서(152)는, 리세스(152')를 채워 형성될 수 있다.
막질(195)은 블로킹 패턴(111)의 상면, 제2 게이트 스페이서(152)의 측벽 상, 더미 게이트 스페이서(151')의 측벽과 상면 상, 및 더미 게이트 구조체의 상면 상에 형성될 수 있다. 또한, 막질(195)은 블로킹 패턴(111)과 중첩되는 제1 와이어 패턴(121)의 부분의 둘레를 감쌀 수 있다.
캡막(193)은 막질(195) 형성 후 빈 공간(191)을 채우는 형태로 형성될 수 있다. 캡막(193)은 더미 게이트 구조체 상면 상에 형성된 막질(195) 상에도 형성될 수 있다. 캡막(193) 및 막질(195)은, 예를 들어, 화학적 기상 증착법(CVD), 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다.
막질(195) 및 캡막(193) 형성 후, 도핑 공정 및 어닐링 공정이 진행될 수 있다. 도핑 공정은, 예를 들어 플라즈마 도핑(PLAD) 공정이 이용될 수 있다. 도핑 공정 및 어닐링 공정을 통해, 막질(195)이 형성되어 있는 제1 와이어 패턴(121) 부분은, 소오스/드레인 영역으로 정의될 수 있다. 즉, 제1 와이어 패턴(121)의 제2 부분(125)은 소오스/드레인 영역으로 정의될 수 있다.
이 때, 캡막(193)은, 도펀트들이 다른 부분으로 확산되는 것을 막아, 제1 와이어 패턴(121)에 도핑이 효과적으로 되도록 하는 역할을 할 수 있다. 도핑 공정 및 어닐링 공정 후, 막질(195) 및 캡막(193)은 제거될 수 있다.
제1 와이어 패턴(121)의 제2 부분(125)에 제1 에피 층(127)이 형성될 수 있다. 제1 에피 층(127)은, 예를 들어, 제1 와이어 패턴(121)의 제2 부분(125) 상면을 씨드로 하는 에피 공정을 통해 형성될 수 있다.
소오스/드레인 컨택(161)은 제1 와이어 패턴(121)의 제2 부분(125)과 블로킹 패턴(111) 사이 및 제1 와이어 패턴(121)의 제2 부분(125) 상면 상을 컨택 물질로 채워 형성될 수 있다.
하드 마스크(181), 더미 게이트 전극(140'), 더미 계면막(155'), 더미 게이트 스페이서(151'), 제2 희생층(172), 및 개구부(115)를 채웠던 물질은 제거될 수 있다. 이 때, 제2 스페이서(152)는 제거되지 않고 남아있을 수 있다. 제거는, 예를 들어, 식각 공정 등을 이용할 수 있다.
트렌치(117)는, 제1 희생층(171)이 제거되어 형성될 수 있다. 즉, 반도체 막(113)은, 개구부(115)를 따라 형성되는 트렌치(117)를 포함할 수 있다. 트렌치(117)는, 트렌치(117)의 깊이(Ht)가 반도체 막(113)의 두께 방향으로의 두께와 같거나 작도록 형성될 수 있다.
반도체 패턴(113)은, 반도체 막(113') 내에 형성된 트렌치(117)로 인해 형성될 수 있다.
게이트 전극(140)은 하드 마스크(181), 더미 게이트 전극(140'), 더미 계면막(155'), 더미 게이트 스페이서(151')가 제거된 공간(119')의 일부를 채우도록 형성될 수 있다. 또한, 게이트 전극(140)은, 제2 희생층(172)이 제거된 공간(119)의 일부를 채우도록 형성될 수 있다. 즉, 본 발명의 몇몇 실시예에서, 게이트 전극(140)은 제1 와이어 패턴(121)의 제1 부분(123)을 감싸도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 개구부(115)는, 게이트 전극(140)에 의해 개구부(115)의 일부가 채워질 수도 있고, 그렇지 않을 수도 있다. 즉, 게이트 전극(140)은, 개구부와 중첩되도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 트렌치(117)는 게이트 전극(140)의 일부에 의해 채워질 수도 있고, 그렇지 않을 수도 있다. 즉, 트렌치(117)는, 게이트 전극(140)의 일부에 의해 채워질 수도 있고, 게이트 전극(140) 일부와 반도체 패턴(113)에 의해 채워질 수도 있으며, 반도체 패턴(113) 만으로 채워질 수도 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치가 제2 와이어 패턴(122)을 더 포함하는 경우, 제2 와이어 패턴(122)의 제3 부분(123')은 개구부(115)와 중첩되어 형성될 수 있다.
도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 22를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 111: 블로킹 패턴
113: 반도체 패턴 121: 제1 와이어 패턴
122: 제2 와이어 패턴 127: 제1 에피 층
140: 게이트 전극 150: 게이트 스페이서
161: 소오스/드레인 컨택

Claims (10)

  1. 기판 상에, 제1 방향으로 연장되는 반도체 패턴;
    상기 반도체 패턴의 상면 상에 형성되는 블로킹 패턴;
    상기 블로킹 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 제1 부분과 제2 부분을 포함하는 제1 와이어 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 양측에 배치되는 제1 와이어 패턴;
    상기 제1 와이어 패턴의 제1 부분을 감싸는 게이트 전극; 및
    상기 제1 와이어 패턴의 제2 부분을 감싸는 컨택으로, 상기 컨택은 상기 블로킹 패턴 상에 배치되고, 상기 컨택의 바닥면 전체는 상기 블로킹 패턴과 직접 접촉하고, 상기 기판의 상면을 기준으로, 상기 컨택의 바닥면의 높이는 상기 게이트 전극의 바닥면의 높이와 다른 컨택을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 와이어 패턴의 제2 부분은, 상기 블로킹 패턴과 수직으로 중첩되는 반도체 장치.
  3. 제 2항에 있어서,
    상기 컨택의 바닥면의 높이는, 상기 게이트 전극의 바닥면의 높이보다 높은 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 와이어 패턴의 제1 부분은, 상기 블로킹 패턴과 수직으로 중첩되는 반도체 장치.
  5. 기판 상에, 제1 방향으로 연장되는 반도체 패턴;
    상기 반도체 패턴의 상면 상에 형성되는 블로킹 패턴;
    상기 블로킹 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 제1 부분과 제2 부분을 포함하는 제1 와이어 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 양측에 배치되는 제1 와이어 패턴;
    상기 제1 와이어 패턴의 제1 부분을 감싸는 게이트 전극; 및
    상기 제1 와이어 패턴의 제2 부분을 감싸는 컨택으로, 상기 기판의 상면을 기준으로, 상기 컨택의 바닥면의 높이는 상기 게이트 전극의 바닥면의 높이와 다른 컨택을 포함하고,
    상기 제1 와이어 패턴의 제1 부분은, 상기 블로킹 패턴과 수직으로 중첩되고,
    상기 컨택의 바닥면의 높이는, 상기 게이트 전극의 바닥면의 높이보다 낮은 반도체 장치.
  6. 제 1항에 있어서,
    상기 게이트 전극과 상기 컨택 사이에 배치되는 스페이서를 더 포함하는 반도체 장치.
  7. 기판 상에 형성되는 반도체 막;
    상기 반도체 막 상에, 제1 방향으로 연장되고 개구부를 포함하는 블로킹 패턴;
    상기 블로킹 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 제1 부분과 제2 부분을 포함하는 제1 와이어 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 양 측에 배치되는 제1 와이어 패턴;
    상기 제1 와이어 패턴의 제1 부분을 감싸고, 상기 개구부와 중첩되는 게이트 전극; 및
    상기 블로킹 패턴 상에, 상기 제1 와이어 패턴의 제2 부분을 감싸는 컨택을 포함하고,
    상기 컨택의 바닥면 전체는 상기 블로킹 패턴과 직접 접촉하는 반도체 장치.
  8. 기판 상에 형성되는 반도체 막;
    상기 반도체 막 상에, 제1 방향으로 연장되고 개구부를 포함하는 블로킹 패턴;
    상기 블로킹 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 제1 부분과 제2 부분을 포함하는 제1 와이어 패턴으로, 상기 제2 부분은 상기 제1 부분을 중심으로 양 측에 배치되는 제1 와이어 패턴;
    상기 제1 와이어 패턴의 제1 부분을 감싸고, 상기 개구부와 중첩되는 게이트 전극; 및
    상기 블로킹 패턴 상에, 상기 제1 와이어 패턴의 제2 부분을 감싸는 컨택을 포함하고,
    상기 반도체 막은, 상기 개구부를 따라 형성되는 트렌치를 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 게이트 전극의 일부는 상기 트렌치를 채우는 반도체 장치.
  10. 제 8항에 있어서,
    상기 트렌치의 깊이는, 상기 반도체 막의 두께와 같거나 작은 반도체 장치.
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