DE112011103806B4 - Verfahren zum Bilden von spannungsbelasteten Nanodrahteinheiten - Google Patents

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Abstract

Verfahren zum Bilden einer Nanodrahteinheit (7, 14, 25, 38, 40), wobei das Verfahren Folgendes aufweist: Bilden eines Nanodrahts (20, 30) derart, dass jedes Ende des Nanodrahts an einem Träger (22, 31, 32) befestigt ist; nach dem Bilden des Nanodrahts Bilden einer Stressorschicht (6, 13, 23, 33), welche den Nanodraht außen umgibt; und Freilegen des Nanodrahts (20, 30) von dem Träger zumindest an einem Ende des Nanodrahts, wobei durch die Stressorschicht (23, 33) zumindest eine longitudinale Spannung auf den Nanodraht ausgeübt wird, um die Beweglichkeit der Ladungsträger in dem Nanodraht zu erhöhen.

Description

  • Diese Erfindung betrifft ein Verfahren zum Bilden von Nanodrahteinheiten.
  • Halbleitereinheiten unterliegen immer strengeren Größenvorgaben. Die Entwicklung von verbesserten Einheitenstrukturen zur Erfüllung dieser Vorgaben stellt eine ständige Herausforderung dar. Als Reaktion auf diese Herausforderung werden gegenwärtig Einheiten auf der Grundlage von Halbleiternanodrähten entwickelt. Diese „Nanodrähte” sind längliche, dünne Drähte (im Submikrometerbereich), die unter Verwendung lithografischer Verarbeitungs- oder Wachstumstechniken aus Halbleitern gebildet werden können. Nanodrähte weisen im Allgemeinen eine Dicke bis zu ungefähr 200 nm und für gewöhnlich bis zu 50 nm auf, wobei Dicken von ungefähr 2 nm bis ungefähr 50 nm gegenwärtig am typischsten sind. Die Querschnittsform von Nanodrähten kann variieren, zu üblichen Beispielen gehören rundliche (z. B. kreisförmige) Querschnitte sowie allgemein rechteckige Querschnitte, die einen bandförmigen Nanodraht oder ein „Nanoband” ergeben. Nanodrähte können in einer Vielfalt von Einheiten in mikroelektronischen Schaltungen enthalten sein, wobei eine gebräuchliche Anwendung in der MOS(Metalloxid-Halbleiter)-Technologie als Kanalstruktur von FET(Feldeffekttransistor)-Einheiten dient. Nanodraht-FETs können eine „Rundum-Gate”-Anordnung (Surround-Gate) nutzen, bei welcher der Gate-Stapel als eine allgemein zylindrische Struktur gebildet ist, die den Nanodrahtkanal umgibt.
  • In der planaren MOS-Technologie ist ein spannungsbelastetes Silicium verwendet worden, um die Beweglichkeit der Ladungsträger in dem Kanal von FETs zu erhöhen. Der dem zugrunde liegende Prozess wird in 1a bis 1d der beiliegenden Zeichnungen veranschaulicht. Zuerst wird eine Schicht aus SixGe1-x aufgewachsen, was in 1a und 1b schematisch veranschaulicht wird. Da Germanium eine größere Gitterkonstante (5,65 Å) als Silicium (5,4 Å) aufweist, ist die resultierende Kristallstruktur größer. In einer anschließend aufgewachsenen Siliciumschicht gemäß 1c versuchen sich die Siliciumatome an das erweiterte SiGe-Gitter anzupassen. Die SiGe-Trägerschicht dient somit als Stressor (Spannungsauslöser) für die darüberliegende Siliciumschicht. Demzufolge steht die fertige Siliciumschicht letztlich unter einer Zugspannung (ΔL/L > 0, wobei L eine Länge parallel zu der Oberfläche darstellt), was in 1d veranschaulicht wird. Um die schematisch in 2 veranschaulichte fertige Transistorstruktur zu erzeugen, wird der Gate-Stapel ergänzt, indem auf das spannungsbelastete Silicium ein Gate-Dielektrikum und eine Gate-Elektrode aufgebracht werden.
  • Eine ebene Siliciumschicht kann auch durch thermische Oxidation einer Spannung ausgesetzt werden, wobei das Volumen durch eingelagerte Sauerstoffatome vergrößert wird, sodass die Si-Oberflächenatome unter Zugspannung stehen. Bei einigen planaren Transistorarchitekturen ist auch Siliciumnitrid als Stressorschicht oberhalb des Gates verwendet worden, um in dem Siliciumkanal eine Spannung auszulösen.
  • In einer Nanodrahtgeometrie kann ein spannungsbelasteter Si-Kanal erzeugt werden, indem ein SiGe-Kern bereitgestellt und um diesen Kern herum eine spannungsbelastete Si-Hülle aufgewachsen wird. Ein Gate-Stapel und Source- und Drain-Kontakte an den Enden des Nanodrahts vervollständigen den spannungsbelasteten Si-MOS-Rundum-Gate-Transistor. Der Strom in dem Kanal eines solchen Transistors fließt in dem spannungsbelasteten Si, und das SiGe trägt nicht zum Stromfluss bei. In der US-Patentanmeldung US 2008/0 276 979 A1 werden spannungsbelastete Nanodrähte für thermoelektrische Anwendungen offenbart, in denen Quantenpunkte auf entgegengesetzten Flächen eines Nanobandes gegenphasig angeordnet sind und eine periodische Oberflächenspannungsmodulation auslösen, was zu einer gegensätzlich korrelierten Lageverschiebung des Bandes über seine Länge hinweg führt.
  • Die Veröffentlichung „Eptiaxial core-shell and core-multishell nanowire heterostructures” offenbart ein Verfahren zur Bildung einer Nanodrahteinheit mit einem Halbleiter-Nanodraht, der durch eine Stressorschicht umhüllt ist. Die Stressorschicht ist derart gebildet, dass durch die Stressorschicht eine radiale und/oder longitudinale Spannung auf den Halbleiter-Nanodraht ausgeübt wird, um die Beweglichkeit der Ladungsträger zu erhöhen.
  • Die US 2009/0 289 244 A1 offenbart Nanodrahtgeräte mit Kern-Schale-Nanodrähten oder segmentierten Nanodrähten. In diesen Nanodrahtgeräten kann eine Dehnung angewandt werden, um metallische Gebiete in den Halbleiternanodrähten zu erzeugen und/oder um einen negativen hydrostatischen Druck oder hohen positiven hydrostatischen Druck auf einen in dem Nanodraht eingebetteten Quantenpunkt auszuüben.
  • Die US 2010/0 252 801 A1 offenbart einen Halbleiternanodraht mit zwei Halbleiterpfaden an beiden Enden, der über dem Substrat aufgehoben ist. Die Spannung erzeugenden Umhüllungen werden über den Halbleiterpfaden erzeugt, während der mittlere Teil des Halbleiternanodraht freigelegt ist.
  • Die US 2004/0 112 964 A1 offenbart mikroelektronische Substratmaterialien, die Nanodrähte umfassen, und deren Anwendungen auf dem Gebiet von Senden und Empfangen von Radiosignalen.
  • Der Erfindung liegt die Aufgabe zugrunde ein Verfahren zum Bilden von Nanodrahteinheiten mit verbesserten Stressorschichten zu schaffen.
  • Erfindungsgemäß wird die Aufgabe gelöst durch das im Patentanspruch 1 beanspruchte Verfahren.
  • Eine Ausführungsform eines Aspekts der vorliegenden Erfindung stellt ein Verfahren zum Bilden eines Nanodrahts derart, dass jedes Ende des Nanodrahts an einem Träger befestigt ist; nach dem Bilden des Nanodrahts Bilden einer Stressorschicht, welche den Nanodraht außen umgibt; und Freilegen des Nanodrahts von dem Träger zumindest an einem Ende des Nanodrahts, wobei durch die Stressorschicht zumindest eine longitudinale Spannung auf den Nanodraht ausgeübt wird, um die Beweglichkeit der Ladungsträger in dem Nanodraht zu erhöhen.
  • Gemäß Ausführungsformen dieser Erfindung wird deshalb eine Stressorschicht gebildet, um eine Spannung auf den Nanodraht auszuüben, und die Einheit wird so gebildet, dass der Nanodraht einer Spannung ausgesetzt wird, wodurch letztlich die Leitfähigkeit zunimmt. Genauer gesagt, das Verfahren kann gemäß Ausführungsformen der Erfindung so durchgeführt werden, dass (zum Beispiel infolge der einzelnen Materialien und/oder der Struktur der Stressorschicht, des Nanodrahts und möglicherweise weiterer Komponenten der Einheit und/oder der speziellen Art der Bildung der Komponenten, einzeln und/oder als Kombination, zum Erzeugen der im Folgenden veranschaulichten fertigen Struktur der Einheit) die Wirkung der Stressorschicht darin besteht, die einzelne radiale oder longitudinale Spannung oder deren Kombination in dem Nanodraht zu erzeugen, um die Beweglichkeit dessen Ladungsträger zu erhöhen. Da die Stressorschicht den Nanodraht außen umgibt, kann zusätzlich (oder als Alternative) zu einer longitudinalen Spannung eine radiale Spannung ausgelöst werden. Somit ist gemäß Ausführungsformen der Erfindung die Spannung, die zum Erhöhen der Leitfähigkeit genutzt werden kann, nicht auf eine Spannung parallel zu der Oberfläche beschränkt. Durch geeignete Auswahl der Materialien und Verfahrensschritte können longitudinale Spannungskomponenten einzeln oder zusammen genutzt und jeweils als Zug- oder Druckspannung aufgebaut werden. Daher können Verfahren gemäß dieser Erfindung die gewünschten Spannungseigenschaften verwirklichen, indem sie radiale und/oder longitudinale Zug-/Druckspannungskomponenten nutzen, um eine optimale Leitfähigkeit für den betreffenden Nanodraht zu erreichen. Darüber hinaus kann der gesamte Kern des Nanodrahts der resultierenden Einheit als leitendes Element dienen, z. B. als Kanal in einer FET-Einheit, und nicht nur die äußere Hülle der oben beschriebenen spannungsbelasteten Si-Nanodrahtstruktur nach dem Stand der Technik. Dadurch können Nanodrähte mit geringerem Durchmesser verwendet, die Verringerung der Abmessungen der Einheit erleichtert und die Leistungsfähigkeit insgesamt verbessert werden.
  • Gemäß Ausführungsformen der Erfindung umgibt die Stressorschicht den Nanodraht außen und erstreckt sich im Wesentlichen über die gesamte Umfangslänge des Nanodrahts. Im Allgemeinen kann die Stressorschicht auf der gesamten oder nur auf einem Teil der Längsausdehnung des Nanodrahts (der in manchen Fällen eine bestimmte weitere Struktur aufweisen kann, beispielsweise ein Umhüllungs-Gate, das bereits um einen Abschnitt desselben gebildet ist) gebildet sein und braucht nicht ganz durchgehend oder homogen zu sein. Zum Beispiel können strukturierte oder zufällige Ungleichmäßigkeiten in Betracht gezogen werden, und die Schicht in ihrer Gesamtheit umhüllt oder umschließt den Nanodraht auf seinem Außenumfang. Da die Stressorschicht den Nanodraht außen umgibt, können in der Einheit radiale Spannungen genutzt werden. Dieses Merkmal ermöglicht auch das Erzielen einer gleichförmigen Längsspannung, die im Allgemeinen parallel zu der Längsachse des Nanodrahts verläuft, wodurch eine unerwünschte Verzerrung des Nanodrahts vermieden werden kann. Gemäß besonders bevorzugten Ausführungsformen wird die Stressorschicht als eine im Wesentlichen homogene Beschichtung gebildet. Dadurch wird die Bearbeitung vereinfacht und ermöglicht das Erreichen gleichförmiger Spannungseigenschaften, wodurch Unregelmäßigkeiten wie beispielsweise örtliche Deformationen (Krümmungen, Verbiegungen usw.) vermieden werden können.
  • Gemäß Ausführungsformen der Erfindung kann der Nanodraht so gebildet werden, dass er zuerst an beiden oder nur an einem seiner Enden befestigt ist. Der Draht kann mit einer Vielfalt an Querschnittsformen gebildet werden, sollte jedoch von allen Seiten entlang seines Umfangs (zumindest auf einem Teil seiner Länge) frei erreichbar sein, um die nachfolgende Bildung der umgebenden Stressorschicht zu ermöglichen. Gemäß bevorzugten Ausführungsformen wird der Nanodraht mit einem rundlichen, meist mit einem vorzugsweise im Wesentlichen kreisförmigen Querschnitt gebildet. Es sind jedoch auch weitere eckige Querschnitte, z. B. im Wesentlichen rechteckige, trapezförmige, sechseckige usw. Querschnitte möglich, daher sollte der hierin gebrauchte Begriff „radial” entsprechend ausgelegt werden. Insbesondere sollte eine radiale Spannung in einem Nanodraht so ausgelegt werden, dass sie eine Spannung bedeutet, die im Allgemeinen nach innen zur Innenseite des Nanodrahts oder von dieser nach außen gerichtet ist. Eine radiale Druckspannung bedeutet eine Spannung, die im Allgemeinen vom Umfang nach innen in Richtung eines zentralen Bereichs oder Punkts des Nanodrahts gerichtet ist. Eine radiale Zugspannung bedeutet eine Spannung, die im Allgemeinen von einem zentralen Bereich oder Punkt des Nanodrahts nach außen in Richtung des Umfangs gerichtet ist. Eine solche radiale Spannung stellt eine weitere Spannungskomponente dar, die von der longitudinalen Spannung verschieden ist und auf die allgemeine Richtung der Längsachse des Nanodrahts ausgerichtet ist. Wenn der Nanodraht diesen Spannungskomponenten ausgesetzt ist, vergrößert oder verringert er seine Größe in radialer oder Längsrichtung, je nachdem, ob es sich bei der Spannungskomponente um eine entsprechende Zug- oder Druckspannung handelt.
  • Eine Nanodrahteinheit kann so einfach wie der Nanodraht mit einer umgebenden Stressorschicht sein, möglicherweise mit einer Trägerstruktur, oder sie kann eine komplexere Einheit darstellen, die weitere Komponenten wie beispielsweise eine FET-Einheit umfasst. Der Halbleiter-Nanodraht selbst kann auf eine beliebige geeignete Weise gebildet werden, um einen Nanodraht mit halbleitenden Eigenschaften zu gewinnen. Daher können einige Verfahren gemäß der Erfindung das Bilden des Nanodrahts aus halbleitendem Material beinhalten, wobei das halbleitende Material hier eine oder mehrere Materialkomponenten oder zum Beispiel einen reinen Halbleiter, einen Verbindungshalbleiter oder eine Halbleiter-Heterostruktur aufweisen kann. Weitere Ausführungsformen können das Bilden des Nanodrahts aus Halbmetallmaterial beinhalten, wobei das Halbmetallmaterial infolge der durch die Stressorschicht ausgelösten Spannung halbleitend wird. Zum Beispiel kann eine in geeigneter Weise aufgebrachte Stressorschicht, um eine radiale Druckspannung und/oder eine longitudinale Zugspannung zu erzeugen, die Dicke eines Halbmetall-Nanodrahts bis unter den Schwellenwert verringern, an dem aus dem Halbmetall ein Halbleiter wird.
  • Die Stressorschicht kann auf vielerlei Weise gebildet werden, sodass in dem Nanodraht in der fertigen Einheit die geforderte Spannung ausgelöst wird. Gemäß einigen Ausführungsformen kann das Verfahren das Bilden der Stressorschicht aus einem Material beinhalten, das von Natur aus geeignet ist, eine Spannung auf den Nanodraht auszuüben. Das heißt, aufgrund der von Natur aus gegebenen oder spezifischen Materialeigenschaften der Stressorschicht wird durch die Bildung der Schicht selbst eine Spannung auf den Nanodraht ausgeübt. Das kann zum Beispiel auf Abweichungen der Kristallstruktur zwischen der Stressorschicht und dem Nanodraht, z. B. auf Unterschiede der Gitterkonstanten, oder auf bestimmte Bindungswinkel an der Materialgrenzfläche, die zu spezifischen Wachstumsspannungen führen, oder auf Unterschiede zwischen den Wärmeausdehnungskoeffizienten der Stressorschicht und des Nanodrahts zurückzuführen sein. Gemäß weiteren Ausführungsformen kann das Verfahren das Bilden der Stressorschicht durch Bilden einer Vorschicht auf dem Nanodraht und anschließendes Bearbeiten der Vorschicht zum Aktivieren der Vorschicht beinhalten, um eine Spannung auf den Nanodraht auszuüben. Gemäß diesen Ausführungsformen bewirkt deshalb die Nachbearbeitung der zuvor gebildeten Vorschicht, dass eine Spannung auf den Nanodraht ausgeübt wird. Eine solche Vorschicht kann zum Beispiel aus einem Material gebildet werden, das durch die Nachbearbeitung eine Volumenänderung erfährt, z. B. aufgrund eines durch eine Wärmebehandlung ausgelösten Phasenwechsels zwischen amorpher und kristalliner Struktur. In bestimmten Fällen können diese Verfahren vor der Nachbearbeitung der Vorschicht das Bilden einer Fixierungsschicht oberhalb der Vorschicht beinhalten, um die Oberflächengeometrie der Vorschicht während der Nachbearbeitung zu bewahren, um die Aktivierung der Schicht als Stressorschicht zu erleichtern. Diese Technik wird im Folgenden beispielhaft veranschaulicht. Eine solche Fixierungsschicht kann durch eine dünne Schicht oder durch ein massives Material realisiert werden, wobei der Begriff „Schicht” hierin in seiner allgemeinsten Bedeutung gebraucht wird, ohne eine Begrenzung auf eine bestimmte Dicke nahezulegen.
  • Allgemein kann die Stressorschicht auf vielerlei Weise und aus vielerlei Materialien gebildet werden, die zum Erzeugen der gewünschten Spannungseigenschaften in einem bestimmten Nanodraht in der fertigen Einheit erforderlich sind. Wie im Folgenden durch Beispiele veranschaulicht wird, kann die Stressorschicht in manchen Fällen entfernt werden, nachdem der Nanodraht der geforderten Spannung ausgesetzt wurde, da die Spannung dann durch die an dem Nanodraht angebrachten Trägerstrukturen bewahrt bleibt. Auf die Art und Stärke der durch die Stressorschicht auf den Nanodraht ausgeübten Spannung wirken sich viele Faktoren aus. Zu diesen Faktoren zählen Materialien, Grenzflächenchemie, Abmessungen, Arbeitsschritte bei der Schichtbildung und bei der allgemeinen Bearbeitung zum Erzeugen der fertigen Einheit. Die spezielle Auswirkung der Spannung auf die Beweglichkeit der Ladungsträger in dem Nanodraht hängt ebenfalls von vielen Faktoren wie beispielsweise Materialien, Ladungsträgertyp, Abmessungen und davon ab, ob es sich bei der Spannung um eine radiale oder longitudinale, um eine Druck- oder Zugspannung oder eine Kombination derselben handelt. Unter Berücksichtigung dieser Faktoren können die Bildung der Stressorschicht und die Bearbeitungsschritte für die Einheit so angepasst werden, dass geeignete Spannungseigenschaften erzeugt werden, um eine gewünschte Auswirkung auf die Beweglichkeit der Ladungsträger zu erreichen. Dies wird im Folgenden ausführlicher erörtert und durch Beispiele veranschaulicht.
  • Die Nanodrahteinheit kann einen Halbleiter-Nanodraht mit einer den Nanodraht außen umgebenden Stressorschicht aufweisen, wobei die Anordnung so gewählt wird, dass durch die Stressorschicht eine radiale und/oder longitudinale Spannung auf den Nanodraht ausgeübt wird, um die Beweglichkeit der Ladungsträger in dem Nanodraht zu erhöhen.
  • Der Feldeffekttransistor (FET) kann einen Nanodraht und eine Gate-Struktur aufweisen, wobei die Gate-Struktur ein Dielektrikum und eine Gate-Elektrode aufweist, die einen Kanalbereich des Nanodrahts umgibt, wobei der FET ferner einen Source- und Drain-Bereich an entsprechenden Enden des Nanodrahts aufweist und auf den Nanodraht eine radiale und/oder longitudinale Spannung ausgeübt, um die Beweglichkeit der Ladungsträger in dem Nanodraht zu erhöhen.
  • Allgemein können, wenn hierin Merkmale unter Bezugnahme auf ein Verfahren gemäß der Erfindung beschrieben werden, entsprechende Merkmale in einer Einheit gemäß der Erfindung bereitgestellt werden und umgekehrt.
  • Nunmehr werden bevorzugte Ausführungsformen der Erfindung beispielhaft unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben, wobei:
  • 1a bis 1d Fertigungsstufen einer spannungsbelasteten Siliciumschicht in einer Technologie nach dem Stand der Technik für planare Transistoren veranschaulichen;
  • 2 die Struktur eines planaren MOSFETs nach dem Stand der Technik mit einem spannungsbelasteten Siliciumkanal darstellt;
  • 3a bis 3c ein erstes Verfahren gemäß der Erfindung zum Bilden einer Nanodrahteinheit veranschaulichen;
  • 4a bis 4c ein zweites Verfahren gemäß der Erfindung zum Bilden einer Nanodrahteinheit veranschaulichen;
  • 5a bis 5e ein drittes Verfahren gemäß der Erfindung zum Bilden einer Nanodrahteinheit veranschaulichen;
  • 6a bis 6e ein viertes Verfahren gemäß der Erfindung zum Bilden einer Nanodrahteinheit veranschaulichen; und
  • 7 eine schematische Darstellung eines FETs.
  • Vor dem Darlegen einer detaillierten Beschreibung beispielhafter Ausführungsformen der Erfindung ist es zweckmäßig, einen Blick auf einige Grundlagen dieser Ausführungsformen zu werfen.
  • Den erfindungsgemäßen Verfahren zum Bilden einer im Folgenden beschriebenen Nanodrahteinheit ist die Bildung einer Stressorschicht gemein, die einen Halbleiter Nanodraht außen umgibt, wobei die Stressorschicht eine Spannung auf den Nanodraht ausübt. Auf jeden Fall wird das Verfahren so durchgeführt, dass der Nanodraht in der resultierenden Einheit durch die Einwirkung der Stressorschicht einer radialen und/oder longitudinalen Spannung ausgesetzt wird, um die Beweglichkeit der Ladungsträger zu erhöhen. Während im Folgenden anschauliche Beispiele angeführt werden, kann die Stressorschicht allgemein auf vielerlei Weise und aus vielerlei Materialien gebildet werden, die zum Erzeugen der gewünschten Spannungseigenschaften in dem Nanodraht einer bestimmten Einheit erforderlich sind. Dem Fachmann ist klar, dass das Wesen und die Stärke der durch eine bestimmte Stressorschicht in einem bestimmten Nanodraht ausgelösten Spannung durch viele Faktoren bestimmt werden. Zu diesen Faktoren gehören die spezielle Grenzflächenchemie zwischen den infrage kommenden Materialien, z. B. wie die chemischen Bindungen gebildet werden und die jeweiligen Längen und Winkel dieser Bindungen, sowie die Kristallstruktur der Materialien, z. B. die Gitterkonstanten und die Kristallorientierungen. Ebenso wie die Materialien sind auch die Abmessungen, z. B. die Dicken, der Stressorschicht und des Nanodrahts für die Spannungseigenschaften von Bedeutung. Eine dickere Stressorschicht kann eine stärkere Kraft ausüben und somit (aufgrund natürlicher physikalischer Grenzen) eine stärkere Spannung auslösen, und ein dünnerer Nanodraht kann leichter spannungsbelastet werden. Die Schichtbildung ist ebenfalls von Bedeutung, da Schichten während der Abscheidung/Bearbeitung dazu neigen, Spannungen aufzubauen, und alle weiteren bei der Herstellung der fertigen Einheit beteiligten Bearbeitungsschritte können ebenfalls die endgültigen Spannungseigenschaften in dem Nanodraht beeinflussen.
  • Ferner ist dem Fachmann klar, dass die Wirkung bestimmter Spannungseigenschaften auf die Beweglichkeit der Ladungsträger in dem Nanodraht von verschiedenen Faktoren abhängt. Hierzu gehören Materialien, Kristallstruktur, Ladungsträgertyp, Richtung des Stromflusses und ob es sich bei der Spannung um eine radiale oder longitudinale, eine Druck- oder Zugspannung oder eine Kombination derselben handelt. Anhand eines anschaulichen Beispiels soll ein Prozess zur Herstellung einer oxidischen Stressorschicht durch thermische Oxidation eines Nanodrahts betrachtet werden. Entlang der Drahtachse führt die Oxidation durch den Einbau von Sauerstoffatomen zum Entstehen einer Zugspannung. In der radialen Richtung hingegen führt die Oxidation zum Entstehen einer Druckspannung, da sich die Oxidationsfront von der Oberfläche in das Innere des Nanodrahts fortbewegt. Das führt dazu, dass sich die durch die radiale und longitudinale Spannung bewirkte Änderungen der Beweglichkeit der Ladungsträger zumindest teilweise gegenseitig aufheben können. Wenn der Nanodraht darüber hinaus an beiden Enden befestigt ist, sodass sich der Draht in Längsrichtung nicht ausdehnen kann, kann die ausgeübte Spannung keine longitudinale Spannung (ΔL/L = 0) auslösen, und nur die radiale Spannungskomponente ist nutzbar.
  • Unter Berücksichtigung der obigen Faktoren können die Materialien, die Schritte zum Bilden der Stressorschicht und zur Bearbeitung der gesamten Einheit (z. B. Bilden und/oder Entfernen von Strukturen, die einen Nanodraht hindern/veranlassen, radiale/longitudinale Spannungskomponenten aufzunehmen) so gewählt werden, wie dies für eine bestimmte Einheit erforderlich ist. Insbesondere erlauben die Kenntnis und die Berücksichtigung dieser verschiedenen Faktoren die passgenaue Einstellung der Spannungseigenschaften, um eine gewünschte Verbesserung der Beweglichkeit der Ladungsträger und somit verbesserte Leistungsparameter der Einheit zu erzielen. Geeignete Materialien, Parameter und Bearbeitungsschritte für bestimmte Ausführungsformen werden dem Fachmann aus der hierin vorliegenden Beschreibung offensichtlich sein.
  • Nunmehr werden spezielle Beispiele von Verfahren gemäß der Erfindung beschrieben.
  • 3a und 3b sind schematische Darstellungen aufeinanderfolgender Stufen in einem ersten Verfahren gemäß der Erfindung. Die erste Stufe des Verfahrens beinhaltet die Herstellung eines Halbleiter-Nanodrahts 1. In diesem Beispiel wird der Nanodraht unter Verwendung allgemein bekannter Bearbeitungstechniken aus einem SIO(Silicium-auf-Isolator)-Wafer 2 gebildet. Kurz gesagt, der Nanodraht 1 und die an den Enden des Nanodrahts befestigten Trägerstrukturen 3, 4 werden zu Anfang durch Lithografie und Trockenätzen der oberen Siliciumschicht des Wafers 2 definiert. In dieser Stufe liegt der teilweise gebildete Draht noch auf dem Substrat 5 des Wafers 2. (Obwohl in der Figur nicht gesondert dargestellt, weist das Substrat 5 hier die isolierende (Oxid-)Schicht und eine darunterliegende Silicium-Trägerschicht auf.) Dann wird der Draht unterätzt, sodass zum Substrat 5 kein Kontakt mehr besteht. Dies führt zu der in 3a gezeigten Struktur, wo sich der Nanodraht 1 zwischen den beiden Trägerstrukturen 3, 4 erstreckt, die an seinen Enden befestigt sind. Der resultierende Nanodraht 1 weist einen im Wesentlichen kreisrunden Querschnitt auf, der in 3c links dargestellt ist. In diesem Beispiel weist der Nanodraht einen Durchmesser von ungefähr 5 bis 15 nm auf. Die nächste Stufe beinhaltet das Bilden einer Stressorschicht für den Nanodraht. Bei dieser Ausführungsform wird die Stressorschicht als Oxidschicht gebildet, die durch einen thermischen Oxidationsprozess mittels thermischer Schnellbehandlung in einer oxidierenden Atmosphäre selektiv auf den Nanodraht aufgebracht wird. Die resultierende Oxidschicht 6 wird als eine im Wesentlichen homogene, oberflächenkonforme Beschichtung gebildet, die sich zwischen den endständigen Trägerstrukturen 3, 4 über die gesamte Länge des Nanodrahts 1 erstreckt. In diesem Beispiel wird die Oxidschicht mit einer Dicke von 5 bis 15 nm gebildet. Die nach dem Bilden der Stressorschicht 6 erhaltene Einheit 7 ist in 3b schematisch dargestellt, und der entsprechende Querschnitt durch den Nanodraht 1 ist in 3c rechts dargestellt.
  • Unter Berücksichtigung der Kristallstruktur und der Abmessungen des Silicium-Nanodrahts 1 und des Materials und der Dicke der Stressorschicht 6 wirkt sich die Stressorschicht hier so aus, dass auf den Nanodraht eine radiale Druckspannung einwirkt, die zu einer Verringerung des Durchmessers des Nanodrahts führt, was in 3b und 3c durch gestrichelte Linien angezeigt wird. Zu beachten ist, dass bei dieser Ausführungsform das Vorhandensein der endständigen Trägerstrukturen 3, 4 eine longitudinale Spannung des Nanodrahts verhindert. Die Spannung tritt deshalb ausschließlich senkrecht zu der Oberfläche des Nanodrahts 1 auf, während es parallel zu der Oberfläche keine Spannungskomponente gibt. Dann kann die Einheit 7 je nach der beabsichtigten Funktion weiteren Bearbeitungsschritten unterzogen werden, beispielsweise Dotieren der Trägerstrukturen 3, 4 und Bilden von Kontakten, wofür im Folgenden einzelne Beispiele beschrieben werden. Auf jeden Fall kann bei geeigneter Wahl des Trägertyps und der Richtung des Stromflusses (insbesondere für Löcher auf der (100)- oder (110)-Fläche) eine Verbesserung der Beweglichkeit der Ladungsträger durch dieses Verfahren mit ausschließlich radialer Druckspannung um ungefähr 2 bis 10 Prozent erwartet werden.
  • Während es sich bei dem obigen Beispiel um eine radiale Druckspannung handelt, ist zu beachten, dass, wenn dies für eine unterschiedliche Nanodrahteinheit (z. B. eine Einheit mit verschiedener Polarität der Ladungsträger) von Vorteil ist, durch geeignete Auswahl und Bildung der Stressorschicht eine radiale Zugspannung erzeugt werden kann, um diese Wirkung auszulösen. Geeignete Materialien und/oder Prozesse hierfür sind dem Fachmann offensichtlich. Während bei diesem Beispiel als Stressorschicht eine Oxidschicht gebildet wird, kann die Stressorschicht bei weiteren Ausführungsformen darüber hinaus aus anderen Materialien gebildet werden. Beispiele umfassen Nitride (beispielsweise Siliciumnitrid, Titannitrid, Bornitrid und Wolframnitrid), binäre Oxide (beispielsweise Siliciumoxid, Aluminiumoxid und Hafniumoxid), ternäre Oxide (beispielsweise Perovskite wie z. B. SrTiO3), Carbide (beispielsweise Siliciumcarbid) und Kohlenstoff. Zum Herstellen der Stressorschicht können verschiedene Bearbeitungstechniken verwendet werden. Diese können Diffusion, chemische Reaktion, chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), Sputterabscheidung, Impulslaserabscheidung, Molekularstrahlepitaxie (MBE), chemische Strahlepitaxie (CBE), metallorganische CVD (MOCVD) usw. beinhalten. Geeignete Schichtbildungstechniken für bestimmte Materialien sind dem Fachmann geläufig.
  • 4a bis 4c sind schematische Darstellungen des Querschnitts eines Nanodrahts in aufeinanderfolgenden Stufen eines zweiten Verfahrens gemäß der Erfindung. Die erste Stufe des Verfahrens beinhaltet das Herstellen eines Halbleiter-Nanodrahts 10 wie oben unter Bezugnahme auf 3a allgemein beschrieben. In diesem Beispiel wird der Nanodraht aus einem Verbindungshalbleiter, z. B. InAs, gebildet und weist einen Durchmesser von ungefähr 20 nm auf. Die nächste Stufe beinhaltet wiederum das Bilden einer Stressorschicht für den Nanodraht. Bei dieser Ausführungsform wird die Stressorschicht jedoch durch einen dreistufigen Prozess gebildet. Zuerst wird, wie in 4a gezeigt, durch einen CVD-Prozess eine Vorschicht 11 aus einer amorphen, auf Chalkogeniden beruhenden Legierung (z. B. GeTe) selektiv als oberflächenkonforme Beschichtung auf dem Nanodraht 10 gebildet. Die Vorschicht weist hier eine Dicke von ungefähr 10 bis 20 nm auf. Sodann wird, wie in 4b gezeigt, eine Fixierungsschicht 12 oberhalb der Vorschicht 11 gebildet. Bei der Fixierungsschicht handelt es sich hier um eine Schicht aus TaN mit einer Dicke von ungefähr 10 nm, die durch einen ALD-Prozess bei einer Temperatur unterhalb der Kristallisationstemperatur der Schicht 11 gebildet wird. In einem letzten Schritt wird die Vorschicht 11 bearbeitet, um diese Schicht zum Ausüben einer Spannung auf den Nanodraht 10 zu aktivieren. Insbesondere wird die Einheit auf eine Temperatur oberhalb der Übergangstemperatur (z. B. 200°C für GeTe) der Chalkogenidschicht 11 erhitzt und danach abgekühlt. Dadurch wird ein Phasenwechsel in der Chalkogenidschicht 11 von ihrem amorphen Zustand zu einem dichteren, kristallinen Zustand mit einer daraus resultierenden Verringerung des spezifischen Volumens bewirkt, wodurch eine kristalline Schicht 13 entsteht. Während der Bearbeitung des Phasenwechsels hält die Fixierungsschicht 12 die äußere Oberflächengeometrie der Vorschicht 12 aufrecht. Dadurch bleibt der Durchmesser des Nanodrahts 10 mit der Vorschicht 12 unverändert, und das Ausdehnen/Zusammenziehen der gesamten Struktur wird verhindert. In der in 4c gezeigten resultierenden Einheit 14 bewirkt das verringerte Volumen der kristallinen Schicht 13 deshalb, dass diese Schicht als Stressorschicht für den Nanodraht 10 wirkt und eine radiale Zugspannung auslöst, worauf sich der Nanodraht radial nach außen ausdehnt, was in der Figur durch die Pfeile angezeigt wird. Wiederum wird in diesem Beispiel die longitudinale Spannung durch die endständigen Trägerstrukturen des Nanodrahts verhindert. Mit den oben beschriebenen Materialien und Parametern und einer geeigneten Wahl des Ladungsträgertyps und der Richtung des Stromflusses (Elektronen auf der (100)- oder (110)-Fläche) kann bei diesem Beispiel als Folge der radialen Zugspannung eine Verbesserung der Beweglichkeit der Ladungsträger um ungefähr 20 bis 50 Prozent erwartet werden.
  • Ebenso wie zuvor kann die Einheit 14 anschließend weitere Bearbeitungsschritte durchlaufen, und im Folgenden werden einzelne Beispiele beschrieben. Natürlich kann durch Nutzung des umgekehrten Phasenwechsels, wenn dies für weitere Ausführungsformen gewünscht ist, aus der Zugspannung eine Druckspannung gemacht werden. Wenn gewünscht, können anstelle von Chalkogeniden auch andere Phasenwechselmaterialien wie beispielsweise amorphes Si oder amorpher Kohlenstoff verwendet werden. Es können weitere Techniken verwendet werden, die das Nachbearbeiten zum Aktivieren einer Stressorschicht beinhalten. Zum Beispiel kann eine Volumenänderung durch das Bearbeiten bewirkt werden, um das Freisetzen oder Absorbieren einer Substanz zu bewirken, z. B. eines Gases wie beispielsweise Wasserstoff, das durch eine Fixierungsschicht, z. B. metallisches Nb, dringen kann. Ein weiteres Beispiel stellt hierbei das Aufnehmen von Lithium aus einer Lithiumlegierung durch eine elektrochemische Reaktion unter Verwendung der Festkörperdiffusion dar. Dabei ist zu beachten, dass nicht alle Nachbearbeitungstechniken die Verwendung einer Fixierungsschicht erfordern. Obwohl es sich bei der Fixierungsschicht wie oben erwähnt um eine dünne Schicht handelt, kann diese bei bestimmten Ausführungsformen auch durch massives Material realisiert werden.
  • 5a bis 5e sind schematische Darstellungen aufeinanderfolgender Stufen in einem dritten Verfahren gemäß der Erfindung. Die erste Stufe beinhaltet das Herstellen eines Halbleiter-Nanodrahts 20, der an endständigen Trägerstrukturen 21, 22 befestigt sind, was oben unter Bezugnahme auf 3a allgemein beschrieben wurde. Bei diesem Beispiel wird der Nanodraht aus Si gebildet und weist einen Durchmesser von ungefähr 5 bis 20 nm auf. Sodann wird auf dem Nanodraht und den endständigen Trägerstrukturen gemäß 5b eine Stressorschicht 23 gebildet. Bei der Stressorschicht 23 handelt es sich hier um eine durch CVD gebildete SixNy-Schicht mit einer Dicke von ungefähr 10 bis 20 nm. Diese Stressorschicht löst eine radiale Zugspannung aus, die zu einer Dehnung des Nanodrahts 20 führt, die in der Figur angezeigt ist. In dieser Stufe verhindern die endständigen Trägerstrukturen 21, 22, dass der Nanodraht einer longitudinalen Spannung ausgesetzt wird. Im nächsten Schritt in 5c wird durch lithographische Bearbeitung die endständige Trägerstruktur 22 entfernt. Der somit an einem Ende freigelegte Nanodraht 20 wird dann durch die Stressorschicht einer longitudinalen Zugspannung ausgesetzt und dehnt sich wie angezeigt in Längsrichtung aus. Im nächsten Schritt wird eine neue endständige Trägerstruktur 24 gebildet, diese Trägerstruktur wird gemäß 5d mit dem freien Ende des Nanodrahts 20 verbunden. In diesem Beispiel wird die neue endständige Trägerstruktur 24 durch epitaxiales Wachstum desselben Materials wie die alte Trägerstruktur 22 gebildet. Nunmehr wird der Nanodraht 20 an beiden Enden gehaltert und unterliegt weiterhin wie angezeigt einer longitudinalen und radialen Spannung. Sodann wird die Stressorschicht 23 durch einen Trockenätzprozess entfernt. In der in 5e gezeigten resultierenden Einheit 25 ist durch das Entfernen der Stressorschicht die radiale Spannung des Nanodrahts beseitigt worden. Die longitudinale Spannung infolge der vorhergehenden Einwirkung der Stressorschicht bleibt jedoch durch die endständigen Trägerstrukturen 21, 24 erhalten.
  • Mit den in diesem Beispiel beschriebenen Materialien und Parametern und einem geeigneten Ladungsträgertyp und der passenden Richtung des Stromflusses (Elektronen auf der (100)- und (110)-Fläche) kann im Ergebnis der longitudinalen Zugspannung eine Verbesserung der Beweglichkeit der Ladungsträger um ungefähr 10 bis 20 Prozent erwartet werden. Wenn bei anderen Ausführungsformen gewünscht, kann aus der longitudinalen Zugspannung eine Druckspannung gemacht werden. Bei manchen Ausführungsformen kann es auch wünschenswert sein, bei der Stufe von 5d aufzuhören, um sowohl die longitudinale als auch die radiale Spannungskomponente zu bewahren. Bei anderen Ausführungsformen können außerdem die Schritte 5c bis 5e auf Nanodrähte der 3b und 4c angewendet werden, die durch die oben beschriebenen Verfahren erzeugt wurden. Ferner kann die neue endständige Trägerstruktur 24 als Elektrode dienen, die in Kontakt mit dem Nanodraht steht und aus einem anderen Material bestehen kann, beispielsweise aus einem durch eine Metallabscheidungstechnik gebildeten Metall. Es sind auch Ausführungsformen denkbar, bei denen der Nanodraht in Schritt 5c freigelegt wird, indem die ursprüngliche Trägerstruktur 22 nur teilweise so weit entfernt wird, dass der Nanodraht freigelegt wird, um der longitudinalen Spannung ausgesetzt zu werden. Anstatt zu Anfang einen gemäß 5a an beiden Enden befestigten Nanodraht zu bilden, kann auch ein Nanodraht gebildet werden, der nur an einem Ende befestigt ist. Insbesondere können solche Nanodrähte gebildet werden, die sich nicht parallel, sondern senkrecht zum Substrat erstrecken. Dann dient das Substrat als Trägerstruktur an einem Ende des Nanodrahts, während das andere Ende frei ist. Dann kann die Stressorschicht auf diese Nanodraht-Auslegerstruktur aufgebracht werden, sodass durch die Stressorschicht eine radiale und longitudinale Spannung auf den Nanodraht ausgeübt wird.
  • Ein alternatives Verfahren zum Erzielen lediglich einer longitudinalen Spannung in einem Nanodraht ist in 6a bis 6e dargestellt. Als Materialien und Bearbeitungsschritte werden hier im Allgemeinen dieselben vorausgesetzt wie bei dem vorhergehenden Verfahren, und im Folgenden werden nur die wichtigsten Unterschiede beschrieben. In Schritt 6b dieses Verfahrens wird eine Stressorschicht 33 mit einer Dicke gebildet, die ausreicht, um die Lücke zwischen dem Nanodraht 30 und dem Substrat 35 zu füllen. Sodann werden die beiden endständigen Trägerstrukturen 31 und 32 entfernt. Dadurch bleibt der Nanodraht an beiden Enden frei und wird durch die Stressorschicht 33 gehaltert, sodass der Nanodraht wie angezeigt sowohl der longitudinalen als auch der radialen Spannung ausgesetzt ist. Sodann werden zwei neue Trägerstrukturen 36, 37 gebildet, die jeweils an den Enden des in 6d gezeigten Nanodrahts befestigt sind. Abschließend wird die Stressorschicht entfernt und dadurch die radiale Spannung aufgehoben. In der fertigen Einheit 38 dieser Ausführungsform bleibt die longitudinale Spannung durch die vorhergehende Einwirkung der Stressorschicht jedoch durch die neuen endständigen Trägerstrukturen 36, 37 erhalten.
  • 7 zeigt ein Beispiel einer Nanodraht-FET-Einheit. Die Einheit 40 dieses Beispiels wird gebildet, indem zuerst eine Einheit gemäß 5e oder 6e durch ein oben beschriebenes Verfahren erzeugt wird. Die endständigen Trägerstrukturen für den longitudinal spannungsbelasteten Nanodraht 41 dienen als Source- und Drain-Kontaktflächen 42, 43. Dann wird um einen zentralen Kanalbereich des Nanodrahts 41 herum durch allgemein bekannte Bearbeitungstechniken eine Rundum-Gate-Struktur gebildet. Die Gate-Struktur weist ein Gate-Dielektrikum 44 auf, das eine oder mehrere Schichten eines isolierenden Materials aufweisen kann, das um den Nanodraht 41 herum gebildet ist. Dann wird um das Dielektrikum herum ein Metall- oder Polysilicium-Gate-Kontakt 45 gebildet. Die Gate-Länge ist so definiert, dass zwischen dem Gate-Stapel und dem Source- bzw. Gate-Bereich freiliegende Bereiche des Nanodrahts 41 verbleiben. Abschließend wird eine weitere Schicht 46 abgeschieden, um die Gate-Struktur und die freiliegenden Bereiche des Nanodrahts zwischen der Source- und Drain-Kontaktfläche zu umschließen. Die Schicht 46 in diesem Beispiel wird aus SixNy gebildet, das mittels CVD abgeschieden wird und als weitere Stressorschicht für den bereits longitudinal spannungsbelasteten Nanodraht 41 dient. Diese Stressorschicht übt zusätzlich eine radiale Spannung auf die Bereiche des Nanodrahts zwischen Gate und Source/Drain aus, um die Leistungsfähigkeit weiter zu verbessern.
  • Es ist zu erkennen, dass die oben beschriebenen Ausführungsformen die Nutzung von radialen und longitudinalen Zug- oder Druckspannungskomponenten einzeln oder zusammen erlauben, um die Leitfähigkeit eines Nanodrahts zu erhöhen. Durch die oben beschriebene Verwendung kann der gesamte Kern des Nanodrahts zur Leitfähigkeit beitragen, und es können gewünschte Spannungseigenschaften definiert werden, um die Leistungsfähigkeit eines Nanodrahts zu optimieren.
  • Es ist natürlich klar, dass an den beschriebenen beispielhaften Ausführungsformen viele Änderungen und Modifikationen vorgenommen werden können. Zum Beispiel brauchen Nanodrähte keine kreisförmigen Querschnitte aufzuweisen. Im Allgemeinen kann ein beliebiger Querschnitt des Nanodrahts verwendet werden, sofern der Nanodraht um seinen Umfang herum von allen Seiten zugänglich ist (im Gegensatz z. B. zu einer Rippenstruktur, die aus Gründen der Halterung über ihre Länge hinweg untereinander verbunden ist), um die Bildung der Stressorschicht rund um den Nanodraht zu erlauben. Die Stressorschicht kann natürlich auf einen Nanodraht aufgebracht werden, auf dem bereits weitere Strukturen gebildet sind, wobei zum Erzeugen einer radialen und/oder longitudinalen Spannung in den freiliegenden Bereichen des Nanodrahts die oben beschriebenen Verfahren angewendet werden. Zum Beispiel können die beschriebenen Verfahren auf einen Nanodraht angewendet werden, der bereits eine darauf gebildete Rundum-Gate-Struktur aufweist, um eine FET-Einheit ähnlich der von 7 zu erhalten. Wie oben bereits erörtert, können alternative Ausführungsformen auch einen Halbmetall-Nanodraht in einen Halbleiter-Nanodraht umwandeln, der durch die Stressorschicht spannungsbelastet wird.
  • Während oben einfache Nanodrahteinheiten und darauf basierende FET-Einheiten beschrieben worden sind, können Verfahren gemäß der Erfindung allgemein zum Herstellen einer beliebigen Einheit verwendet werden, in der ein Nanodraht als Leiter genutzt wird. Als spezielle Beispiele kommen thermoelektrische Wandler, Nanodrahtsensoren und optoelektronische Einheiten wie beispielsweise LEDs (Leuchtdioden) infrage. Die Nanodrähte können wie oben erwähnt auch senkrecht zum Substrat gebildet werden, woraus sich eine vertikale Geometrie der Einheit ergibt.

Claims (11)

  1. Verfahren zum Bilden einer Nanodrahteinheit (7, 14, 25, 38, 40), wobei das Verfahren Folgendes aufweist: Bilden eines Nanodrahts (20, 30) derart, dass jedes Ende des Nanodrahts an einem Träger (22, 31, 32) befestigt ist; nach dem Bilden des Nanodrahts Bilden einer Stressorschicht (6, 13, 23, 33), welche den Nanodraht außen umgibt; und Freilegen des Nanodrahts (20, 30) von dem Träger zumindest an einem Ende des Nanodrahts, wobei durch die Stressorschicht (23, 33) zumindest eine longitudinale Spannung auf den Nanodraht ausgeübt wird, um die Beweglichkeit der Ladungsträger in dem Nanodraht zu erhöhen.
  2. Verfahren nach Anspruch 1, welches das Bilden des Nanodrahts (1, 10, 20, 30) aus einem halbleitenden Material beinhaltet.
  3. Verfahren nach Anspruch 1, welches das Bilden des Nanodrahts aus einem Halbmetallmaterial beinhaltet, wobei das Halbmetallmaterial infolge der durch die Stressorschicht ausgelösten Spannung halbleitend gemacht wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, welches das Bilden der Stressorschicht (6, 23, 33) aus einem Material beinhaltet, das von Natur aus zum Ausüben einer Spannung auf den Nanodraht (1, 20, 30) geeignet ist.
  5. Verfahren nach einem der Ansprüche 1 bis 3, welches das Bilden der Stressorschicht (13) durch Bilden einer Vorschicht (11) auf dem Nanodraht (10) und dann das Bearbeiten der Vorschicht (11) beinhaltet, um die Vorschicht dazu zu aktivieren eine Spannung auf den Nanodraht auszuüben.
  6. Verfahren nach Anspruch 5, welches vor dem Bearbeiten der Vorschicht (11) das Bilden einer Fixierungsschicht (12) oberhalb der Vorschicht beinhaltet, um im Wesentlichen die äußere Oberflächengeometrie der Vorschicht während der Bearbeitung zu bewahren.
  7. Verfahren nach einem der vorhergehenden Ansprüche, welches das Bilden eines neuen Trägers (24, 36, 37) beinhaltet, der an dem oder an jedem freien Ende des Nanodrahts (20, 30) befestigt ist.
  8. Verfahren nach Anspruch 7, welches das Entfernen der Stressorschicht (23, 33) von dem Nanodraht (20, 30) beinhaltet, wodurch alle durch die Stressorschicht ausgeübten radialen Spannungen beseitigt werden.
  9. Verfahren nach einem der vorhergehenden Ansprüche, welches das Bilden der Stressorschicht (6, 13, 23, 33) als eine im Wesentlichen homogene Beschichtung beinhaltet.
  10. Verfahren nach einem der vorhergehenden Ansprüche, welches das Bilden des Nanodrahts (1, 10, 20, 30) mit einem rundlichen Querschnitt beinhaltet.
  11. Verfahren nach einem der vorhergehenden Ansprüche zum Bilden eines Nanodraht-Transistors (40), wobei das Verfahren das Bilden einer Gate-Struktur, die ein Dielektrikum (44) und eine Gate-Elektrode (45), die einen Kanalbereich des Nanodrahts (41) umgibt, und das Bereitstellen eines Source- und Drainbereichs (42, 43) an entsprechenden Enden des Nanodrahts aufweist.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8492208B1 (en) * 2012-01-05 2013-07-23 International Business Machines Corporation Compressive (PFET) and tensile (NFET) channel strain in nanowire FETs fabricated with a replacement gate process
US9412442B2 (en) * 2012-04-27 2016-08-09 The Board Of Trustees Of The University Of Illinois Methods for forming a nanowire and apparatus thereof
GB201215342D0 (en) 2012-08-29 2012-10-10 Ibm Thermoelectric elementd
KR102002380B1 (ko) * 2012-10-10 2019-07-23 삼성전자 주식회사 반도체 장치 및 그 제조 방법
GB2508376A (en) 2012-11-29 2014-06-04 Ibm Optical spectrometer comprising an adjustably strained photodiode
US9224849B2 (en) * 2012-12-28 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with wrapped-around gates and methods for forming the same
DE112013006479B4 (de) * 2013-03-14 2023-03-16 Intel Corporation Mechanische Schaltvorrichtung auf Nanodrahtbasis
US9006842B2 (en) 2013-05-30 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning strain in semiconductor devices
US9349850B2 (en) 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
KR102102829B1 (ko) * 2013-09-27 2020-04-22 인텔 코포레이션 실리콘 상의 이종 집적화를 위한 템플릿 엔지니어링을 통한 개선된 클래딩층 에피택시
WO2015047349A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Transistor structure with variable clad/core dimension for stress and band gap modulation
US9773904B2 (en) 2015-09-11 2017-09-26 Samsung Electronics Co., Ltd. Vertical field effect transistor with biaxial stressor layer
KR102373620B1 (ko) 2015-09-30 2022-03-11 삼성전자주식회사 반도체 장치
CN106711214B (zh) * 2015-11-12 2023-08-22 蓝枪半导体有限责任公司 栅极全包覆式纳米线场效晶体管装置
US9547819B1 (en) * 2015-11-23 2017-01-17 International Business Machines Corporation Phase-change material time-delay element for neuromorphic networks
WO2017145906A1 (ja) * 2016-02-25 2017-08-31 株式会社ソシオネクスト 半導体集積回路装置
KR102461174B1 (ko) 2016-02-26 2022-11-01 삼성전자주식회사 반도체 소자
US10263107B2 (en) * 2017-05-01 2019-04-16 The Regents Of The University Of California Strain gated transistors and method
US11527446B2 (en) * 2019-05-13 2022-12-13 International Business Machines Corporation Transistor having strain-inducing anchors and a strain-enhancing suspended channel

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040112964A1 (en) * 2002-09-30 2004-06-17 Nanosys, Inc. Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
US20090289244A1 (en) * 2008-04-24 2009-11-26 University Of Iowa Research Foundation Semiconductor heterostructure nanowire devices
US20100252801A1 (en) * 2009-04-03 2010-10-07 International Business Machines Corporation Semiconductor nanowire with built-in stress

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002307008C1 (en) 2001-03-30 2008-10-30 The Regents Of The University Of California Methods of fabricating nanostructures and nanowires and devices fabricated therefrom
CN101124638A (zh) * 2004-12-06 2008-02-13 哈佛大学 基于纳米尺度线的数据存储
KR20090075819A (ko) * 2006-09-19 2009-07-09 큐나노 에이비 나노스케일 전계 효과 트랜지스터의 조립체
GB2442768A (en) * 2006-10-11 2008-04-16 Sharp Kk A method of encapsulating low dimensional structures
WO2008079077A2 (en) * 2006-12-22 2008-07-03 Qunano Ab Nanoelectronic structure and method of producing such
US7888583B2 (en) 2007-05-07 2011-02-15 Wisconsin Alumni Research Foundation Semiconductor nanowire thermoelectric materials and devices, and processes for producing same
JP2009239078A (ja) * 2008-03-27 2009-10-15 Toshiba Corp ナノワイヤトランジスタおよび半導体集積回路
JP4575471B2 (ja) * 2008-03-28 2010-11-04 株式会社東芝 半導体装置および半導体装置の製造方法
WO2009150999A1 (ja) * 2008-06-09 2009-12-17 独立行政法人産業技術総合研究所 ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路
US7884004B2 (en) * 2009-02-04 2011-02-08 International Business Machines Corporation Maskless process for suspending and thinning nanowires
US8368125B2 (en) 2009-07-20 2013-02-05 International Business Machines Corporation Multiple orientation nanowires with gate stack stressors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040112964A1 (en) * 2002-09-30 2004-06-17 Nanosys, Inc. Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
US20090289244A1 (en) * 2008-04-24 2009-11-26 University Of Iowa Research Foundation Semiconductor heterostructure nanowire devices
US20100252801A1 (en) * 2009-04-03 2010-10-07 International Business Machines Corporation Semiconductor nanowire with built-in stress

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Lauhon, L. J. et al.: Epitaxial core-shell and core-multishell nanowire heterostructures. In: Nature, 420, 2002, 57. *

Also Published As

Publication number Publication date
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GB2500831B (en) 2014-07-02
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US9384975B2 (en) 2016-07-05
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