DE112011100326B4 - P-FET mit einem verspannten Nanodraht-Kanal und eingebetteten SiGe-Source- und Drain-Stressoren und Verfahren - Google Patents

P-FET mit einem verspannten Nanodraht-Kanal und eingebetteten SiGe-Source- und Drain-Stressoren und Verfahren Download PDF

Info

Publication number
DE112011100326B4
DE112011100326B4 DE112011100326.9T DE112011100326T DE112011100326B4 DE 112011100326 B4 DE112011100326 B4 DE 112011100326B4 DE 112011100326 T DE112011100326 T DE 112011100326T DE 112011100326 B4 DE112011100326 B4 DE 112011100326B4
Authority
DE
Germany
Prior art keywords
nanowire
fet
germanium
silicon
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE112011100326.9T
Other languages
English (en)
Other versions
DE112011100326T5 (de
Inventor
Guy Cohen
Conal E. Murray
Michael J. Rooks
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of DE112011100326T5 publication Critical patent/DE112011100326T5/de
Application granted granted Critical
Publication of DE112011100326B4 publication Critical patent/DE112011100326B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren zum Herstellen eines Feldeffekttransistors (FET), das die folgenden Schritte umfasst:Bereitstellen eines dotierten Substrates mit einem darauf befindlichen Dielektrikum, wobei das dotierte Substrat ein p++-dotiertes Siliciumsubstrat umfasst;Platzieren mindestens eines Silicium-Nanodrahtes auf dem Dielektrikum;Abdecken eines oder mehrerer Teile des Nanodrahtes mit einer Maske, wobei andere Teile des Nanodrahtes freiliegend bleiben;Aufwachsen epitaktischen Germaniums auf den freiliegenden Teilen des Nanodrahtes; undEindiffundieren des epitaktischen Germaniums in das Si im Nanodraht, um im Nanodraht eingebettete Silicium-Germanium-Zonen zu bilden, die Druckspannung in den Nanodraht einbringen,wobei das dotierte Substrat als Gate des FET dient, die durch Maske abgedeckten Teile des Nanodrahtes als Kanäle des FET dienen und die eingebetteten Silicium-Germanium-Zonen als Source- und Drain-Zonen des FET dienen.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf nanoskalige kanalbasierte Feldeffekttransistoren (FETs) wie FinFETs und Nanodraht-FETs und insbesondere auf Techniken zum Einbetten von Silicium-Germanium- (e-SiGe-) Source- und Drain-Stressoren in nanoskaligen kanalbasierten FETs.
  • Hintergrund der Erfindung
  • Eingebettete Silicium-Germanium- (e-SiGe-) Sources und Drains wurden erfolgreich in massengefertigten planaren P-Kanal-Feldeffekttransistoren (P-FETs) als leistungsfähiges Verfahren zum Einbringen einer mechanischen Spannung in den P-FET-Kanal verwendet. Im Allgemeinen weist ein FET eine Source und einen Drain auf, die durch mindestens einen Kanal und ein Gate verbunden sind, das den Stromfluss durch den Kanal/die Kanäle steuert. Die Druckspannung erhöht die Defektelektronenmobilität und daher den Steuerstrom des Bauelements.
  • Der für e-SiGe-Sources und -Drains bei massengefertigten planaren P-FETS verwendete Prozess beinhaltet das Herausätzen der Source- und Drain-Zone des P-FET im Silicium (Si) und anschließendes epitaktisches Aufwachsen einer Source- und Drain-Zone aus SiGe. Aufgrund der Gitterfehlanpassung zwischen SiGe und Si (wobei SiGe eine hohe Gitterkonstante aufweist) bringen die Source- und Drain-Zonen eine Druckspannung in den P-FET-Kana ein.
  • Zum weiteren Skalieren der komplementären Metall-Oxid-Halbleiter- (CMOS-) - Technik weisen nichtplanare Bauelemente wie FinFETs und Nanodraht-FETs eine bessere Steuerung des kurzen Kanals auf, als es mit planaren Wannen-FETs erreichbar ist. Leider ist es nicht möglich, e-SiGe in seiner gegenwärtigen bekannten Form zu verwenden, um den FET-Kanal in diesen nichtplanaren Bauelementen zu verspannen. Der Hauptgrund, weshalb der e-SiGe-Prozess mit diesen nichtplanaren FET-Geometrien nicht kompatibel ist, liegt darin, dass der Kanal aus einem sehr dünnen Körper hergestellt ist (z.B. einer Fin oder einem Nanodraht). Das Herausätzen der Kanalfortsetzungen, um sie durch epitaktisches SiGe zu ersetzen, ist nicht möglich, da es kein Substrat gibt, von dem epitaktisches SiGe als Impfkristall wirken kann.
  • Deshalb wären Techniken wünschenswert, die e-SiGe-Sources und -Drains in nichtplanare FET-Bauelemente wie FinFETs und Nanodraht-FETs einbinden.
  • Der Artikel „Strained Silicon Nanowire Transistors With Germanium Source and Drain Stressors" von T. Y. Liow et al., IEEE Transactions on Electron Devices, Vol. 55, Nr. 11, S. 3048 - 3055, Nov. 2008 offenbart eine erste Demonstration von reinen Germanium (Ge) Source / Drain (S/D) Stressoren auf ultraschmalen oder ultradünnen Si S/D-Regionen von Nanodraht-FETs mit Gate-Längen von bis zu 5 nm. Ge S / D belastet den Kanal kompressiv, um eine IDsat-Verstärkung von bis zu ~ 100% bereitzustellen. Außerdem wird eine schmelzverstärkte Dotandendiffusions- und -aktivierungstechnik vorgestellt, um vollständig eingebettete Si0,15Ge0,85 S / D Stressoren in Nanodraht - FETs zu bilden, wodurch die Kanallast weiter gesteigert und eine IDsat -Verstärkung von ~ 125% erreicht wird.
  • Die US 2007 / 0 287 259 A1 offenbart ein Verfahren zum Bilden eines ultraflachen Übergangs. In einer Ausführungsform wird ein Ersatz-Gate-Prozess verwendet, um die Überlappung einer Gate-Elektrode über den Bereichen eines Halbleitersubstrats zu ermöglichen, wo sich Spitzenerweiterungen befinden. In einer anderen Ausführungsform wird ein Opfer-Abstandshalter in Verbindung mit dem Ersatz-Gate-Prozess verwendet. In einer Ausführungsform wird eine anfängliche Gate-Elektrode mit einer Gate-Länge gebildet, die kleiner als die gewünschte endgültige Gate-Länge ist, und anschließend durch eine erweiterte Gate-Elektrode mit der gewünschten Gate-Länge ersetzt.
  • Der Artikel „Experimental Investigation on Superior PMOS Performance of Uniaxial Strained <110> Silicon Nanowire Channel By Embedded SiGe Source/Drain" von M. Li et al., 2007 IEEE International Electron Devices Meeting, Washington, DC, 2007, S. 899 - 902offenbart eine experimentelle Untersuchung eines gespannten Silizium-Nanodraht-Transistors mit eingebettetem SiGe (e-SG) Source / Drain. Durch die durch e-SG induzierte Druckspannung wird die PMOS-Leistung um etwa 85% verbessert. Der <110>-orientierte Nanodraht-Kanal trägt auch zu einer 80%-igen PMOS-Leistungsverbesserung relativ zur <100>-Richtung bei. Durch die Kombination von uniaxialer Spannung und <110>-Kanalrichtung wird eine Verbesserung der PMOS-Leistung von bis zu 136% erreicht, so dass ein gegenüber NMOSFET erhöhter PMOSFET zum ersten Mal mit Silizium-Kanalmaterial beobachtet wird.
  • Kurzdarstellung der Erfindung
  • Die vorliegende Erfindung stellt Techniken zum Einbetten von Silicium-Germanium-(e-SiGe-) Source- und Drain-Stressoren in nanoskaligen kanalbasierten Feldeffekttransistoren (FETs) bereit. Nach einem Aspekt der Erfindung beinhaltet ein Verfahren zum Herstellen eines FET die folgenden Schritte. Ein p++ dotiertes Siliziumsubstrat mit einem darauf befindlichen Dielektrikum wird bereitgestellt. Mindestens ein Silicium- (Si-) Nanodraht wird auf dem Dielektrikum platziert. Ein oder mehrere Teile des Nanodrahtes werden mit einer Maske abgedeckt, wobei andere Teile des Nanodrahtes freiliegend bleiben. Epitaktisches Germanium (Ge) wird auf den freiliegenden Teilen des Nanodrahtes aufgewachsen. Das epitaktische Germanium wird in das Si im Nanodraht eindiffundiert, um die im Nanodraht eingebetteten SiGe-Zonen auszubilden, die die Druckspannung in den Nanodraht einleiten. Das p++ dotierte Siliziumsubstrat dient als Gate des FET, die durch Maske abgedeckten Teile des Nanodrahtes dienen als Kanäle des FET und die eingebetteten SiGe-Zonen dienen als Source- und Drain-Zonen des FET.
  • Nach einem weiteren Aspekt der Erfindung wird ein FET bereitgestellt. Der FET beinhaltet ein dotiertes Substrat mit einem darauf befindlichen Dielektrikum; mindestens einen auf dem Dielektrikum angeordneten Si-Nanodraht; eine Wasserstoffsilsesquioxan-Maske über einem oder mehreren Teilen des Nanodrahtes; und eine im Nanodraht eingebettete erste SiGe-Zone und zweite SiGe-Zone, die eine Druckspannung in den Nanodraht einbringen, wobei das dotierte Substrat als Gate des FET dient, die Teile des Nanodrahtes unter der Wasserstoffsilsesquioxan-Maske als Kanäle des FET dienen, die erste eingebettete SiGe-Zone als Source-Zone des FET dient und die zweite eingebettete SiGe-Zone als Drain-Zone des FET dient.
  • Ein vollständigeres Verständnis der vorliegenden Erfindung sowie weitere Merkmale und Vorteile der vorliegenden Erfindung werden unter Bezugnahme auf die folgende detaillierte Beschreibung und die Zeichnungen erlangt.
  • Figurenliste
    • 1 ist eine Querschnittsansicht, die eine Anfangsstruktur für die Herstellung eines Nanodraht-Feldeffekttransistors (FET) veranschaulicht, der gemäß einer Ausführungsform der vorliegenden Erfindung einen Nanodraht auf einer Nitridschicht über einem dotierten Substrat aufweist;
    • 2 ist eine Darstellung, die eine Aufsicht der Struktur von 1 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
    • 3 ist eine Querschnittsansicht, die eine Maske veranschaulicht, z.B. eine Wasserstoffsilsesquioxan (HSQ)-Maske, die gemäß einer Ausführungsform der vorliegenden Erfindung über dem Nanodraht und der Nitridschicht strukturiert wurde.
    • 4 ist eine Darstellung, die eine Aufsicht der Struktur von 3 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
    • 5 ist eine Querschnittsansicht, die epitaktisches Germanium (Ge) veranschaulicht, das gemäß einer Ausführungsform der vorliegenden Erfindung selektiv auf dem Nanodraht aufgewachsen wurde.
    • 6 ist eine Darstellung, die eine Aufsicht der Struktur von 5 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
    • 7 ist eine Querschnittsansicht, die das thermische Mischen veranschaulicht, das zum Eintreiben des epitaktischen Ge in den Nanodraht in den Source- und Drain-Zonen des FET angewandt wurde, um gemäß einer Ausführungsform der vorliegenden Erfindung eingebettete Silicium-Germanium (SiGe)-Sources und - Drains zu bilden.
    • 8 ist eine Querschnittsansicht, die eine Anfangsstruktur für die Herstellung eines Nanodraht-FET veranschaulicht, bei dem gemäß einer Ausführungsform der vorliegenden Erfindung ein oder mehrere Nanodrähte und Pads in einen Silicium-auf-Isolator (SOI)-Wafer geätzt sind;
    • 9 ist eine Darstellung, die eine Aufsicht der Struktur von 8 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
    • 10 ist eine Querschnittsansicht, die ein über den Nanodrähten und Pads gebildetes thermisches Oxid, ein auf dem thermischen Oxid über einem Teil der Nanodrähte gebildetes Dummy-Gate und auf gegenüberliegenden Seiten des Dummy-Gate gebildete Abstandshalter gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
    • 11 ist eine Darstellung, die eine Aufsicht der Struktur von 10 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
    • 12 ist eine Querschnittsansicht, die Source- und Drain-Fortsetzungen und Teile der Pads, die gemäß einer Ausführungsform der vorliegenden Erfindung durch Entfernen von Teilen des thermischen Oxides freigelegt wurden, veranschaulicht;
    • 13 ist eine Darstellung, die eine Aufsicht der Struktur von 12 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
    • 14 ist eine Querschnittsansicht, die epitaktisches Ge veranschaulicht, das gemäß einer Ausführungsform der vorliegenden Erfindung auf den Source- und Drain-Fortsetzungen und Teilen der Pads aufgewachsen wurde.
    • 15 ist eine Darstellung, die eine Aufsicht der Struktur von 14 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
    • 16 ist eine Querschnittsansicht, die das Eindiffundieren des epitaktischen Ge in des Silicium (Si) der Source- und Drain-Fortsetzungen und Teile der Pads veranschaulicht, das gemäß einer Ausführungsform der vorliegenden Erfindung zum Bilden der e-SiGe-Source- und -Drainzonen angewandt wurde;
    • 17 ist eine Darstellung, die eine Aufsicht der Struktur von 16 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
    • 18 ist eine Querschnittsansicht, die das chemisch-mechanische Polieren (CMP) veranschaulicht, das gemäß einer Ausführungsform der vorliegenden Erfindung zum Planarisieren einer über dem Dummy-Gate, den Abstandshaltern und den e-SiGe-Source- und -Drain-Zonen abgeschiedenen dielektrischen Schicht angewandt wurde.
    • 19 ist eine Darstellung, die eine Aufsicht der Struktur von 18 gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 20 ist eine Querschnittsansicht, die das Dummy-Gate veranschaulicht, nachdem es gemäß einer Ausführungsform der vorliegenden Erfindung entfernt wurde, um die mechanische Spannung im Kanal zu erhöhen.
    • 21 ist eine Darstellung, die eine Aufsicht der Struktur von 20 gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 22 ist eine Querschnittsansicht, die ein anstelle des entfernten Dummy-Gate gebildetes Ersatz-Gate gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
    • 23 ist eine Darstellung, die eine Aufsicht der Struktur von 22 gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 24 ist ein Bild mehrerer FETs, die gemäß einer Ausführungsform der vorliegenden Erfindung unter Anwendung der vorliegenden Techniken in Verbindung mit einem Si-Nanodraht-Herstellungsprozess von unten nach oben hergestellt wurden.
    • 25 ist eine Querschnittsansicht, die eine beispielhafte umschließende Gate-Anordnung gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht, die unter Anwendung der vorliegenden Techniken erzielt werden können.
    • 26 ist eine Querschnittsansicht, die eine beispielhafte Omega-Gate-Anordnung gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht, die unter Anwendung der vorliegenden Techniken erzielt werden können.
  • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Hier werden Techniken zum Herstellen nichtplanare Feldeffekttransistoren (FETs) wie FinFETs oder Nanodraht-FETs bereitgestellt, die das Bilden eingebetteter Silicium-Germanium- (e-SiGe-) Sources und Drains als Mittel zum Einbringen einer Druckspannung in die FET-Kanäle beinhalten. Wie oben hervorgehoben, erhöht diese Druckspannung vorteilhaft die Defektelektronenmobilität und daher den Steuerstrom des Bauelements. Im Allgemeinen beinhaltet ein FET eine Source und einen Drain, die durch mindestens einen Kanal und ein Gate verbunden sind (typischerweise vom Kanal/von den Kanälen durch ein Gate-Dielektrikum getrennt), das den Elektronenfluss durch den Kanal/die Kanäle steuert.
  • Die vorliegenden Techniken werden nun unter Bezugnahme auf zwei beispielhafte Prozesse beschrieben, die die Herstellung von Nanodraht-FETs beinhalten. In einem der Prozesse, die veranschaulicht in den 1 bis 7 (unten beschrieben) dargestellt sind, wird eine von unten nach oben („bottom-up“) erfolgende Silicium-(Si-) Nanodraht-Herstellungstechnik bei der Produktion eines FET mit e-SiGe-Sources und -Drains angewandt. In einem weiteren der Prozesse, die veranschaulicht in den 8 bis 23 (unten beschrieben) dargestellt sind, wird eine von oben nach unten („top-down“) erfolgende Silicium- (Si-) Nanodraht-Herstellungstechnik bei der Produktion eines FET mit e-SiGe-Sources und -Drains angewandt. Die Ausdrücke „bottom-up“ und „top-down“ im Zusammenhang mit Nanodraht-FETs, wie sie dem Fachmann bekannt sind, beziehen sich im Allgemeinen darauf, ob der Nanodraht/die Nanodrähte unter Anwendung eines Verfahrens wie der Gas-, Flüssig- und Festphasenepitaxie (VLS-Epitaxie) synthetisiert werden bzw. hergestellt werden, indem eine feste Schicht unter Anwendung herkömmlicher Verfahren, z.B. Lithographie und reaktives lonenätzen (RIE), strukturiert wird.
  • Eine Demonstration der vorliegenden Techniken im Zusammenhang mit einem „bottom-up“ durchgeführten Si-Nanodraht-Herstellungsprozess wird nun unter Bezugnahme auf die 1 bis 7 beschrieben. 1 ist eine Querschnittsansicht, die eine Anfangsstruktur für den Prozess veranschaulicht. Insbesondere wird ein p++-dotiertes Si-Substrat 102 bereitgestellt. Wie in der Technik bekannt, ist ein p++-dotiertes Substrat ein stark dotiertes Halbleitersubstrat vom P-Typ. Beispielsweise wird die P-Dotierung im Si mit Fremdstoffen wie Bor (B) und Indium (In) erreicht, die die Si-Atome im Kristall ersetzen. Bei Si gilt der Halbleiter als stark dotiert, wenn die Konzentration dieser substituierenden Fremdatome größer als ein Mehrfaches von 1×1019 cm-3 ist. Das dotierte Substrat dient als Rück-Gate des Nanodrahtes (Kanals). Eine obere Fläche des Substrates 102 wird mit einer Nitridschicht 104 bedeckt. Gemäß einer beispielhaften Ausführungsform besteht die Nitridschicht 104 aus Nitrid (Si3N4). Die Nitridschicht 104 dient als Gate-Dielektrikum.
  • Wie in 1 dargestellt, wird ein Si-Nanodraht 106 auf der Nitridschicht 104 platziert. Vor der Platzierung des Nanodrahtes 106 auf der Nitridschicht 104 werden Ausrichtungsmarken (nicht dargestellt) in den Wafer geätzt. Die relative Position des Nanodrahtes 106 bezüglich der Ausrichtungsmarken wird gemessen und später zum Ausrichten der Gate- und Kontaktmaske am Nanodraht verwendet. Die Verwendung von Ausrichtungsmarken bei der Platzierung des Nanodrahtes ist dem Fachmann bekannt und wird deshalb hier nicht weiter beschrieben. Es ist jedoch anzumerken, dass die Ausrichtungsmarken, wenn zum Strukturieren einer Kanalmaske Lithographie mit hochenergetischen (z.B. 100 Kiloelektronenvolt (keV)) Elektronenstrahlen verwendet wird (siehe Beschreibung von 3 unten), vorzugsweise in der Form von Gräben vorliegen, die größer oder gleich 1,0 Mikrometer (µm) tief sind, um einen ausreichenden Kontrast für die Elektronenstrahlbelichtung bereitzustellen. 2 ist eine Darstellung, die eine andere Perspektive veranschaulicht, d.h. eine Aufsicht der Struktur von 1.
  • 3 ist eine Querschnittsansicht, die eine über dem Nanodraht 106 und der Nitridschicht 104 strukturierte Maske 108 veranschaulicht. Gemäß einer beispielhaften Ausführungsform wird die Maske 108 aus Wasserstoffsilsesquioxan (HSQ) gebildet (obwohl beliebige andere strukturierbare Dielektrika genügen würden). In diesem Beispiel wird HSQ zunächst unter Anwendung eines Rotationsbeschichtungsprozesses flächendeckend über dem Nanodraht 106 und der Nitridschicht 104 aufgebracht. Als Nächstes wird das HSQ unter Anwendung der Elektronenstrahllithographie strukturiert. Das strukturierte HSQ maskiert eine Kanalzone des FET, während die freiliegenden (unmaskierten) Zonen des Nanodrahtes 106, von denen das HSQ entfernt wurde, als Source- und Drain-Zonen des FET dienen. Das strukturierte HSQ wird dann durch Tempern gehärtet. Typische Temperbedingungen sind 900 Grad Celsius (°C) in Stickstoff (N2) über 30 Minuten. Das gehärtete HSQ hat ähnliche Eigenschaften wie thermisches Siliciumdioxid (SiO2) (thermisches Oxid) mit einer ähnlichen Ätzrate in verdünnter Flusssäure (HF). 4 ist eine Darstellung, die eine andere Perspektive veranschaulicht, d.h. eine Aufsicht der Struktur von 3.
  • Die Struktur wird dann in HF geätzt, um jegliches native Oxid von den freiliegenden Zonen des Si-Nanodrahtes zu entfernen. Eine typische Ätzung beinhaltet die Verwendung von im Verhältnis 100:1 verdünnter Flusssäure (DHF) (die Verdünnung erfolgt mit Wasser (H2O)) über 60 Sekunden. Das gehärtete HSQ wird während dieser Ätzung sehr geringfügig geätzt (ca. zwei Nanometer (nm)). So bleibt die HSQ-Maske während dieses Eintauchens in HF (HF-Dip) intakt, was das Ergebnis des direkt vorher beschriebenen Härteprozesses ist. Insbesondere ist in ungehärtetem Zustand die Ätzrate des durch Rotationsbeschichtung aufgetragenen HSQ in HF um ein Vielfaches höher als diejenige des thermischen Oxides. Als Nächstes wird ein selektives Aufwachsen epitaktischen Germaniums (Ge) durchgeführt. Insbesondere ist 5 eine Querschnittsansicht, die auf dem Nanodraht selektiv aufgewachsenes epitaktisches Germanium Ge 109 veranschaulicht. Um ein durchgängiges und glattes Ge-Wachstum über dem Nanodraht 106 zu erhalten, kann eine niedrige Wachstumstemperatur von ca. 300°C verwendet werden. Alternativ kann das Wachstum in zwei Schritten durchgeführt werden, wobei der erste Schritt ein Impfschritt bei einer niedrigeren Temperatur ist, gefolgt von einem zweiten Wachstumsschritt bei höherer Temperatur. Siehe beispielsweise die Beschreibung von 24 unten. Vorläuferstoffe wie German (GeH4) weisen selbst bei niedrigen Wachstumstemperaturen eine ausgezeichnete Abscheidungsselektivität über SiO2 und Si3N4 auf. Wie in 5 dargestellt, scheidet sich Ge aufgrund der Wachstumsselektivität nur über den freiliegenden Zonen des Si-Nanodrahtes 106 ab (d.h. in den Source- und Drain-Zonen des FET). 6 ist eine Darstellung, die eine andere Perspektive veranschaulicht, d.h. eine Aufsicht der Struktur von 5. Wie in 6 dargestellt, erscheint das epitaktische Ge 109 facettiert, da es sich nur über den freiliegenden Zonen (d.h. oben und auf den Seiten) des Nanodrahtes abscheidet. Die Dotierung der Source- und Drain-Zonen entsteht durch In-Situ-Dotieren während der Ge-Epitaxie oder alternativ durch eine herkömmliche Ionenimplantation (vor dem thermischen Mischen, siehe unten). Beim In-Situ-Dotieren wird eine Borquelle wie Diboran (B2H6) dem GeH4-Strom hinzugefügt. Bei der Ionenimplantation wird Bor oder Bordifluorid (BF2) in die Source- und Drain-Zonen implantiert. Es ist darauf hinzuweisen, dass die Kanalzone undotiert bleibt, da sie durch die HSQ-Maske 108 abgedeckt ist. Es ist auch möglich, das epitaktische Ge 109 durch eine epitaktische Six-Ge1-x-Legierung zu ersetzen. Im Allgemeinen sind bei Addition von Si höhere Wachstumstemperaturen nötig. Außerdem geht bei vielen Si-Vorläuferstoffen wie Silan (SiH4) die Wachstumsselektivität (d.h. Fehlen der Si-Abscheidung auf dielektrischen Oberflächen) verloren. Um die Wachstumsselektivität zu erhalten, kann Salzsäure (HCL) zur Wachstumsmischung hinzugefügt werden. Alternativ werden häufig chlorhaltige Si-Vorläuferstoffe wie Siliciumtetrachlorid (SiCl4) und Dichlorsilan (H2SiCl2) verwendet. Die Wachstumstemperatur hängt vom verwendeten Vorläuferstoff ab. Wenn z.B. SiH4 verwendet wird, ist eine Wachstumstemperatur über 500 °C erforderlich. Der Gehalt von Si(x) in der Six-Ge1-x-Legierung wird durch Anpassen des Durchflussverhältnisses (oder Teildrucks) von SiH4 zu GeH4 gesteuert. Die Einlagerung von Si in die SiGe-Legierung hängt auch von der Wachstumstemperatur ab.
  • 7 ist eine Querschnittsansicht, die das thermische Mischen veranschaulicht, das zum Eintreiben des epitaktischen Ge 109 in den Nanodraht 108 in den Source- und Drain-Zonen des FET angewandt wurde, um e-SiGe-Sources und -Drains zu bilden. Das Einmischen von Ge in Si wird erreicht durch Bedecken der Source- und -Drain-Zonen mit einer dielektrischen Schicht wie SiO2 (nicht dargestellt) und Tempern bei einer Temperatur von ca. 500 °C bis ca. 1.000 °C. Die Schmelztemperatur von Ge liegt bei ca. 937 °C. Eine Tempertemperatur, die eine Ge-Schmelze bildet, würde eine gleichmäßigere SiGe-Legierung ergeben, könnte aber zum Vordringen von Ge in die Kanalzone führen. Wie in 7 dargestellt, verbleiben Teile 106a des Nanodrahtes unter den HSQ-Masken 108. Diese Teile 106a dienen als Kanäle des FET. Wie oben hervorgehoben, dient das dotierte Substrat als (Rück-) Gate des FET, wobei die Nitridschicht darauf als Gate-Dielektrikum dient.
  • Optional kann die Ge-Konzentration in den Source- und Drain-Zonen 112 unter Anwendung der Ge-Kondensation erhöht werden. Bei diesem Prozess werden die Source- und Drain-Oberflächen bei einer Temperatur von ca. 900 °C bis ca. 1.100 °C oxidiert. Während des Oxidationsprozesses werden die Ge-Atome von der sich bildenden SiGe-Oxidschicht abgestoßen und kondensieren in der restlichen nichtoxidierten SiGe-Legierung. Als Ergebnis erhöht sich die Ge-Konzentration in der restlichen SiGe-Legierung. Weitere Angaben zur Ge-Kondensation siehe T. Tezuka et al., „Fabrication of Strained Si on an ultrathin SiGe-on-Insulator Virtual Substrate With a High-Ge Fraction," Applied Physics Letters, Vol. 79, No. 12 (September 2001), dessen Inhalt durch Bezugnahme hier eingeschlossen ist. Die Kontakte zur Source und zum Drain und zum Rück-Gate werden gebildet (nicht dargestellt), um die Bauelementherstellung abzuschließen. Diese Kontakte und geeignete Prozesse zur Bildung derselben sind dem Fachmann bekannt und werden deshalb hier nicht weiter beschrieben.
  • Eine Demonstration der vorliegenden Techniken im Zusammenhang mit einem „topdown“ durchgeführten Si-Nanodraht-Herstellungsprozess wird nun unter Bezugnahme auf die 8 bis 23 beschrieben. 8 ist eine Querschnittsansicht, die eine Anfangsstruktur für den Prozess veranschaulicht, der einen oder mehrere auf einem Silicium-auf-Isolator (SOI)-Wafer gebildete Nanodrähte beinhaltet. Ein SOI-Wafer umfasst typischerweise eine SOI-Schicht über einem vergrabenen Oxid (BOX) und ein Substrat, das einer Seite des BOX gegenüber der SOI-Schicht benachbart ist. In der in 8 veranschaulicht dargestellten beispielhaften Ausführungsform wurde eine Vielzahl von Nanodrähten 801 mit anderen gegenüberliegenden Enden angebrachten Pads 802 in die SOI-Schicht geätzt, z.B. unter Anwendung der herkömmlichen Lithographie- und RIE-Prozesse. Wie dargestellt, sind ein BOX 804 (z.B. SiO2 umfassend) und ein Substrat 806 unter der geätzten SOI-Schicht vorhanden. Wie weiterhin aus der Bezugnahme auf 9 (unten beschrieben) ersichtlich wird, weisen die Nanodrähte 801 und Pads 802 eine leiterartige Anordnung auf, d.h., die Nanodrähte verbinden die Pads ähnlich wie Sprossen einer Leiter. 9 ist eine Darstellung, die eine andere Perspektive veranschaulicht, d.h. eine Aufsicht der Struktur von 8. Wie in 9 dargestellt, weisen die Nanodrähte 801 und Pads 802 eine leiterartige Anordnung auf. Jeder der Nanodrähte weist einen rechteckigen Querschnitt auf, der durch die Nanodrahtbreite w und die SOI-Schichtdicke t festgelegt ist (siehe 8).
  • 10 ist eine Querschnittsansicht, die ein über den Nanodrähten 801 und Pads 802 gebildetes thermisches Oxid 810, ein über einem Teil der Nanodrähte 801 auf dem thermischen Oxid 810 gebildetes Dummy-Gate 812 und auf den gegenüberliegenden Seiten des Dummy-Gate 812 gebildete Abstandshalter 814 veranschaulicht. Gemäß einer beispielhaften Ausführungsform wird das thermische Oxid 810 gebildet, indem die Struktur in einer sauerstoffhaltigen Umgebung auf eine Temperatur von ca. 700 °C bis ca. 1.000 °C erwärmt wird, damit sich z.B. SiO2 auf den freiliegenden Oberflächen der (Si-) Nanodrähte und Pads bildet. Ein Dummy-Gate-Material wie Polysilicium (Poly-Si) wird dann flächendeckend über der Struktur abgeschieden und strukturiert (unter Anwendung herkömmlicher Lithographie- und Ätztechniken), um das Dummy-Gate 812 zu bilden. Abstandshalter 814 können auf ähnliche Weise gebildet werden, indem ein geeignetes Abstandshaltermaterial wie Si3N4 über der Struktur abgeschieden und anschließend ein Standardätzprozesses wie RIE angewandt wird, um die Abstandshalter 814 zu definieren. Sowohl Poly-Si und Si3N4 können in Bezug auf das thermische Oxid selektiv geätzt werden (z.B. durch RIE). Die Schicht auf dem Dummy-Gate 812 ist eine Hartmaske 815, die verwendet wurde, um die Dummy-Gate-Leitung während der Gate-Ätzung zu maskieren. Die Hartmaske 815 kann eine SiO2-Schicht oder eine Si3N4-Schicht sein. Prinzipiell wird das Dummy-Gate-Material flächendeckend abgeschieden. Eine SiO2- oder Si3N4-Schicht (das Material der Hartmaske) wird über dem Dummy-Gate-Material abgeschieden. Der Photoresist wird durch Rotationsbeschichten aufgebracht und unter Anwendung der Lithographie strukturiert. Das Photoresistbild wird dann durch Ätzen (z.B. RIE) auf die SiO2- oder Si3N4-Schicht übertragen. Der Resist wird abgelöst, und RIE wird zum Ätzen des Dummy-Gate angewandt, wobei das strukturierte SiO2 oder Si3N4 als Hartmaske 815 dient. Das Dummy-Gate umschließt die Nanodrähte entweder vollständig oder teilweise. Siehe die Beschreibung der umschließenden und Omega-Gates unten. Ein Dummy-Gate wird dazu verwendet, die „Kanal“-Abschnitte der Nanodrähte zu maskieren, und wird später im Prozess entfernt und durch ein Ersatz-Gate ersetzt, um zusätzliche mechanische Spannung in die Kanäle einzuleiten, wie unten im Einzelnen beschreiben. 11 ist eine Darstellung, die eine andere Perspektive veranschaulicht, d.h. eine Aufsicht der Struktur von 10.
  • An dieser Stelle im Prozess ist es hilfreich, darauf hinzuweisen, dass die Teile der vom Dummy-Gate 812 umschlossenen Nanodrähte (wie oben hervorgehoben) als Kanäle des FET dienen (hier auch kollektiv als Kanalzone des FET bezeichnet) und sich über das Dummy-Gate 812 hinaus fortsetzende Teile der Nanodrähte sowie die Pads dazu verwendet werden, die Source- und Drain-Zonen des FET zu bilden. Die sich über das Dummy-Gate 812 hinaus fortsetzenden Teile der Nanodrähte können hier ebenfalls als Source und Drain-Fortsetzungen oder einfach Fortsetzungen bezeichnet werden, um sie von den Pads und Kanälen zu unterschieden.
  • 12 ist eine Querschnittsansicht, die die Source- und Drain-Fortsetzungen und Teile der Pads veranschaulicht (d.h. der in 12 als 816 gekennzeichneten Zonen), die durch Entfernen der freiliegenden Teile des thermischen Oxides 810 freigelegt wurden (z.B. durch Ätzen). Das teilweise Freilegen der Pads ist optional. Es ist z.B. möglich, das Oxid von den Source- und Drain-Fortsetzungen und von allen Zonen des Pads zu entfernen. Es ist anzumerken, dass ein zusätzlicher Lithographie-Schritt nötig ist, wenn ein teilweises Freilegen gewünscht wird. Ein typischer Ätzvorgang, der zum Entfernen des thermischen Oxids 810 verwendet werden kann, beinhaltet die Verwendung von DHF im Verhältnis 100:1. 13 ist eine Darstellung, die eine andere Perspektive veranschaulicht, d.h. eine Aufsicht der Struktur von 12.
  • Nach dem Ätzen zum Entfernen der freiliegenden Teile des thermischen Oxids 810 erfolgt ein selektives Aufwachsen von epitaktischem Ge auf den Zonen 816. Zur Erzielung eines durchgängigen und glatten Ge-Wachstums über den Source- und Drain-Fortsetzungen und Teilen der Pads wird eine niedrige Wachstumstemperatur von 300°C in Anwesenheit eines GE-Vorläuferstoffes wie GeH4 (siehe oben) verwendet. Alternativ kann das Wachstum in zwei Schritten durchgeführt werden, wobei der erste Schritt ein Impfschritt bei einer niedrigeren Temperatur ist, gefolgt von einem zweiten Wachstumsschritt bei höherer Temperatur. Siehe beispielsweise die Beschreibung von 24 unten. Die Struktur nach dem Aufwachsen von Ge ist in 14 dargestellt. Insbesondere ist 14 eine Querschnittsansicht, die auf den Source- und Drain-Fortsetzungen und Teilen der Pads (d.h. in den Zonen 816, siehe 12, oben beschrieben) aufgewachsenes epitaktisches Ge 818 veranschaulicht. 15 ist eine Darstellung, die eine andere Perspektive veranschaulicht, d.h. eine Aufsicht der Struktur von 14. Es ist auch möglich, das epitaktische Ge durch eine epitaktische Six-Ge1-x-Legierung zu ersetzen, wie oben beschrieben. Die Wachstumsparameter für SiGe sind dieselben wie oben erörtert. Die Dotierung der Source- und Drain-Zonen kann durch In-Situ-Dotieren während der Ge-Epitaxie oder alternativ durch eine herkömmliche Ionenimplantation (vor dem thermischen Mischen, siehe unten) erreicht werden. Beim In-Situ-Dotieren wird eine Borquelle wie Diboran (B2H6) dem GeH4-Fluss hinzugefügt. Bei der Ionenimplantation wird Bor oder Bordifluorid (BF2) in die Source- und Drain-Zonen implantiert.
  • 16 ist eine Querschnittsansicht, die das Eindiffundieren epitaktischen Ge 818 in das Si der Source- und Drain-Fortsetzungen und Teile der Pads veranschaulicht, die zum Bilden der e-SiGe-Source- und Drain-Zonen 820 verwendet wurden. Gemäß einer beispielhaften Ausführungsform wird thermisches Mischen zum Eintreiben epitaktischen Ge 818 in das Si der Source- und Drain-Fortsetzungen und Teile der Pads angewandt. Das Einmischen von Ge in Si wird erreicht durch Bedecken der Source- und Drain-Fortsetzungen mit einem dielektrischen Film wie SiO2 und Tempern bei einer Temperatur von ca. 500 °C bis ca. 1.000 °C. Die Schmelztemperatur von Ge liegt bei ca. 937 °C. Eine Tempertemperatur, die eine Ge-Schmelze bildet, würde eine gleichmäßigere SiGe-Legierung in den Source-Drain-Zonen ergeben, könnte aber zum Vordringen von Ge in die Kanalregion führen. Optional kann die Ge-Konzentration in den Source- und Drain-Zonen unter Anwendung der Ge-Kondensation erhöht werden. Techniken zum Erhöhen der Ge-Konzentration durch Kondensation wurden oben im Einzelnen beschrieben. 17 ist eine Darstellung, die eine andere Perspektive veranschaulicht, d.h. eine Aufsicht der Struktur von 16.
  • Eine dicke dielektrische Schicht wird dann über der Struktur aufgebracht, d.h. über dem Dummy-Gate 812, den Abstandshaltern 814 und den e-SiGe-Source- und - Drain-Zonen 820. Die dielektrische Schicht muss dicker sein als die Höhe des Dummy-Gate oder andernfalls wäre die Planarisierung nicht möglich. Eine typische Höhe des Dummy-Gate beträgt ca. 50 nm bis ca. 100 nm. So ist in diesem Fall die dielektrische Schicht mindestens 100 nm dick. 18 ist eine Querschnittsansicht, die das zum Planarisieren der dielektrischen Schicht angewandte chemisch-mechanische Polieren (CMP) veranschaulicht, wodurch sich die dielektrische Schicht 822 ergibt. Gemäß einer beispielhaften Ausführungsform umfasst die dielektrische Schicht 822 ein Oxid. Wie in 18 dargestellt, dient das CMP auch dazu, einen oberen Teil des Dummy-Gate 812 freizulegen (d.h., wenn die Hartmaske 815 aus einem ähnlichen Material gewählt wird wie die dielektrische Schicht 822 und so dieselben Poliereigenschaften aufweist wie die dielektrische Schicht 822, kann die Hartmaske 815 durch CMP entfernt werden). Alternativ kann die Hartmaske 815 so gewählt werden, dass sie als CMP-Stoppschicht fungiert (d.h. nicht leicht poliert wird). Sobald das Polierkissen die Hartmaske 815 erreicht, hört das Entfernen von Material durch CMP nahezu auf. Nach dem CMP wird die Hartmaske 815 anschließend durch einen selektiven Ätzschritt entfernt. 19 ist eine Darstellung, die eine andere Perspektive veranschaulicht, d.h. eine Aufsicht der Struktur von 18.
  • Um eine höhere mechanische Spannung in die Kanäle einzubringen, wird das Dummy-Gate 812 entfernt (z.B. unter Anwendung eines herkömmlichen selektiven Ätzprozesses), um die Kanalzone freizulegen (die, wie oben beschrieben, als die Teile der Nanodrähte definiert ist, die vom Dummy-Gate umschlossen und anschließend vom Ersatz-Gate umschlossenen sind, wie unten beschrieben). Siehe als Beispiel 20. 20 ist eine Querschnittsansicht, die das entfernte Dummy-Gate 812 veranschaulicht. Das Ätzen des Gate führt zu einer höheren zusätzlichen mechanischen Spannung in den Kanälen, weil die Nanodrähte nicht mehr vom Dummy-Gate-Material gehalten werden und nun auf die mechanische Source-Drain-Spannung und jegliche Spannung aufgrund der dielektrischen Schicht 822 reagieren. Wie in 20 dargestellt, hinterlässt das Entfernen des Dummy-Gate einen Graben 823 in der dielektrischen Schicht 822, dessen Seitenwände mit den Abstandshaltern 814 ausgekleidet sind. Das Entfernen des Dummy-Gate legt auch Teile des darunter liegenden thermischen Oxids 810 über den Nanodrähten frei (unten im Graben), das je nach Anforderungen an die endgültige FET-Anordnung auch entfernt werden kann. 21 ist eine Darstellung, die eine andere Perspektive veranschaulicht, d.h. eine Aufsicht der Struktur von 20.
  • Ein Ersatz-Gate wird dann anstelle des entfernten Dummy-Gate gebildet. Wie oben hervorgehoben, können die Teile des thermischen Oxids 810 über den Nanodrähten, die durch Entfernen des Dummy-Gate freigelegt werden, ebenfalls entfernt werden (z.B. durch Ätzen) und unter Anwendung eines herkömmlichen Abscheidungsprozesses durch ein geeignetes dielektrisches Gate-Material ersetzt werden. Wenn, nur als Beispiel, das Ersatz-Gate ein metallisches Gate ist, kann ein Dielektrikum mit hohem k-Wert anstelle des thermischen Oxides abgeschieden werden. 22 ist eine Querschnittsansicht, die ein anstelle des entfernten Dummy-Gate gebildetes Ersatz-Gate 824 veranschaulicht. Zum Bilden des Ersatz-Gate 824 können herkömmliche Prozesse angewandt werden. Nur als Beispiel kann ein Gate-Leiter (wie ein geeignetes Gate-Metall) über der Struktur abgeschieden werden und den Graben 823 füllen. Der Gate-Leiter kann auf die Oberfläche der dielektrischen Schicht 822 herunterpoliert werden, z.B. unter Anwendung von CMP. 23 ist ein Diagramm, das eine andere Perspektive veranschaulicht, d.h. eine Aufsicht der Struktur von 22. Das Ersatz-Gate 824 schließt die zusätzliche mechanische Spannung, die durch Entfernen des Dummy-Gate eingeleitet wurde, in den Kanälen ein (d.h. dient zum Halten und Aufrechterhalten).
  • Es ist anzumerken, dass nach dem Entfernen des Dummy-Gate zwei Gate-Geometrien, nämlich ein umschließendes Gate und ein Omega-Gate, hergestellt werden können. Beispiele für ein umschließendes Gate und ein Omega-Gate sind in 25 bzw. 26 dargestellt (die beide unten beschrieben sind). Zum Bilden des umschließenden Gate, bei dem das Gate den als Kanalzone dienenden Teil jedes des Nanodrähte vollständig umschließt, wird das BOX 804 geätzt, um die Nanodrähte freizulegen. Eine konforme Abscheidung des Gate-Dielektrikums, gefolgt von einer konformen Abscheidung des Gate-Leiters (d.h. des Ersatz-Gate) wird durchgeführt, um die Kanalzone vollständig zu kapseln. Alternativ bildet in dem Fall, in dem das BOX 804 mit dem unteren Teil jedes Nanodrahtes 801 in Kontakt ist, das abgeschiedene Ersatz-Gate ein omegaförmiges Gate.
  • 24 ist ein Bild mehrerer FETs, die unter Anwendung der vorliegenden Techniken zusammen mit einem „bottom-up“ durchgeführten Si-Nanodraht-Herstellungsprozess hergestellt wurden (z.B. wie es in Verbindung mit der Beschreibung der 1 bis 7 oben beschrieben wurde). Insbesondere wurden mehrere FETs mit verschiedenen Kanallängen auf demselben Nanodraht hergestellt. Da bei dieser Anordnung ein globales Rück-Gate verwendet wird, ist die Kanallänge jedes FET durch die Breite der strukturierten HSQ-Maske festgelegt (d.h. die Abstände zwischen den Source- und Drain-Zonen). Die Ge-Epitaxie wurde in einer UHV-CVD-Kammer (Kammer für chemische Gasphasenabscheidung im Ultrahochvakuum) mit GeH4 als Ge-Vorläuferstoff durchgeführt. Das Wachstum bestand aus zwei Schritten: einem bei 300°C durchgeführten Impfschritt, der zu einer durchgehenden Ge-Hülle über dem Nanodraht führte, und einem zweiten bei 400°C durchgeführten Wachstumsschritt. Eine selbstausgerichtete Borimplantation wurde angewandt, um die Source- und Drain-Zonen zu dotieren. Metallleitungen, die jede der Source- und Drain-Zonen verbinden, wurden strukturiert, um die FET-Kontakte zu bilden.
  • 25 ist eine Querschnittsansicht, die eine beispielhafte Anordnung mit umschließendem Gate veranschaulicht, die unter Anwendung der vorliegenden Techniken erzielt werden kann. Siehe beispielsweise die Beschreibung von 22 und 23 oben. Tatsächlich ist die Darstellung in 25 ein Querschnitt entlang der Linie A1-A2 durch die Struktur von 23, wenn die Struktur ein umschließendes Gate aufweist. Alle Strukturen, die in 25 vorhanden sind, wurden oben im Einzelnen beschrieben, und diese Beschreibung ist hier eingeschlossen. In 25 ist jeder der als Kanäle des Bauelementes dienenden Teile der Nanodrähte 801 vollständig vom Gate-Dielektrikum und dem Ersatz-Gate umschlossen. Dies ist möglich, da ein Teil des BOX 804 entfernt wurde, um die Nanodrähte in dieser Zone überhängen zu lassen (d.h., die Nanodrähte wurden vollständig freigelegt). In dieser Ausführungsform wird das BOX nur so weit geätzt, dass die Nanodrähte nicht mehr vom BOX gehalten werden und vollständig vom Ersatz-Gate eingekapselt werden können.
  • 26 ist eine Schnittdarstellung, die eine beispielhafte Omega-Gate-Anordnung veranschaulicht, die unter Anwendung der vorliegenden Techniken erzielt werden kann. Siehe beispielsweise die Beschreibung von 22 und 23 oben. Tatsächlich ist die Darstellung in 26 ein Querschnitt entlang der Linie A1-A2 durch die Struktur von 23, wenn die Struktur ein Omega-Gate aufweist. Alle Strukturen, die in 26 vorhanden sind, wurden oben im Einzelnen beschrieben, und diese Beschreibung ist hier eingeschlossen. In 26 ist jeder der Teile der Nanodrähte 801, die als Kanäle des Bauelementes dienen, vollständig vom Gate-Dielektrikum und dem Ersatz-Gate 824 umschlossen. Diese Anordnung ist das Ergebnis eines kleinen Teils 804a des BOX 804, der an jedem der Nanodrähte in dieser Zone angefügt ist. So kann das Ersatz-Gate (und das Gate-Dielektrikum) die Nanodrähte nicht vollständig umschließen, und wenn das Ersatz-Gate gebildet wird, nimmt es eine Form an, die dem griechischen Omega-Symbol (Ω) entspricht.
  • Auch wenn veranschaulichende Ausführungsformen der vorliegenden Erfindung hier beschrieben wurden, ist anzumerken, dass die Erfindung sich nicht auf genau diese Ausführungsformen beschränkt und dass verschiedene andere Änderungen und Veränderungen durch einen Fachmann vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen.

Claims (9)

  1. Verfahren zum Herstellen eines Feldeffekttransistors (FET), das die folgenden Schritte umfasst: Bereitstellen eines dotierten Substrates mit einem darauf befindlichen Dielektrikum, wobei das dotierte Substrat ein p++-dotiertes Siliciumsubstrat umfasst; Platzieren mindestens eines Silicium-Nanodrahtes auf dem Dielektrikum; Abdecken eines oder mehrerer Teile des Nanodrahtes mit einer Maske, wobei andere Teile des Nanodrahtes freiliegend bleiben; Aufwachsen epitaktischen Germaniums auf den freiliegenden Teilen des Nanodrahtes; und Eindiffundieren des epitaktischen Germaniums in das Si im Nanodraht, um im Nanodraht eingebettete Silicium-Germanium-Zonen zu bilden, die Druckspannung in den Nanodraht einbringen, wobei das dotierte Substrat als Gate des FET dient, die durch Maske abgedeckten Teile des Nanodrahtes als Kanäle des FET dienen und die eingebetteten Silicium-Germanium-Zonen als Source- und Drain-Zonen des FET dienen.
  2. Verfahren nach Anspruch 1, wobei das Dielektrikum eine Nitridschicht umfasst.
  3. Verfahren nach Anspruch 1, wobei das epitaktische Germanium bei einer Temperatur von ca. 300 °C in Anwesenheit eines Germanium-Voriäuferstoffes auf den freiliegenden Teilen des Nanodrahtes aufgewachsen wird.
  4. Verfahren nach Anspruch 3, wobei der der Germanium-Vorläuferstoff German (GeH4) umfasst.
  5. Verfahren nach Anspruch 1, wobei das epitaktische Germanium unter Anwendung des thermischen Mischens in das Silicium im Nanodraht eindiffundiert wird.
  6. Verfahren nach Anspruch 1, das ferner den folgenden Schritt umfasst: weiteres Erhöhen einer Konzentration von Germanium in den Silicium-Germanium-Zonen unter Anwendung der Germanium-Kondensation.
  7. Verfahren nach Anspruch 1, wobei der eine oder mehrere Teile des Nanodrahtes unter Verwendung einer Wasserstoffsilsesquioxan-Maske abgedeckt werden.
  8. Verfahren nach Anspruch 1, das ferner den folgenden Schritt umfasst: Dotieren der Silicium-Germanium-Zonen unter Anwendung von In-Situ-Dotieren oder Ionenimplantation.
  9. FET, der Folgendes umfasst: ein dotiertes Substrat mit einem darauf befindlichen Dielektrikum; mindestens einen auf dem Dielektrikum angeordneten Silicium-Nanodraht; eine Wasserstoffsilsesquioxan-Maske über einem oder mehreren Abschnitten des Nanodrahtes; und eine im Nanodraht eingebettete erste Silicium-Germanium-Zone und zweite Silicium-Germanium-Zone, die eine Druckspannung in den Nanodraht einbringt, wobei das dotierte Substrat als ein Gate des FET dient, die Teile des Nanodrahtes unter der Wasserstoffsilsesquioxan-Maske als Kanäle des FET dienen, die erste eingebettete Silicium-Germanium-Zone als Source-Zone des FET dient und die zweite eingebettete Silicium-Germanium-Zone als Drain-Zone des FET dient.
DE112011100326.9T 2010-03-25 2011-03-23 P-FET mit einem verspannten Nanodraht-Kanal und eingebetteten SiGe-Source- und Drain-Stressoren und Verfahren Expired - Fee Related DE112011100326B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/731,241 US8399314B2 (en) 2010-03-25 2010-03-25 p-FET with a strained nanowire channel and embedded SiGe source and drain stressors
US12/731,241 2010-03-25
PCT/US2011/029601 WO2011119717A1 (en) 2010-03-25 2011-03-23 A p-fet with a strained nanowire channel and embedded sige source and drain stressors

Publications (2)

Publication Number Publication Date
DE112011100326T5 DE112011100326T5 (de) 2012-10-31
DE112011100326B4 true DE112011100326B4 (de) 2018-10-31

Family

ID=44655312

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112011100326.9T Expired - Fee Related DE112011100326B4 (de) 2010-03-25 2011-03-23 P-FET mit einem verspannten Nanodraht-Kanal und eingebetteten SiGe-Source- und Drain-Stressoren und Verfahren

Country Status (7)

Country Link
US (2) US8399314B2 (de)
JP (1) JP5883432B2 (de)
CN (1) CN102822971B (de)
DE (1) DE112011100326B4 (de)
GB (1) GB2491778B (de)
TW (1) TWI497606B (de)
WO (1) WO2011119717A1 (de)

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2950481B1 (fr) * 2009-09-18 2011-10-28 Commissariat Energie Atomique Realisation d'un dispositif microelectronique comprenant des nano-fils de silicium et de germanium integres sur un meme substrat
US8394710B2 (en) * 2010-06-21 2013-03-12 International Business Machines Corporation Semiconductor devices fabricated by doped material layer as dopant source
US8558279B2 (en) * 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8779514B2 (en) * 2010-12-29 2014-07-15 Institute of Microelectronics, Chinese Academy of Sciences Transistor and method for manufacturing the same
US8685823B2 (en) * 2011-11-09 2014-04-01 International Business Machines Corporation Nanowire field effect transistor device
WO2013095650A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Nanowire structures having non-discrete source and drain regions
CN112563315A (zh) 2011-12-23 2021-03-26 索尼公司 半导体器件和集成电路结构
KR101824971B1 (ko) 2011-12-23 2018-02-05 인텔 코포레이션 변조된 나노와이어 카운트를 갖는 반도체 구조물 및 그 제조 방법
US9012284B2 (en) 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
DE112011106031B4 (de) 2011-12-23 2018-12-06 Intel Corporation Einaxial gespannte Nanodrahtstrukturen
US9224810B2 (en) * 2011-12-23 2015-12-29 Intel Corporation CMOS nanowire structure
US8492208B1 (en) * 2012-01-05 2013-07-23 International Business Machines Corporation Compressive (PFET) and tensile (NFET) channel strain in nanowire FETs fabricated with a replacement gate process
US8648330B2 (en) * 2012-01-05 2014-02-11 International Business Machines Corporation Nanowire field effect transistors
CN102683212A (zh) * 2012-05-03 2012-09-19 上海华力微电子有限公司 应变硅纳米线pmosfet的制备方法
CN102683177B (zh) * 2012-05-04 2015-07-08 上海华力微电子有限公司 一种制作半导体内建应力纳米线的方法
CN102683215B (zh) * 2012-05-04 2015-08-12 上海华力微电子有限公司 应变硅纳米线nmosfet的制备方法
CN103632923B (zh) * 2012-08-23 2016-06-29 中芯国际集成电路制造(上海)有限公司 形成全包围栅极器件纳米线的方法
US20140054705A1 (en) * 2012-08-27 2014-02-27 International Business Machines Corporation Silicon germanium channel with silicon buffer regions for fin field effect transistor device
US8889564B2 (en) 2012-08-31 2014-11-18 International Business Machines Corporation Suspended nanowire structure
US8580634B1 (en) * 2012-09-11 2013-11-12 Globalfoundries Inc. Methods of forming 3-D semiconductor devices with a nanowire gate structure wherein the nanowire gate structure is formed prior to source/drain formation
US8835292B2 (en) 2012-10-31 2014-09-16 International Business Machines Corporation Method of manufacturing semiconductor devices including replacement metal gate process incorporating a conductive dummy gate layer
US8653599B1 (en) 2012-11-16 2014-02-18 International Business Machines Corporation Strained SiGe nanowire having (111)-oriented sidewalls
US20140151756A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Fin field effect transistors including complimentarily stressed channels
US9006786B2 (en) * 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9147682B2 (en) 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US8969145B2 (en) 2013-01-19 2015-03-03 International Business Machines Corporation Wire-last integration method and structure for III-V nanowire devices
US9006087B2 (en) * 2013-02-07 2015-04-14 International Business Machines Corporation Diode structure and method for wire-last nanomesh technologies
US20140239395A1 (en) * 2013-02-25 2014-08-28 International Business Machines Corporation Contact resistance reduction in finfets
US8778768B1 (en) 2013-03-12 2014-07-15 International Business Machines Corporation Non-replacement gate nanomesh field effect transistor with epitixially grown source and drain
US8853019B1 (en) 2013-03-13 2014-10-07 Globalfoundries Inc. Methods of forming a semiconductor device with a nanowire channel structure by performing an anneal process
US9159834B2 (en) 2013-03-14 2015-10-13 International Business Machines Corporation Faceted semiconductor nanowire
US9184269B2 (en) * 2013-08-20 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
US11404325B2 (en) 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
US8872161B1 (en) 2013-08-26 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrate circuit with nanowires
EP3050109B1 (de) * 2013-09-27 2020-11-25 Intel Corporation Halbleiterbauelement mit aktiver region aus gruppe-iii-v-material und gradiertem gate-dielektrikum
KR102083494B1 (ko) 2013-10-02 2020-03-02 삼성전자 주식회사 나노와이어 트랜지스터를 포함하는 반도체 소자
US9525053B2 (en) 2013-11-01 2016-12-20 Samsung Electronics Co., Ltd. Integrated circuit devices including strained channel regions and methods of forming the same
US9530876B2 (en) 2013-12-20 2016-12-27 International Business Machines Corporation Strained semiconductor nanowire
US9105663B1 (en) 2014-01-30 2015-08-11 International Business Machines Corporation FinFET with silicon germanium stressor and method of forming
US9595525B2 (en) 2014-02-10 2017-03-14 International Business Machines Corporation Semiconductor device including nanowire transistors with hybrid channels
US9209095B2 (en) 2014-04-04 2015-12-08 International Business Machines Corporation III-V, Ge, or SiGe fin base lateral bipolar transistor structure and method
US9450079B2 (en) 2014-04-09 2016-09-20 International Business Machines Corporation FinFET having highly doped source and drain regions
US9431512B2 (en) 2014-06-18 2016-08-30 Globalfoundries Inc. Methods of forming nanowire devices with spacers and the resulting devices
US9490340B2 (en) 2014-06-18 2016-11-08 Globalfoundries Inc. Methods of forming nanowire devices with doped extension regions and the resulting devices
US9343529B2 (en) 2014-09-05 2016-05-17 International Business Machines Corporation Method of formation of germanium nanowires on bulk substrates
US10559690B2 (en) 2014-09-18 2020-02-11 International Business Machines Corporation Embedded source/drain structure for tall FinFET and method of formation
US9818877B2 (en) 2014-09-18 2017-11-14 International Business Machines Corporation Embedded source/drain structure for tall finFET and method of formation
US9379182B1 (en) * 2015-02-03 2016-06-28 United Microelectronics Corp. Method for forming nanowire and semiconductor device formed with the nanowire
US9406529B1 (en) 2015-03-05 2016-08-02 International Business Machines Corporation Formation of FinFET junction
TWI693719B (zh) * 2015-05-11 2020-05-11 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
CN106252392B (zh) 2015-06-09 2020-08-18 联华电子股份有限公司 半导体元件及其制作方法
US9859430B2 (en) 2015-06-30 2018-01-02 International Business Machines Corporation Local germanium condensation for suspended nanowire and finFET devices
US9627544B2 (en) * 2015-08-04 2017-04-18 United Microelectronics Corp. Method of forming semiconductor device
WO2017052591A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Resistance reduction under transistor spacers
US9679965B1 (en) 2015-12-07 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device having a gate all around structure and a method for fabricating the same
US9425293B1 (en) 2015-12-30 2016-08-23 International Business Machines Corporation Stacked nanowires with multi-threshold voltage solution for pFETs
CN107204311A (zh) * 2016-03-16 2017-09-26 上海新昇半导体科技有限公司 纳米线半导体器件及其制造方法
US9735269B1 (en) * 2016-05-06 2017-08-15 International Business Machines Corporation Integrated strained stacked nanosheet FET
CN108010881B (zh) * 2016-10-31 2021-03-16 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
US9865730B1 (en) 2016-10-31 2018-01-09 International Business Machines Corporation VTFET devices utilizing low temperature selective epitaxy
CN108344532A (zh) 2017-01-23 2018-07-31 华邦电子股份有限公司 压力传感器及其制造方法
US10535780B2 (en) * 2017-05-08 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including an epitaxial layer wrapping around the nanowires
CN107527926B (zh) * 2017-08-25 2020-02-07 惠科股份有限公司 主动阵列开关基板及其显示面板
US10714569B1 (en) 2019-03-27 2020-07-14 International Business Machines Corporation Producing strained nanosheet field effect transistors using a phase change material
US11450754B2 (en) * 2019-10-29 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture
DE102020110169A1 (de) * 2019-10-31 2021-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Struktur und bildungsverfahren einer halbleitervorrichtung mitstressor
US11631770B2 (en) 2019-10-31 2023-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with stressor
CN114256325B (zh) * 2020-09-22 2022-11-04 荣耀终端有限公司 半导体结构制备方法、半导体器件和电子装置
CN114256324B (zh) * 2020-09-22 2022-10-28 荣耀终端有限公司 半导体结构制备方法、半导体器件和电子装置
CN114256147B (zh) * 2020-09-22 2023-05-23 荣耀终端有限公司 半导体结构制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070287259A1 (en) 2006-06-08 2007-12-13 Kavalieros Jack T Forming ultra-shallow junctions

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03270066A (ja) * 1990-03-20 1991-12-02 Fujitsu Ltd 半導体装置及びその製造方法
JP4058751B2 (ja) * 2000-06-20 2008-03-12 日本電気株式会社 電界効果型トランジスタの製造方法
JP3980312B2 (ja) * 2001-09-26 2007-09-26 株式会社日立製作所 液晶表示装置およびその製造方法
US6974729B2 (en) 2002-07-16 2005-12-13 Interuniversitair Microelektronica Centrum (Imec) Integrated semiconductor fin device and a method for manufacturing such device
US7238595B2 (en) * 2003-03-13 2007-07-03 Asm America, Inc. Epitaxial semiconductor deposition methods and structures
JP3962009B2 (ja) * 2003-12-05 2007-08-22 株式会社東芝 半導体装置の製造方法
US7018901B1 (en) * 2004-09-29 2006-03-28 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a strained channel and a heterojunction source/drain
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US20080121932A1 (en) * 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers
WO2006132659A2 (en) * 2005-06-06 2006-12-14 President And Fellows Of Harvard College Nanowire heterostructures
KR100618900B1 (ko) 2005-06-13 2006-09-01 삼성전자주식회사 다중 채널을 갖는 모스 전계효과 트랜지스터의 제조방법 및그에 따라 제조된 다중 채널을 갖는 모스 전계효과트랜지스터
KR101155176B1 (ko) * 2005-07-12 2012-06-11 삼성전자주식회사 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법
FR2905197B1 (fr) * 2006-08-25 2008-12-19 Commissariat Energie Atomique Procede de realisation d'un dispositif comportant une structure dotee d'un ou plusieurs micro-fils ou nano-fils a base d'un compose de si et de ge, par condensation germanium.
US7999251B2 (en) * 2006-09-11 2011-08-16 International Business Machines Corporation Nanowire MOSFET with doped epitaxial contacts for source and drain
KR100801063B1 (ko) * 2006-10-02 2008-02-04 삼성전자주식회사 게이트 올 어라운드형 반도체 장치 및 그 제조 방법
US20080135949A1 (en) * 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
JP5380827B2 (ja) * 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
US8641912B2 (en) 2007-05-23 2014-02-04 California Institute Of Technology Method for fabricating monolithic two-dimensional nanostructures
WO2009017882A2 (en) * 2007-06-08 2009-02-05 Takulapalli Bharath R Nano structured field effect sensor and methods of forming and using same
JP2010530063A (ja) * 2007-06-08 2010-09-02 バラス アール． タクラパリ， ナノ構造電界効果型センサならびに同センサを形成する方法および使用する方法
US7923337B2 (en) 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
US20090072279A1 (en) 2007-08-29 2009-03-19 Ecole Polytechnique Federale De Lausanne (Epfl) Capacitor-less memory and abrupt switch based on hysteresis characteristics in punch-through impact ionization mos transistor (PI-MOS)
JP4966153B2 (ja) 2007-10-05 2012-07-04 株式会社東芝 電界効果トランジスタおよびその製造方法
WO2009120169A1 (en) * 2008-03-27 2009-10-01 State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University Solution processed thin films and laminates, devices comprising such thin films and laminates, and method for the use and manufacture
JP4575471B2 (ja) * 2008-03-28 2010-11-04 株式会社東芝 半導体装置および半導体装置の製造方法
CN102132430B (zh) 2008-08-11 2016-03-30 三星电子株式会社 各向异性伸长的热电材料、其制备方法和包括该材料的器件
US8084308B2 (en) * 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
US8722492B2 (en) * 2010-01-08 2014-05-13 International Business Machines Corporation Nanowire pin tunnel field effect devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070287259A1 (en) 2006-06-08 2007-12-13 Kavalieros Jack T Forming ultra-shallow junctions

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
„Experimental Investigation on Superior PMOS Performance of Uniaxial Strained <110> Silicon Nanowire Channel By Embedded SiGe Source/Drain" von M. Li et al., 2007 IEEE International Electron Devices Meeting, Washington, DC, 2007, S. 899 - 902
„Strained Silicon Nanowire Transistors With Germanium Source and Drain Stressors" von T. Y. Liow et al., IEEE Transactions on Electron Devices, Vol. 55, Nr. 11, S. 3048 - 3055, Nov. 2008
Li, M. [u.a.]: Experimental Investigation on Superior PMOS Performance of Uniaxial Strained <110> Silicon Nanowire Channel By Embedded SiGe Source/Drain. In: IEEE Electron Devices Meeting, 10.-12.12.2007, S. 899 - 902. *
LIOW, T.-Y. [u.a.]: Strained Silicon Nanowire Transistors With Germanium Source und Drain Stressors. In: IEEE Electron Devices, Vol. 55, 2008, No. 11, S. 3048 - 3055. *
T. Tezuka et al., „Fabrication of Strained Si on an ultrathin SiGe-on-Insulator Virtual Substrate With a High-Ge Fraction," Applied Physics Letters, Vol. 79, No. 12 (September 2001)

Also Published As

Publication number Publication date
CN102822971B (zh) 2016-01-06
US8399314B2 (en) 2013-03-19
TW201203382A (en) 2012-01-16
JP5883432B2 (ja) 2016-03-15
TWI497606B (zh) 2015-08-21
DE112011100326T5 (de) 2012-10-31
US8445892B2 (en) 2013-05-21
CN102822971A (zh) 2012-12-12
US20120280211A1 (en) 2012-11-08
JP2013524487A (ja) 2013-06-17
WO2011119717A1 (en) 2011-09-29
GB201217774D0 (en) 2012-11-14
GB2491778A (en) 2012-12-12
GB2491778B (en) 2014-03-12
US20110233522A1 (en) 2011-09-29

Similar Documents

Publication Publication Date Title
DE112011100326B4 (de) P-FET mit einem verspannten Nanodraht-Kanal und eingebetteten SiGe-Source- und Drain-Stressoren und Verfahren
DE102017119616B4 (de) Abstandshalter für Nanodraht-basierte integrierte Schaltungsvorrichtung und Herstellungsverfahren
DE112010002895B4 (de) Verfahren und Struktur zur Bildung leistungsstarker FETs mit eingebetteten Stressoren
DE112007002306B4 (de) Verspannter Feldeffekttransistor und Verfahren zu dessen Herstellung
DE102005052054B4 (de) Halbleiterbauteil mit Transistoren mit verformten Kanalgebieten und Verfahren zu seiner Herstellung
DE112004002641B4 (de) Verfahren zur Herstellung eines verformten FinFET-Kanals
DE102008064959B3 (de) Halbleitervorrichtungen
DE102015108690B4 (de) Halbleitervorrichtung, die gratstrukturen umfasst, und herstellungsverfahren
DE102015113081B4 (de) Feldeffekttransistorstruktur mit mehreren Schwellenspannungen und Herstellungsverfahren dafür
DE102012214077B4 (de) Verfahren zum Bilden einer integrierten Schaltung
DE102006009225B4 (de) Herstellung von Silizidoberflächen für Silizium/Kohlenstoff-Source/Drain-Gebiete
DE102005020133B4 (de) Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz
DE102010037736B4 (de) Tunnel-Feldeffekttransistoren
DE102014204114B4 (de) Transistor mit einer Gateelektrode, die sich rund um ein oder mehrere Kanalgebiete erstreckt, und Verfahren zu seiner Herstellung
DE102009015748B4 (de) Verringern des Silizidwiderstands in SiGe-enthaltenden Drain/Source-Gebieten von Transistoren
DE102009046246B4 (de) Herstellverfahren und Halbleiterbauelement mit Verformungstechnologie in dreidimensionalen Transistoren auf der Grundlage global verformter Halbleiterbasisschichten
DE112011101433B4 (de) Stressor mit eingebetteter Dotierstoff-Monoschicht für hochentwickelten CMOS-Halbleiter
DE112006001979T5 (de) Verfahren zur Herstellung eines verformten MOS-Bauelements
DE112006001169T5 (de) Verfahren zur Herstellung eines SOI-Bauelements
DE112004002373T5 (de) Strained-Transistor-Integration für CMOS
DE112004002307T5 (de) Transistor mit Silizium- und Kohlenstoffschicht in dem Kanalbereich
DE102010030768A1 (de) Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand und besserer Gleichmäßigkeit
DE112013001158B4 (de) Nichtplanare Halbleitereinheit und Verfahren zum Bilden dieser
DE112018000689T5 (de) Dual-kanal-cmos mit gemeinsamen gate-stapeln
DE102019204737B4 (de) Hybrid-Gate-Schnitt

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS:

Ipc: H01L0027105000

R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027105000

Ipc: H01L0029775000

R016 Response to examination communication
R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US

R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee