JPH03270066A

JPH03270066A - 半導体装置及びその製造方法

Info

Publication number: JPH03270066A
Application number: JP2068042A
Authority: JP
Inventors: Hiroshi Fujioka; 洋藤岡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-20
Filing date: 1990-03-20
Publication date: 1991-12-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕半導体装置及びその製造方法に関し、微細で高密度及び高性能な積層型半導体装置を再現性よ
く実現することを目的とし、あらかじめ素子を形成されたシリコン基板上に最低１つ
のゲルマニウム素子が絶縁膜を介して形成されておりか
つそれぞれの素子が配線によって接続されているように
構成する。

〔産業上の利用分野〕

本発明は半導体装置及びその製造方法に関し、さらに詳
しく述べると、三次元構造を有する半導体装置（積層型
半導体装置）及びその製造方法に関する。本発明の半導
体装置は、シリコン素子及び該素子上に積層する形で形
成された少くとも１つのゲルマニウム素子から構成され
ている。

〔従来の技術〕

周知の通り、回路を層状に立体集積化してデバイスの高
密度化をはかったものに積層型半導体装置がある。積層
型半導体装置の基本的な一例はＧｉｂｂｏｎｓ、Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒ　Ｉｎｔｅｒｎａｔｉｏｎａｌ、
１９３Ｑ年１０月、Ｉｌｌ、　７に記載されるＪＭＯ３
Ｔ（Ｊｏｉｎｔ　Ｇａｔｅ　ＭＯ５Ｔ）であり、第８図
に断面で示されるように、シリコン基板１上で、共通な
シリコンゲート（ジヨイントゲート）４をはさんで、上
下にｎＭＯ３，ｐＭＯ３が配置されたＣＭＯ３構造をと
っている。なお、図中の２はフィールドＳｌＯ□膜、３
は下部ゲートＳｌＯ□膜、５は上部ゲートＳｌＯ□膜、
そして６はレーザ再結晶化ポリシリコンである。図中の
コンタクトにはアルミニウムが用いられる。

〔発明が解決しようとする課題〕

従来の積層型半導体装置では、上記したように、１層目
の素子にシリコンを使用するばかりでなく、２層目以降
の素子にもシリコンを使用してきた。

しかし、シリコンは熱的に安定でありかつ融点が高いた
め、製造途中における不純物活性化、酸化等のプロセス
に高温が必要であった。プロセス温度が高温であること
は、下層の素子を十分に微細化できない、下層にアルミ
ニウム配線を使用できない、といった問題があることを
意味する。また、シリコンでは、ホールの易動度（モビ
リティ）が電子のそれの２　Ｘ１０’ｃｎｆ／ｖ、　ｓ
に較べて著しく低い６　Ｘ１０３ｃｎｆ／Ｖ、　ｓであ
るので、ｐチャネルＭＯ３ＦＥＴなどに適用した場合に
良好な性能を得ることができなかった。さらに、バイポ
ーラ素子に適用した場合には、ビルトインポテンシャル
が大きいために消費電力が大きいという問題もあった。

本発明の目的は、上記したような従来の技術の問題点を
解消して十分に実用性のある半導体装置を提供すること
、さらに詳しく述べると、微細で高密度及び高性能な積
層型半導体装置を再現性よく実現することにある。

〔課題を解決するための手段〕

上記した目的は、本発明によれば、あらかじめ素子を形
成されたシリコン基板上に最低１つのゲルマニウム素子
が絶縁膜を介して形成されておりかつそれぞれの素子が
配線によって接続されていることを特徴とする三次元構
造を有する半導体装置によって達成することができる。

本発明による半導体装置は、シリコン素子とゲルマニウ
ム素子の組み合わせからなるいろいろな構成を有するこ
とができる。例えば、シリコン素子上に形成されるべき
ゲルマニウム素子は、好ましくは、ＨＥＭＴ、　ＨＢＴ
、　ＭＯＳＦＥＴなどのユニポーラ型トランジスタまた
はバイポーラ型トランジスタあるいはホトダイオードな
どである。ゲルマニウム素子は、シリコン基板上に絶縁
膜を介して形成されたゲルマニウム薄膜上に作り込まれ
る。本発明の半導体装置は、好ましくは、次のような構
成を有することができる：（１）シリコン基板上にｎチャネルＭＯ８素子を形成し
かつゲルマニウム薄膜上にｐチャネルＭ○Ｓ素子又はｐ
チャネル）ＩＥＭＴを形成し、これらの素子を連動させ
てなるコンプリメンタリ−素子。なお、ゲルマニウム素
子上にさらにバイポーラ素子又はＨＢＴ素子をのせても
よい。

（２）上記コンプリメンタリ−素子（１）をメモリーセ
ルに用いた完全ＣＭＯ３のＳＲＡＭ０〈３）シリコン基
板上にＣＭＯ３素子を形成しかつゲルマニウム薄膜上に
バイポーラ素子又はＨＢＴ素子を形成したＢｉＣＭＯ３
素子。

（４）シリコン基板上にｎチャネルＭＯ３素子を形成し
かつゲルマニウム薄膜上にｐチャネルＭＯ３ｓ子とバイ
ポーラ素子又はＨＢＴ素子を形成したＢｉＣＭＯ３素子
。

上記した装置（１）〜（４）は、好ましくは、−１００
℃以下の温度で動作させることができ、実際、シリコン
単体のものを冷却する場合に較べて高性能を得ることが
できる。これは、−１００℃以下の温度を適用した場合
、不純物準位が浅くてキャリアがフリーズアウトしに＜
＜、また、バンドギャツブナローイングをおこしにくい
からである。

本発明の半導体装置は、好ましくは、次のような手法に
従って製造することができる。この第１の製造方法は、シリコン基板上に素子を形成してシリコン素子を得、前記シリコン素子上に層間絶縁膜を形成し、前記絶縁膜
上にゲルマニウムを堆積してゲルマニウム薄膜を形成し
、前記ゲルマニウム薄膜上に素子を形成してゲルマニウム
素子を得、そして前記シリコン素子に前記ゲルマニウム素子を層間配線を
介して接続することを特徴とする。

この製造方法において、ゲルマニウム薄膜の形成は、よ
り大きなグレインサイズを得るため、（１）絶縁膜上に
予め堆積された多結晶状態のゲルマニウム薄膜にゲルマ
ニウム又はシリコンをイオン注入して格子を破壊してか
らアニールを行うこと、（２）非晶質状態のゲルマニウ
ムを堆積した後に３００〜４００℃の温度でアニールを
行うこと、あるいは（３）多結晶状態又は非晶質状態の
ゲルマニウムを堆積した後にそれにレーザ光、電子線、
赤外線などのエネルギー光を照射して再結晶化を行うこ
と、が推奨される。

また、本発明の半導体装置は、好ましくは、次のような
手法に従っても製造することができる。

この第２の製造方法は、上記した第１の製造方法と同様にしてシリコン素子及び
層間絶縁膜を形成し、前記層間絶縁膜の所定の部位に前記シリコン基板の表面
に達するコンタクトホールを形成し、前記コンタクトホ
ールの底面の露出せるシリコンを種として、ラテラル・
オーバークロス（ＬＯＧ）法によって、前記絶縁膜上に
ゲルマニウムを成長させてゲルマニウム薄膜を形成し、前記ゲルマニウム薄膜上に素子を形成してゲルマニウム
素子を得、そして前記シリコン素子に前記ゲルマニウム素子を層間配線を
介して接続することを特徴とする。

この製造方法によると、ＬＯＧ法を使い、低温プロセス
で高密度の積層ゲルマニウム素子を実現でき、また、従
来用いられていない部位をゲルマニウム単結晶の成長に
活用できるので２層以上のゲルマニウム薄膜を面積を節
約した形で成膜できる。また、先には列挙しなかったが
、この製造方法によれば、（５）下層にシリコンの信号
処理部を設けかつ上層にゲルマニウムの受光素子アレイ
を設けた積層素子、例えばＣＣＤなども提供することが
できる。すなわち、本発明のゲルマニウムの受光素子ア
レイは長波長側に感度を有するので、より高められた感
度をもった素子を提供することができる。

〔作　用〕

比較のため、シリコン及びゲルマニウムの主たる特性を
次表にまとめる。

ゲルマニウム（Ｇｅ）シリコン（Ｓｉ）９５８、５４１０３Ｘ１０’ 　ＸＩＯ３３Ｘ１０’ ２Ｘ１０’ ３００〜４５００００５００００６７１．１１本発明では、上記の表に示したようにゲルマニウムの融
点が低いので、素子作成のためのプロセス温度を下げる
ことができかつ、したがって、すでに素子を形成したシ
リコン基板上でも容易に素子を形成することができる。

また、容易に大きな単結晶領域を得ることができるので
、得られる素子、特に例えばバイポーラトランジスタの
性能が向上する。これらの性能の向上は特に、多層構造
のＩＣにおいて上層にｐチャネルＭＯ３素子やバイポー
ラトランジスタを使った時に顕著である。

さらに、ＳＲＡＭのセルに９ＭＯ３のゲルマニウムトラ
ンジスタを上層に使った構造を使用すると、面積縮小の
効果もあり、有利である。ゲルマニウムのバイポーラト
ランジスタを使用したＢｉＣＭＯ５は、ゲルマニウムバ
イポーラトランジスタが低温でもｈＦＥが劣化しないた
め、液体Ｎ２温度で高速に動作できる。

また、ゲルマニウムは、低温で、しかも安定に選択エピ
タキシャル成長が可能であり、また、このエピタキシャ
ル成長をＬＯＧ法により行うと、小面積で素子を形成で
きるばかりでなく、得られるゲルマニウムの結晶性も良
好である。また、ホール及び電子の易動度が大きいので
、高性能の素子、例えばバイポーラ素子、ＣＭＯ３素子
などの製造に有効である。さらにまた、バンドギャップ
が狭いので、より長波長の光に感度があり、よって、受
光素子の製造にも適している。

〔実施例〕

第１図は、本発明による積層型半導体装置の好ましい一
例を示した断面図である。シリコン基板１はその上方に
作成されたシリコン素子（ここではｎチャネルＭＯ３素
子）１１を有する。シリコン素子１１には、図示される
通り、ソース、ドレイン、ゲート電極などが形成されて
いる。シリコン素子１１は、さらに、層間絶縁膜１２を
介してその上方に作成されたゲルマニウム素子（ここで
はｐチャネルＭＯ３素子）１４を有する。ゲルマニウム
素子１４は、ゲルマニウム薄膜１３及び該薄膜上に前記
シリコン素子１１と同様に形成されたソース、ドレイン
、電極などからなる。シリコン素子１１とゲルマニウム
素子１４は配線１５によって接続されている。

第１図の半導体装置は、例えば、第３Ａ図〜第３Ｆ図に
順を追って示すプロセスで製造することができる。

先ず、第３Ａ図に示されるようなｎチャネルＭＯ３素子
１１を作製する。この素子は、ｐ型シリコン基板１を用
意し、その基板の表面を酸化してフィールド酸化膜（Ｓ
１０□）１６を形成したり、シリコンゲート、ソース、
ドレインなどを形成したりした後、配線材料（ここでは
タングステン）を基板の表面全体にスパッタリングしか
つパターニングして配線１７を形成することによって作
製することができる。

第３Ａ図に示されるようなシリコン素子を形成した後、
第３Ｂ図に示されるように層間絶縁膜（Ｓ１０２）　１
２を素子１１上に形成する。この層間絶縁膜は、例えば
、５ｉ０２をＣＶＤで成膜する平坦化技術によって形成
することができる。

引き続いて、上層のゲルマニウム素子（ｐチャネルＭＯ
３素子）の基板として用いるゲルマニウム薄膜１３を形
成するく第３Ｃ図を参照〉。このゲルマニウム薄膜１３
の形成には、本発明のゲルマニウム素子の作製にはグレ
インサイズの大きなゲルマニウム薄膜が適しているので
、例えば次のような方法を有利に用いることができる：
（１）Ｇｅ薄膜をＣＶＤ法などにより例えば３０００人
の膜厚で形成した後、ゲルマニウムイオンを例えば５　
Ｘ１０１５／ｃ＋＋！、　４０ｋｅＶでイオン注入（Ｉ
ｌｌ、さらに３５０℃で１０時間にわたってアニールす
る。なお、この際のアニール温度は約３００〜４００℃
が適当であり、１−もしくはそれ以上のグレインサイズ
が得られるであろう；及び（２）Ｇｅ薄膜をＣＶＤ法な
どにより例えば３００人の膜厚で形成した後、２５０℃
に加熱し、そしてさらに出力２０Ｗのアルゴンイオンレ
ーザを５０用に絞って走査し、溶融再結晶化する。

引き続いて、第３Ｄ図に示されるようにゲルマニウム素
子の作り込みを行う。これは、前記第３Ａ図のシリコン
素子の形成の場合と同様、フィールド絶縁膜（Ｓ１０２
）１８を形成したり、ゲルマニウムゲート１９、ソース
２０、ドレイン２１などを形成したりして実施する。よ
り具体的に説明すると、エツチングによりゲルマニウム
の素子領域を選択的に残した後、しきい値制御のために
Ａｓ＋イオンを５Ｘ１０”／ｃｕｔでＩＩＬ、５５０℃
の酸素雰囲気中で酸化を行い、さらに６００℃のアンモ
ニア（ＮＨ３）　雰囲気中で窒化する。さらにＬＰＣＶ
Ｄ法でｐ型ゲルマニウムを成長後、ゲートをエツチング
し、Ｂ＋イオンを１Ｘ１０”／ｃｎｆでＩＩしてソース
・ドレインを形成する。

ゲルマニウム素子の大半を形成した後、第３Ｅ図に示さ
れるように、下層のシリコン素子と上層のゲルマニウム
素子を接続するためのコンタクトホール２２を形成する
。このコンタクトホールの形成はエツチングなどにより
行うことができ、また、上下の素子を配線できるのなら
ばその他のプロセスを用いてもよい。

引き続いて、第３Ｆ図に示されるようにゲルマニウム素
子の配線を行う。これは、例えば、５ｉＯ７のパッシベ
ーション膜（図示せず）を形成した後、基板の全面にス
パッタリングなどによってアルミニウム２６を蒸着しか
つ先に形成したコンタクトホールもアルミニウム配線１
５を充填し、最後にゲー）１９上のアルミニウム薄膜２
６をエツチングにより除去することによって行うことが
できる。このようにして、第１図に示しかつ先に説明し
た半導体装置（ｎチャネルＭＯ３素子／ｐチャネルＭＯ
３素子の積層型半導体装置）が得られる。

第２図は、本発明による積層型半導体装置の好ましい一
例を示した断面図である。図示の半導体装置は、ゲルマ
ニウム素子の基板がＬＯＧ法によりシリコン素子上に形
成された点を除いて第１図の装置とほぼ同じ構成を有す
る。すなわち、シリコン基板１はその上方に作成された
シリコン素子（ここではｎチャネルＭＯ３素子〉１１を
有する。

シリコン素子１１には、図示される通り、ソース、ドレ
イン、ゲート電極などが形成されている。シリコン素子
１１は、さらに、層間絶縁膜１２を介してその上方に作
成されたゲルマニウム素子（ここではｐチャネルＭＯ３
素子）２４を有する。ゲルマニウム素子２４は、基板と
なるゲルマニウム薄膜２３及び該薄膜上に前記シリコン
素子１１と同様に形成されたソース、ドレイン、電極な
どからなる。シリコン素子１１とゲルマニウム素子２４
は配線２５によって接続されている。

第２図の半導体装置は、例えば、第４Ａ図〜第４Ｈ図に
順を追って示すプロセスで製造することができる。

先ず、第４Ａ図に示されるようなｎチャネルＭＯ３素子
１１を作製する。この素子の作製は前記した第３Ａ図の
素子の作製と同じように実施し得るので、ここでの詳細
な説明を省略する。

第４Ａ図に示されるようなシリコン素子を形成した後、
第４Ｂ図に示されるように層間絶縁膜（ＳｉＯ□〉１２
を素子１１上に形成する。

次いで、上層のゲルマニウム素子（ｐチャネルＭＯ３素
子）の基板として用いるゲルマニウム薄膜を形成するた
め、第４Ｃ図に示されるようにシリコン基板１の表面に
達するコンタクトホール２７を絶縁膜１２上に開ける。

この穴開けは、例えば、ＣＨＦ３カスを用いたりアクテ
ィブ・イオン・エツチング（ＲＩＢ）　　法により行う
ことができる。

コンタクトホールの形成後、第４Ｄ図に示さ：。

るように、露出せるシリコン基板１のシリコンを種とし
て、絶縁膜１２上にゲルマニウム薄膜２８をＬＯＧ法に
より選択的にエピタキシャル成長させる。なお、このよ
うにして成長したまＳのゲルマニウム薄膜２８は平坦で
なくてその上にゲルマニウム素子を作り込めないので、
エッチバック法により平坦化処理する。第４Ｅ図に示さ
れるような、Ｔ型バー構造を有しかつ膜厚が一定なゲル
マニウム薄膜２３が得られる。

引き続いて、第４Ｆ図に示されるようにゲルマニウム素
子の作り込みを行う。これは、前記第３Ｄ図のゲルマニ
ウム素子の形成の場合と同様、フィールド酸化膜（Ｓ１
０□）２９を形成したり、ゲルマニウムゲート１９、ソ
ース２０、ドレイン２１などを形成したりして実施する
。より具体的には前記第３Ｄ図の説明を参照されたい。

ゲルマニウム素子の大半を形成した後、第４Ｇ図に示さ
れるように、下層のシリコン素子と上層のゲルマニウム
素子を接続するためのコンタクトホール３０を、絶縁膜
１２及びフィールド酸化膜２９を貫ぬ＜ＲＩＥ法などに
より形成する。

引き続いて、第４Ｈ図に示されるようにゲルマニウム素
子の配線を行う。これは、例えば、基板の全面にスパッ
タリングなどによってタングステン２６を蒸着しかつ、
あわせて、先に形成したコンタクトホール３０にもタン
グステン２５を充填することによって行うことができる
。最後にゲート１９上のタングステン配線２６を選択的
に除去すると、第２図に示しかつ先に説明した半導体装
置（ｎチャネルＭＯ３素子／ｐチャネルＭＯ３素子の積
層型半導体装置）が得られる。なお、図示の例ではシリ
コン素子上に１層のゲルマニウム素子しか積層されてい
ないけれども、ＬＯＧ法を使用して２層もしくはそれ以
上のゲルマニウム素子を作り込むことも容易に可能であ
る。

本発明の半導体装置は、先にも述べたように、例えばＨ
ＥＭＴ、　ＨＢＴＦＥＴなどのユニポーラ型トランジス
タ又はバイポーラ型トランジスタあるいはホトダイオー
ド、その他の構成をとることができる。

個々の装置の構成は先の説明から自明と思われるので断
面図を参照して詳細に説明しないが、参考までにいくつ
かの装置の具体例を以下に示す。

第５図は、本発明の積層型ＣＭＯ３素子を回路図で示し
たものである。図示のような完全ＣＭＯ３のＳＲＡＭの
セルにおいてはセル面積の縮小が重要であり、ｎチャネ
ル部基板シリコンでｐチャネル部をその上層に用いるこ
とが検討されている。ここで、ｐチャネル部のトランジ
スタに本発明に従いゲルマニウム素子を使用すると、易
動度（モビリティ〉が大きいのでトランジスタのサイズ
を小さくできる。また、したがって、プロセス温度の低
温化もはかることができる。

第６図は、本発明の積層型ＢｉＣＭＯ素子の構成を断面
図で示したものである。ｎ゛シリコン基板ｌを有するシ
リコンＣＭＯ３素子３１上には層間絶縁膜１２を介して
、ｎ゛ゲルマニウム基板２３を有するゲルマニウムバイ
ポーラ素子３２が形成されている（素子間の配線は省略
）。本発明では、上層にゲルマニウムバイポーラ素子を
使用することによって、易動性の効果で、ベース抵抗の
小さい高速トランジスタを実現できる。また、ゲルマニ
ウムは容易にグレインサイズを大きくできるので、バル
クなみの性能をもつトランジスタを実現できる（シリコ
ンでは、結晶性が悪いので、バイポーラ素子を土層にも
ってくることは不可能である）。さらにまた、この図示
の構造では、集積度が向上するのと同時にプロセスが通
常のＢｉＣＭＯ３素子に較べて簡単になる。さらに、ビ
ルトインポテンシャルもシリコンバイポーラ素子に較べ
て小さいので、消費電力の節約が可能である。さらにま
た、ゲルマニウムバイポーラ素子は低温動作が可能であ
るので、冷却によって性能が向上するＣＭＯ３素子との
組み合わせで、低温動作により適した素子が提供される
。

第７図は、本発明のｎＭＯ３／ｐＭＯｓコンプリメンタ
リ−素子の構成を断面で示したものである。ｎ゛シリコ
ン基板ｌを有するｎＭＯ３素子３３上には層間絶縁膜１
２を介して、ｎ゛ゲルマニウム基板２３を有するｐＭＯ
３素子３４が形成されている（素子間の配線は省略）。

第７図のコンプリメンタリ−素子は、例えば、次のよう
にして作製できる：最初に、シリコン基板１上に０．５
印ルールで微細にＭＯＳ　３３を作成する。

その後、Ｌ［ｌＣ口Ｓ法によりシリコン酸化膜１２を形
成し、さらにこのシリコン酸化膜にコンタクトホールを
開ける。ゲルマニウムの選択エピタキシャル成長のため
、基板温度３００〜６５０℃、例えば４５０℃、圧力２
トル以下、例えば０．３トル、そしてゲルマンガス流量
ＩＱＱｃｃ／ｓｅｃでＬＰＣＶＤを行う。形成されたゲ
ルマニウムのエピタキシャル成長層をエッチバック法に
より平坦化した後、そのゲルマニウム薄膜（基板）２３
上にｐＭＯ３ＦＥＴ　３４を作成する。

この９Ｍ口５ＦＥＴの作成は、作成途中の基板を５５０
℃の酸素雰囲気中で酸化して行う。この酸化後、基板を
５５０℃のアンモニア中で窒化し、ｐ型のポリゲルマニ
ウムを形成し、さらに、０．６７−のゲートを形成後、
ソース・ドレインにＢ゛イオン３０ｋｅＶ及び１×１０
Ｉ５／ｃｄでＩＩする。さらにその後、基板を５５０℃
で３０分間にわたってアニールして活性化する。引き続
いて、アルミニウム配線によってＣＭＯ５のゲートを形
成し、図示のコンプリメンタリ−素子が完成する。

〔発明の効果〕

本発明によれば、６００℃の低温でＴＰＴやバイポーラ
素子を形成でき、また、すでに素子を形成した基板上に
も形成できる。特に本発明のｐチャネルＧｅＭＯ３）ラ
ンジスタを上層に使ったＣＭＯ８素子では、トランジス
タの高性能化、トランジスタサイズの縮小、プロセス温
度の低下などが期待できる。また、本発明でもって上層
にバイポーラ素子を使った構造の素子が実現でき、チッ
プサイズの縮小の効果がある。さらに、ゲルマニウムバ
イポーラトランジスタはベース抵抗が小さく高速化に向
いており、さらに消費電力の低減が可能である。

なお、このバイポーラトランジスタをＢｉＣＭＯ３に利
用すると工程の簡略化ができる。さらにまた、このＢｉ
ＣＭＯ３は液体窒素温度でも動作でき、高速化に有利で
ある。さらにまた、本発明によれば、積層型素子を微細
化するばかりでなく、高密度化もできかつ再現性も改良
することができる。

【図面の簡単な説明】

第１図は、本発明の積層型半導体装置の好ましい一例を
示した断面図、第２図は、本発明の積層型半導体装置のもう１つの好ま
しい例を示した断面図、第３Ａ図〜第３Ｆ図は、第１図に示した半導体装置の製
造プロセスを順を追って示した断面図であり、第４Ａ図〜第４Ｈ図は、第２図に示した半導体装置の製
造プロセスを順を追って示した断面図であり、第５図は、本発明の積層型ＣＭＯ３素子の回路構成を示
１．た略示図、第６図は、本発明の積層型ＢｉＣＭＯ３素子の構成を示
した断面図、第７図は、本発明のｎＭＯ３／ｐＭＯｓコンプリメンタ
リ−素子の構成を示した断面図、そして第８図は、従来
の積層型半導体装置の構成を示した断面図である。図中、ｌはシリコン基板、１１はシリコン素子、１２は
層間絶縁膜、１３はゲルマニウム薄膜、１４はゲルマニ
ウム素子、モして１５は配線である。

Claims

【特許請求の範囲】１、あらかじめ素子を形成されたシリコン基板上に最低
１つのゲルマニウム素子が絶縁膜を介して形成されてお
りかつそれぞれの素子が配線によって接続されているこ
とを特徴とする三次元構造を有する半導体装置。２、請求項１に記載の半導体装置を製造するに当って、シリコン基板上に素子を形成してシリコン素子を得、前記シリコン素子上に層間絶縁膜を形成し、前記絶縁膜
上にゲルマニウムを堆積してゲルマニウム薄膜を形成し
、前記ゲルマニウム薄膜上に素子を形成してゲルマニウム
素子を得、そして前記シリコン素子に前記ゲルマニウム素子を層間配線を
介して接続すること、を特徴とする半導体装置の製造方
法。３、請求項１に記載の半導体装置を製造するに当って、シリコン基板上に素子を形成してシリコン素子を得、前記シリコン素子上に層間絶縁膜を形成し、前記層間絶
縁膜の所定の部位に前記シリコン基板の表面に達するコ
ンタクトホールを形成し、前記コンタクトホールの底面
の露出せるシリコンを種として、ラテラル・オーバーク
ロス法によって、前記絶縁膜上にゲルマニウムを成長さ
せてゲルマニウム薄膜を形成し、前記ゲルマニウム薄膜上に素子を形成してゲルマニウム
素子を得、そして前記シリコン素子に前記ゲルマニウム素子を層間配線を
介して接続すること、を特徴とする半導体装置の製造方
法。