JP2602125B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP2602125B2 JP2602125B2 JP3008519A JP851991A JP2602125B2 JP 2602125 B2 JP2602125 B2 JP 2602125B2 JP 3008519 A JP3008519 A JP 3008519A JP 851991 A JP851991 A JP 851991A JP 2602125 B2 JP2602125 B2 JP 2602125B2
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- polycrystalline silicon
- thin film
- drain
- film transistor
- transistor
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法、特に、多結晶シリコン膜に形成されたチャネル
領域の移動度を改善した薄膜トランジスタの製造方法に
関するものである。
造方法、特に、多結晶シリコン膜に形成されたチャネル
領域の移動度を改善した薄膜トランジスタの製造方法に
関するものである。
【０００２】
【従来の技術】従来ＣＭＯＳＲＡＭに用いられているメ
モリーのセルを図１に示す。Ｐチャネルトランジスタ
３，４、及びＮチャンネルトランジスタ５，６より成る
インバータのループ接続によるフリップフロップに対し
アドレス線ＡＤＲによりＯＮーＯＦＦを制御されるＮチ
ャネルトランジスタ（トランスファゲート）を介してデ
ータの入出力線であるＢＩＴ、及び
モリーのセルを図１に示す。Ｐチャネルトランジスタ
３，４、及びＮチャンネルトランジスタ５，６より成る
インバータのループ接続によるフリップフロップに対し
アドレス線ＡＤＲによりＯＮーＯＦＦを制御されるＮチ
ャネルトランジスタ（トランスファゲート）を介してデ
ータの入出力線であるＢＩＴ、及び
【０００３】
【数１】
【０００４】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆んど電力が消費されないことと、又
動作状態においても、Ｎ−ＭＯＳに比しパワーの消費が
少ないことであり、低電力動作ということでかなり多方
面に活用されている。
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆んど電力が消費されないことと、又
動作状態においても、Ｎ−ＭＯＳに比しパワーの消費が
少ないことであり、低電力動作ということでかなり多方
面に活用されている。
【０００５】
【発明が解決しようとする課題】一方、このＣＭＯＳメ
モリを、基板上方に形成された薄膜トランジスタを、シ
リコン膜を用いて構成すると、良好な移動度が期待でき
ないことが分かった。
モリを、基板上方に形成された薄膜トランジスタを、シ
リコン膜を用いて構成すると、良好な移動度が期待でき
ないことが分かった。
【０００６】本発明は、上記の欠点を解決するものであ
り、基板上方に絶縁膜を介して設けられたゲート電極の
上方に絶縁膜を介して設けられた薄膜トランジスタのチ
ャネル領域のデポジション温度に着目して、移動度を改
善することを目的とするものである。
り、基板上方に絶縁膜を介して設けられたゲート電極の
上方に絶縁膜を介して設けられた薄膜トランジスタのチ
ャネル領域のデポジション温度に着目して、移動度を改
善することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明は、少なくともゲ
ート電極、該ゲート電極と絶縁膜を介して設けられた多
結晶シリコン膜に形成されたチャネル領域および該チャ
ネル領域を挟んで互いに離間して形成されたソースおよ
びドレインを構成要素とする薄膜トランジスタの製造方
法において、前記チャネル領域，前記ソースおよび前記
ドレインを７００℃以下の温度でデポジションした同一
のシリコン膜に形成することを特徴とするものである。
ート電極、該ゲート電極と絶縁膜を介して設けられた多
結晶シリコン膜に形成されたチャネル領域および該チャ
ネル領域を挟んで互いに離間して形成されたソースおよ
びドレインを構成要素とする薄膜トランジスタの製造方
法において、前記チャネル領域，前記ソースおよび前記
ドレインを７００℃以下の温度でデポジションした同一
のシリコン膜に形成することを特徴とするものである。
【０００８】
【実施例】図２（ａ）は本発明によるメモリセルの平面
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第一層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打込んでソース・ドレイン３
１，３２，３３を形成する。この後第２フィールド膜３
６をデポジション，ゲートとなる多結晶シリコン１９，
２０上の第２フィールド膜を除去し、前記多結晶シリコ
ン１９，２０上を熱酸化して薄膜トランジスタのゲート
絶縁膜を形成する。その後第１層と第２層目の多結晶シ
リコンを接続するコンタクトホール１２，１３，１４を
開孔し薄膜トランジスタのチャネル、及びソース・ドレ
インを形成する第２層目の多結晶シリコン層２２，２３
（点部のパターン）をデポジションし選択的にＰ+ 拡散
をする。更に第３フィールド膜３５をデポジションした
後にコンタクコホール１５，１６を開孔後Ａｌ−Ｓｉ層
２４，２５，２６を形成する。この結果Ｎ+ 拡散層３１
を（−）電源Ｖｓｓに接続されたソース，３２をドレイ
ン，多結晶シリコン２０をゲートとするＮチャネルトラ
ンジスタと多結晶シリコン層２２において（＋）電源Ｖ
DDに接続されたソース５５，チャネル５４，ドレイン５
６，多結晶シリコン２０をゲートとするＰチャネルトラ
ンジスタが形成され、各々のドレインがダイオードを介
して接続されるＣＭＯＳのインバータが構成できる。
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第一層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打込んでソース・ドレイン３
１，３２，３３を形成する。この後第２フィールド膜３
６をデポジション，ゲートとなる多結晶シリコン１９，
２０上の第２フィールド膜を除去し、前記多結晶シリコ
ン１９，２０上を熱酸化して薄膜トランジスタのゲート
絶縁膜を形成する。その後第１層と第２層目の多結晶シ
リコンを接続するコンタクトホール１２，１３，１４を
開孔し薄膜トランジスタのチャネル、及びソース・ドレ
インを形成する第２層目の多結晶シリコン層２２，２３
（点部のパターン）をデポジションし選択的にＰ+ 拡散
をする。更に第３フィールド膜３５をデポジションした
後にコンタクコホール１５，１６を開孔後Ａｌ−Ｓｉ層
２４，２５，２６を形成する。この結果Ｎ+ 拡散層３１
を（−）電源Ｖｓｓに接続されたソース，３２をドレイ
ン，多結晶シリコン２０をゲートとするＮチャネルトラ
ンジスタと多結晶シリコン層２２において（＋）電源Ｖ
DDに接続されたソース５５，チャネル５４，ドレイン５
６，多結晶シリコン２０をゲートとするＰチャネルトラ
ンジスタが形成され、各々のドレインがダイオードを介
して接続されるＣＭＯＳのインバータが構成できる。
【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリーの動作上は障害とならな
い。
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリーの動作上は障害とならな
い。
【００１０】この実施例の特徴は、図２（ｂ）に示した
如くＣＭＯＳインバータを構成するに際し、１つのゲー
ト電極を共通にして、ゲート電極の下側にＮチャネルの
トランジスタ、ゲート電極の上側にＰチャネルのトラン
ジスタを配置し、そのドレイン同士を接続する方法を用
いることにあり、従来平面配置であったＰチャネルとＮ
チャネル領域が立体配置されるので、セルサイズは飛躍
的に縮小し、同一チップサイズでのメモリ容量は急増す
る。
如くＣＭＯＳインバータを構成するに際し、１つのゲー
ト電極を共通にして、ゲート電極の下側にＮチャネルの
トランジスタ、ゲート電極の上側にＰチャネルのトラン
ジスタを配置し、そのドレイン同士を接続する方法を用
いることにあり、従来平面配置であったＰチャネルとＮ
チャネル領域が立体配置されるので、セルサイズは飛躍
的に縮小し、同一チップサイズでのメモリ容量は急増す
る。
【００１１】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００ ℃以下にすると移動度が改善され、
特に５００℃近辺では１０に近い特性が得られた。又Ｏ
ＦＦリークの改善には多結晶シリコンを熱酸化して作る
ゲート膜の製造方法に依存し、高温でドライ酸化の方式
が最も良かった。又多結晶シリコンの層のデポジション
温度が高くても、レーザによるアニーリングを実施する
と移動度，ＯＦＦリークの改善が可能である。
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００ ℃以下にすると移動度が改善され、
特に５００℃近辺では１０に近い特性が得られた。又Ｏ
ＦＦリークの改善には多結晶シリコンを熱酸化して作る
ゲート膜の製造方法に依存し、高温でドライ酸化の方式
が最も良かった。又多結晶シリコンの層のデポジション
温度が高くても、レーザによるアニーリングを実施する
と移動度，ＯＦＦリークの改善が可能である。
【００１２】図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打込みによりＰイオ
ンをライトドープし、ゲート酸化膜を１１００℃で形成
して得られたメモリ・セルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
ションし、更にチャネル部にイオン打込みによりＰイオ
ンをライトドープし、ゲート酸化膜を１１００℃で形成
して得られたメモリ・セルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
【００１３】
【発明の効果】本発明は、少なくともゲート電極、該ゲ
ート電極と絶縁膜を介して設けられた多結晶シリコン膜
に形成されたチャネル領域および該チャネル領域を挟ん
で互いに離間して形成されたソースおよびドレインを構
成要素とする薄膜トランジスタの製造方法において、前
記チャネル領域，前記ソースおよび前記ドレインを７０
０℃以下の温度でデポジションした同一のシリコン膜に
形成することにより、移動度が改善された薄膜トランジ
スタを提供することができる。一般に単結晶シリコンに
比べ、移動度が極端に低い多結晶シリコン層を、７００
℃以下でデボジションすることにより、移動度が改善さ
れることが分かった。特に、５００℃付近では、１０に
近い特性が得られ、特性のよい多結晶シリコントランジ
スタを得ることができ、また、チャネル領域，ソースお
よびドレインを同一のシリコン膜に形成することによっ
て、あらためて別層にソース・ドレインを設ける必要が
ない。ＣＭＯＳＲＡＭに用いるメモリセルを構成する
と、５μｍルールでは、従来４Ｋｂｉｔが限度であった
が、本発明の実施により１６Ｋｂｉｔのメモリにも手が
届くようになった。
ート電極と絶縁膜を介して設けられた多結晶シリコン膜
に形成されたチャネル領域および該チャネル領域を挟ん
で互いに離間して形成されたソースおよびドレインを構
成要素とする薄膜トランジスタの製造方法において、前
記チャネル領域，前記ソースおよび前記ドレインを７０
０℃以下の温度でデポジションした同一のシリコン膜に
形成することにより、移動度が改善された薄膜トランジ
スタを提供することができる。一般に単結晶シリコンに
比べ、移動度が極端に低い多結晶シリコン層を、７００
℃以下でデボジションすることにより、移動度が改善さ
れることが分かった。特に、５００℃付近では、１０に
近い特性が得られ、特性のよい多結晶シリコントランジ
スタを得ることができ、また、チャネル領域，ソースお
よびドレインを同一のシリコン膜に形成することによっ
て、あらためて別層にソース・ドレインを設ける必要が
ない。ＣＭＯＳＲＡＭに用いるメモリセルを構成する
と、５μｍルールでは、従来４Ｋｂｉｔが限度であった
が、本発明の実施により１６Ｋｂｉｔのメモリにも手が
届くようになった。
【図１】ＣＭＯＳＲＡＭのセル図。
【図２】（ａ）は本発明によＣＭＯＳＲＡＭの平面図
（ｂ）は断面図。
（ｂ）は断面図。
【図３】多結晶シリコンの移動度とデポジションの温度
の関係を示す図。
の関係を示す図。
【図４】本発明により得られた多結晶シリコントランジ
スタの特性を示す図。
スタの特性を示す図。
【図５】図２の回路図である。
Claims (1)
- 【請求項１】 少なくともゲート電極、該ゲート電極と
絶縁膜を介して設けられた多結晶シリコン膜に形成され
たチャネル領域および該チャネル領域を挟んで互いに離
間して形成されたソースおよびドレインを構成要素とす
る薄膜トランジスタの製造方法において、前記チャネル
領域，前記ソースおよび前記ドレインを７００℃以下の
温度でデポジションした同一のシリコン膜に形成するこ
とを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008519A JP2602125B2 (ja) | 1991-01-28 | 1991-01-28 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008519A JP2602125B2 (ja) | 1991-01-28 | 1991-01-28 | 薄膜トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55135634A Division JPS5760868A (en) | 1980-09-29 | 1980-09-29 | Cmos memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211167A JPH04211167A (ja) | 1992-08-03 |
| JP2602125B2 true JP2602125B2 (ja) | 1997-04-23 |
Family
ID=11695397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008519A Expired - Lifetime JP2602125B2 (ja) | 1991-01-28 | 1991-01-28 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602125B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116788A (en) * | 1977-03-23 | 1978-10-12 | Toshiba Corp | Circuit element structuring body |
| JPS5487490A (en) * | 1977-12-23 | 1979-07-11 | Nec Corp | Manufacture and integration of polysilicon resistor and polysilicon electrode |
-
1991
- 1991-01-28 JP JP3008519A patent/JP2602125B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04211167A (ja) | 1992-08-03 |
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