JP2782333B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP2782333B2 JP2782333B2 JP7306190A JP30619095A JP2782333B2 JP 2782333 B2 JP2782333 B2 JP 2782333B2 JP 7306190 A JP7306190 A JP 7306190A JP 30619095 A JP30619095 A JP 30619095A JP 2782333 B2 JP2782333 B2 JP 2782333B2
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- JP
- Japan
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- polycrystalline silicon
- thin film
- drain
- film transistor
- channel
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- Expired - Lifetime
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法、特に多結晶シリコン膜に形成されたチャネル領
域の移動度を改善した薄膜トランジスタの製造方法に関
するものである。 【０００２】 【従来の技術】従来ＣＭＯＳＲＡＭに用いられているメ
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び 【０００３】 【数１】 【０００４】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。 【０００５】 【発明が解決しようとする課題】一方このＣＭＯＳメモ
リにおける薄膜トランジスタを、シリコン膜を用いて構
成すると、良好な移動度が期待できないことがわかっ
た。 【０００６】本発明は上記の欠点を除去するものであ
り、少なくともゲート電極、該ゲート電極と絶縁膜を介
して設けられたチャネル領域および該チャネル領域を挟
んで互いに離間して形成されたソースおよびドレイン領
域を構成要素とする薄膜トランジスタのチャネル領域の
形成条件に着目して移動度を改善することを目的とする
ものである。 【０００７】 【課題を解決するための手段】本発明は、基板上方に、
少なくともゲート電極、該ゲート電極と絶縁膜を介して
設けれらた多結晶シリコン膜に形成されたチャネル領域
および該チャネル領域を挟んで互いに離間して形成され
たソースおよびドレインを構成要素とする薄膜トランジ
スタの製造方法において、前記チャネル領域、前記ソー
ス及び前記ドレインを５００℃近辺の温度で形成した同
一のシリコン膜に形成することを特徴とする。 【０００８】 【発明の実施の形態】図２（ａ）は本発明によるメモリ
セルの平面パターン図例、（ｂ）にはＡＢの断面図を示
す。選択酸化マスクの境界１８内にソース・ドレイン領
域となる部分が存在する。選択酸化によるフィールド膜
形成後にゲート酸化膜を成長させてから第１層目の多結
晶シリコンと基板３０の接続をするためのコンタクトホ
ール１０，１１の開孔をした後に第１層目の多結晶シリ
コン１９，２０，２１，２７（斜線部のパターン）をデ
ポジションした後に全面にＰイオンを打ち込んでソース
・ドレイン３１，３２，３３を形成する。この後第２フ
ィールド膜３６をデポジション、ゲートとなる多結晶シ
リコン１９，２０上の第２フィールド膜を除去し、前記
多結晶シリコン１９，２０上を熱酸化して薄膜トランジ
スタのゲート絶縁膜を形成する。その後第１層と第２層
目の多結晶シリコンを接続するコンタクトホール１２，
１３，１４を開孔し薄膜トランジスタのチャネル、及び
ソース・ドレインを形成する第２層目の多結晶シリコン
層２２，２３（点部のパターン）をデポジションし選択
的にＰ+ 拡散をする。更に第３フィールド膜３５をデポ
ジションした後にコンタクトホール１５，１６を開孔後
Ａｌ−Ｓｉ層２４，２５，２６を形成する。この結果Ｎ
+ 拡散層３１を（−）電源ＶSSに接続されたソース、３
２をドレイン、多結晶シリコン２０をゲートとするＮチ
ャネルトランジスタと、多結晶シリコン層２２において
（＋）電源ＶDDに接続されたソース５５、チャネル５
４、ドレイン５６、多結晶シリコン２０をゲートとする
Ｐチャネルトランジスタが形成され、各々のドレインが
ダイオードを介して接続されるＣＭＯＳのインバータが
構成できる。 【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。 【００１０】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。 【００１１】図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。 【００１２】 【発明の効果】本発明は、基板上方に、少なくともゲー
ト電極、該ゲート電極と絶縁膜を介して設けられた多結
晶シリコン膜に形成されたチャネル領域および該チャネ
ル領域を挟んで互いに離間して形成されたソースおよび
ドレインを構成要素とする薄膜トランジスタの製造方法
において、前記チャネル領域、前記ソースおよび前記ド
レインを移動度の改善可能な低い温度で形成した同一の
シリコン膜に形成することにより、トランジスタ特性の
優れた薄膜トランジスタを提供することができる。ま
た、チャネル領域、ソースおよびドレインを同一のシリ
コン膜に形成することによって、新たに別荘にソースお
よびドレインを設ける必要がない。ＣＭＯＳＲＡＭに用
いるメモリセルを構成するＰチャネルとＮチャネルのト
ランジスタを積層配置するものであり、同じデザインル
ールで構成した従来のセルの約二分の一のサイズとなり
５μｍルールでは従来４Ｋｂｉｔが限度であったが、本
発明の実施により１６Ｋｂｉｔにも手が届くようになっ
た。
造方法、特に多結晶シリコン膜に形成されたチャネル領
域の移動度を改善した薄膜トランジスタの製造方法に関
するものである。 【０００２】 【従来の技術】従来ＣＭＯＳＲＡＭに用いられているメ
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び 【０００３】 【数１】 【０００４】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。 【０００５】 【発明が解決しようとする課題】一方このＣＭＯＳメモ
リにおける薄膜トランジスタを、シリコン膜を用いて構
成すると、良好な移動度が期待できないことがわかっ
た。 【０００６】本発明は上記の欠点を除去するものであ
り、少なくともゲート電極、該ゲート電極と絶縁膜を介
して設けられたチャネル領域および該チャネル領域を挟
んで互いに離間して形成されたソースおよびドレイン領
域を構成要素とする薄膜トランジスタのチャネル領域の
形成条件に着目して移動度を改善することを目的とする
ものである。 【０００７】 【課題を解決するための手段】本発明は、基板上方に、
少なくともゲート電極、該ゲート電極と絶縁膜を介して
設けれらた多結晶シリコン膜に形成されたチャネル領域
および該チャネル領域を挟んで互いに離間して形成され
たソースおよびドレインを構成要素とする薄膜トランジ
スタの製造方法において、前記チャネル領域、前記ソー
ス及び前記ドレインを５００℃近辺の温度で形成した同
一のシリコン膜に形成することを特徴とする。 【０００８】 【発明の実施の形態】図２（ａ）は本発明によるメモリ
セルの平面パターン図例、（ｂ）にはＡＢの断面図を示
す。選択酸化マスクの境界１８内にソース・ドレイン領
域となる部分が存在する。選択酸化によるフィールド膜
形成後にゲート酸化膜を成長させてから第１層目の多結
晶シリコンと基板３０の接続をするためのコンタクトホ
ール１０，１１の開孔をした後に第１層目の多結晶シリ
コン１９，２０，２１，２７（斜線部のパターン）をデ
ポジションした後に全面にＰイオンを打ち込んでソース
・ドレイン３１，３２，３３を形成する。この後第２フ
ィールド膜３６をデポジション、ゲートとなる多結晶シ
リコン１９，２０上の第２フィールド膜を除去し、前記
多結晶シリコン１９，２０上を熱酸化して薄膜トランジ
スタのゲート絶縁膜を形成する。その後第１層と第２層
目の多結晶シリコンを接続するコンタクトホール１２，
１３，１４を開孔し薄膜トランジスタのチャネル、及び
ソース・ドレインを形成する第２層目の多結晶シリコン
層２２，２３（点部のパターン）をデポジションし選択
的にＰ+ 拡散をする。更に第３フィールド膜３５をデポ
ジションした後にコンタクトホール１５，１６を開孔後
Ａｌ−Ｓｉ層２４，２５，２６を形成する。この結果Ｎ
+ 拡散層３１を（−）電源ＶSSに接続されたソース、３
２をドレイン、多結晶シリコン２０をゲートとするＮチ
ャネルトランジスタと、多結晶シリコン層２２において
（＋）電源ＶDDに接続されたソース５５、チャネル５
４、ドレイン５６、多結晶シリコン２０をゲートとする
Ｐチャネルトランジスタが形成され、各々のドレインが
ダイオードを介して接続されるＣＭＯＳのインバータが
構成できる。 【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。 【００１０】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。 【００１１】図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。 【００１２】 【発明の効果】本発明は、基板上方に、少なくともゲー
ト電極、該ゲート電極と絶縁膜を介して設けられた多結
晶シリコン膜に形成されたチャネル領域および該チャネ
ル領域を挟んで互いに離間して形成されたソースおよび
ドレインを構成要素とする薄膜トランジスタの製造方法
において、前記チャネル領域、前記ソースおよび前記ド
レインを移動度の改善可能な低い温度で形成した同一の
シリコン膜に形成することにより、トランジスタ特性の
優れた薄膜トランジスタを提供することができる。ま
た、チャネル領域、ソースおよびドレインを同一のシリ
コン膜に形成することによって、新たに別荘にソースお
よびドレインを設ける必要がない。ＣＭＯＳＲＡＭに用
いるメモリセルを構成するＰチャネルとＮチャネルのト
ランジスタを積層配置するものであり、同じデザインル
ールで構成した従来のセルの約二分の一のサイズとなり
５μｍルールでは従来４Ｋｂｉｔが限度であったが、本
発明の実施により１６Ｋｂｉｔにも手が届くようになっ
た。
【図面の簡単な説明】
【図１】 ＣＭＯＳＲＡＭのセル図。
【図２】 （ａ）は本発明によるＣＭＯＳＲＡＭの平面
図（ｂ）は断面図。 【図３】 多結晶シリコンの移動度とデポジションの温
度の関係を示す図。 【図４】 本発明により得られた多結晶シリコントラン
ジスタの特性を示す図。 【図５】 図２の回路図である。
図（ｂ）は断面図。 【図３】 多結晶シリコンの移動度とデポジションの温
度の関係を示す図。 【図４】 本発明により得られた多結晶シリコントラン
ジスタの特性を示す図。 【図５】 図２の回路図である。
Claims (1)
- (57)【特許請求の範囲】 １．基板上方に、少なくともゲート電極、該ゲート電極
と絶縁膜を介して設けられた多結晶シリコン膜に形成さ
れたチャネル領域および該チャネル領域を挟んで互いに
離間して形成されたソースおよびドレインを構成要素と
する薄膜トランジスタの製造方法において、前記チャネ
ル領域、前記ソース及び前記ドレインを５００℃近辺の
温度で形成した同一のシリコン膜に形成することを特徴
とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7306190A JP2782333B2 (ja) | 1995-11-24 | 1995-11-24 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7306190A JP2782333B2 (ja) | 1995-11-24 | 1995-11-24 | 薄膜トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008520A Division JP2562383B2 (ja) | 1991-01-28 | 1991-01-28 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213482A JPH08213482A (ja) | 1996-08-20 |
| JP2782333B2 true JP2782333B2 (ja) | 1998-07-30 |
Family
ID=17954103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7306190A Expired - Lifetime JP2782333B2 (ja) | 1995-11-24 | 1995-11-24 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2782333B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2052568A1 (de) * | 1970-10-27 | 1972-05-04 | Hoechst Ag | Polymerisate ungesättigter phosphorhaltiger Carbonsäurederivate |
| JPS5562771A (en) * | 1978-11-02 | 1980-05-12 | Toshiba Corp | Integrated circuit device |
| JPS5691470A (en) * | 1979-12-25 | 1981-07-24 | Toshiba Corp | Semiconductor |
-
1995
- 1995-11-24 JP JP7306190A patent/JP2782333B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08213482A (ja) | 1996-08-20 |
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