JPH0669458A - メモリセル - Google Patents
メモリセルInfo
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- JPH0669458A JPH0669458A JP4036621A JP3662192A JPH0669458A JP H0669458 A JPH0669458 A JP H0669458A JP 4036621 A JP4036621 A JP 4036621A JP 3662192 A JP3662192 A JP 3662192A JP H0669458 A JPH0669458 A JP H0669458A
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- polycrystalline silicon
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- 239000010409 thin film Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 34
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 21
- 239000010408 film Substances 0.000 description 15
- 230000005540 biological transmission Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910018523 Al—S Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】 メモリセルに於いて、駆動用及び伝送用トラ
ンジスタは基板表面に形成されたソース及びドレインを
各々有し、負荷用トランジスタは基板上方に配置したシ
リコン層にチャネルを挟んで形成されたソース及びドレ
インを有すると共にソース・チャネル・ドレインの配置
方向をデータ線の延在方向とし、各インバータを構成す
る駆動用及び負荷用トランジスタのドレインと各伝送用
トランジスタのソース・ドレインの一方とは電気的に接
続され、接続される当該駆動用及び伝送用トランジスタ
の領域は各々共通の領域からなる。 【効果】 メモリセルのインバータの負荷用薄膜トラン
ジスタのチャネルの長さに関係なくデータ線の間隔を決
定でき、駆動用トランジスタと伝送用トランジスタのソ
ース・ドレインの一方を共有化できるので、メモリセル
サイズを低減化できる。
ンジスタは基板表面に形成されたソース及びドレインを
各々有し、負荷用トランジスタは基板上方に配置したシ
リコン層にチャネルを挟んで形成されたソース及びドレ
インを有すると共にソース・チャネル・ドレインの配置
方向をデータ線の延在方向とし、各インバータを構成す
る駆動用及び負荷用トランジスタのドレインと各伝送用
トランジスタのソース・ドレインの一方とは電気的に接
続され、接続される当該駆動用及び伝送用トランジスタ
の領域は各々共通の領域からなる。 【効果】 メモリセルのインバータの負荷用薄膜トラン
ジスタのチャネルの長さに関係なくデータ線の間隔を決
定でき、駆動用トランジスタと伝送用トランジスタのソ
ース・ドレインの一方を共有化できるので、メモリセル
サイズを低減化できる。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ（相補型ＭＯＳ
トランジスタ）を用いた半導体ＲＡＭ（ランダム・アク
セス・メモリ）に関するものである。
トランジスタ）を用いた半導体ＲＡＭ（ランダム・アク
セス・メモリ）に関するものである。
【０００２】
【従来の技術】従来ＣＭＯＳＲＡＭに用いられているメ
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び
モリのセルを図１に示す。Ｐチャネルトランジスタ３，
４、及びＮチャネルトランジスタ５，６より成るインバ
ータのループ接続によるフリップフロップに対しアドレ
ス線ＡＤＲによりＯＮ−ＯＦＦを制御させるＮチャネル
トランジスタ（トランスファゲート）１，２を介してデ
ータの入力線であるＢＩＴ、及び
【０００３】
【数１】
【０００４】に接続されている。メモリセルのリード状
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
態ではフリップフロップからデータ線へ、又ライト状態
の時はデータ線からフリップフロップへ信号がトランス
ファゲートがＯＮした時伝達する。このＣＭＯＳメモリ
セルの特徴としてはフリップフロップを構成するインバ
ータは安定状態では、ＣＭＯＳであることによりパワー
は微少しか必要とせず、従ってメモリに格納されている
データの保持には殆ど電力が消費されないことと、又動
作状態においても、Ｎ−ＭＯＳに比しパワーの消費が少
ないことであり、低電力動作ということでかなり多方面
に活用されている。
【０００５】
【発明が解決しようとする課題】一方このＣＭＯＳメモ
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。
リの欠点としてはそのセルサイズが大きく、従ってＮ−
ＭＯＳのＲＡＭに比し同じチップサイズに格納されるメ
モリの容量が小さく、大容量化がむずかしいことにあ
る。この根本原因はＣＭＯＳであるために平面的にＰチ
ャネルトランジスタを作成するスペース、及びＮチャネ
ルを絶縁しかつ基板となるＰ- ウェルを作成、分離する
スペースが必要となることにある。
【０００６】本発明は上記の欠点を除去するものであ
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化する
ことを目的とする。
り、Ｐチャネルトランジスタを、それと同等の働きをす
る多結晶シリコン膜を用いた薄膜トランジスタで置き換
えることによりメモリセルのサイズを大幅に低減化する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明は、ＣＭＯＳイン
バータを相互接続しフリップフロップを構成するＣＭＯ
Ｓメモリセルにおいて、基板上方に一方の導電型の薄膜
トランジスタを、基板表面に他方の導電型のトランジス
タを作成し、前記の各々のトランジスタのドレイン同士
を接続したＣＭＯＳインバータより構成されることを特
徴とする。
バータを相互接続しフリップフロップを構成するＣＭＯ
Ｓメモリセルにおいて、基板上方に一方の導電型の薄膜
トランジスタを、基板表面に他方の導電型のトランジス
タを作成し、前記の各々のトランジスタのドレイン同士
を接続したＣＭＯＳインバータより構成されることを特
徴とする。
【０００８】
【実施例】図２（ａ）は本発明によるメモリセルの平面
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ+
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ+ 拡散層
３１を（−）電源ＶSSに接続されたソース、３２をドレ
イン、多結晶シリコン２０をゲートとするＮチャネルト
ランジスタと、多結晶シリコン層２２において（＋）電
源ＶDDに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ+
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。この結果Ｎ+ 拡散層
３１を（−）電源ＶSSに接続されたソース、３２をドレ
イン、多結晶シリコン２０をゲートとするＮチャネルト
ランジスタと、多結晶シリコン層２２において（＋）電
源ＶDDに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。
【０００９】図５に図２に示したセルパターンの回路図
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。
を示す。Ｎチャネルトランジスタ４０〜４３はバルクシ
リコン単結晶中に又、Ｐチャネルトランジスタ４４，４
５は多結晶薄膜トランジスタとして形成され、ダイオー
ド４６，４７はＰチャネルとＮチャネルトランジスタの
多結晶シリコンにより接続点に発生するダイオードであ
り、このダイオードはメモリの動作上は障害とならな
い。
【００１０】一般に多結晶シリコン層は単結晶シリコン
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
に比し、移動度が極端に低く、トランジスタ特性に劣悪
で、特にＯＦＦリークが多いことが知られている。しか
し発明者らはこの特性の改善に努力した結果次のことが
わかった。図３に示すように多結晶シリコンのデポジシ
ョン温度を７００℃以下にすると移動度が改善され、特
に５００℃近辺では１０に近い特性が得られた。又ＯＦ
Ｆリークの改善には多結晶シリコンを熱酸化して作るゲ
ート膜の製造方法に依存し、高温でドライ酸化の方式が
最も良かった。又多結晶シリコンの層のデポジション温
度が高くても、レーザによるアニーリングを実施すると
移動度、ＯＦＦリークの改善が可能である。
【００１１】図４は５００℃で多結晶シリコンをデポジ
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
ションし、更にチャネル部にイオン打ち込みによりＰイ
オンをライトドープし、ゲート酸化膜を１１００℃で形
成して得られたメモリセルに用いるものと同じサイズの
トランジスタの特性を示す。特性はメモリに応用するに
ついて十分である。
【００１２】
【発明の効果】本発明はＣＭＯＳＲＡＭに用いるメモリ
セルを構成するＰチャネルとＮチャネルのトランジスタ
を積層配置するものであり、同じデザインルールで構成
した従来のセルの約二分の一のサイズとなり５μｍルー
ルでは従来４Ｋｂｉｔが限度であったが、本発明の実施
により１６Ｋｂｉｔにも手が届くようになった。
セルを構成するＰチャネルとＮチャネルのトランジスタ
を積層配置するものであり、同じデザインルールで構成
した従来のセルの約二分の一のサイズとなり５μｍルー
ルでは従来４Ｋｂｉｔが限度であったが、本発明の実施
により１６Ｋｂｉｔにも手が届くようになった。
【図１】 ＣＭＯＳＲＡＭのセル図。
【図２】 （ａ）は本発明によるＣＭＯＳＲＡＭの平面
図 （ｂ）は断面図。
図 （ｂ）は断面図。
【図３】 多結晶シリコンの移動度とデポジションの温
度の関係を示す図。
度の関係を示す図。
【図４】 本発明により得られた多結晶シリコントラン
ジスタの特性を示す図。
ジスタの特性を示す図。
【図５】 図２の回路図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年３月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 メモリセル
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は負荷素子として薄膜トラ
ンジスタを用いた半導体ＲＡＭ（ランダム・アクセス・
メモリ）に関するものである。
ンジスタを用いた半導体ＲＡＭ（ランダム・アクセス・
メモリ）に関するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】従来ＣＭＯＳＲＡＭに用いられているメ
モリのセルを図１に示す。負荷用Ｐチャネルトランジス
タ３，４、及び駆動用Ｎチャネルトランジスタ５，６よ
り成るインバータのループ接続によるフリップフロップ
に対しアドレス線ＡＤＲによりＯＮ−ＯＦＦを制御させ
る伝送用Ｎチャネルトランジスタ（トランスファゲー
ト）１，２を介してデータの入力線であるＢＩＴ、及び
モリのセルを図１に示す。負荷用Ｐチャネルトランジス
タ３，４、及び駆動用Ｎチャネルトランジスタ５，６よ
り成るインバータのループ接続によるフリップフロップ
に対しアドレス線ＡＤＲによりＯＮ−ＯＦＦを制御させ
る伝送用Ｎチャネルトランジスタ（トランスファゲー
ト）１，２を介してデータの入力線であるＢＩＴ、及び
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】本発明は、２つのインバータの入出力を交
点接続してなるフリップフロップをメモリセルに用い、
該メモリセルとのデータ線対との間で伝送用トランジス
タを介してデータの伝送をなすメモリセルに於いて、メ
モリセル・サイズの低減化を目的とするものである。
点接続してなるフリップフロップをメモリセルに用い、
該メモリセルとのデータ線対との間で伝送用トランジス
タを介してデータの伝送をなすメモリセルに於いて、メ
モリセル・サイズの低減化を目的とするものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】駆動用トランジスタ及び
負荷用トランジスタをそれぞれ電源間に直列接続して構
成された２つのインバータの入出力を交差接続してなる
フリップフロップと、該フリップフロップの各入出力節
点とデータ線対との間でそれぞれデータの伝送をなす２
つの伝送用トランジスタとを基板表面及び該基板上方に
形成してなるメモリセルに於いて、前記駆動用トランジ
スタ及び前記伝送用トランジスタは前記基板表面にチャ
ネルを挟んで離間して形成されたソース及びドレインと
なる２つの第１領域を各々有し、前記負荷用トランジス
タは前記基板上方に配置したシリコン層にチャネルを挟
んで離間して形成されたソース及びドレインとなる２つ
の第２領域を有すると共にソース・チャネル・ドレイン
の配置方向を前記データ線の延在方向とし、前記各イン
バータを構成する前記駆動用トランジスタの第１領域の
一方及び前記負荷用トランジスタの第２領域の一方と前
記各伝送用トランジスタの第１領域の一方とは電気的に
接続されて前記入出力節点を形成し、接続される当該駆
動用トランジスタ及び伝送用トランジスタの第１領域の
一方は各々共通の領域からなることを特徴とする。
負荷用トランジスタをそれぞれ電源間に直列接続して構
成された２つのインバータの入出力を交差接続してなる
フリップフロップと、該フリップフロップの各入出力節
点とデータ線対との間でそれぞれデータの伝送をなす２
つの伝送用トランジスタとを基板表面及び該基板上方に
形成してなるメモリセルに於いて、前記駆動用トランジ
スタ及び前記伝送用トランジスタは前記基板表面にチャ
ネルを挟んで離間して形成されたソース及びドレインと
なる２つの第１領域を各々有し、前記負荷用トランジス
タは前記基板上方に配置したシリコン層にチャネルを挟
んで離間して形成されたソース及びドレインとなる２つ
の第２領域を有すると共にソース・チャネル・ドレイン
の配置方向を前記データ線の延在方向とし、前記各イン
バータを構成する前記駆動用トランジスタの第１領域の
一方及び前記負荷用トランジスタの第２領域の一方と前
記各伝送用トランジスタの第１領域の一方とは電気的に
接続されて前記入出力節点を形成し、接続される当該駆
動用トランジスタ及び伝送用トランジスタの第１領域の
一方は各々共通の領域からなることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【実施例】図２（ａ）は本発明によるメモリセルの平面
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ＋
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。２４，２５はデータ
線、２６は電源線である。この結果Ｎ＋拡散層３１を
（−）電源ＶＳＳに接続されたソース、３２をドレイ
ン、多結晶シリコン２０をゲートとするＮチャネルトラ
ンジスタと、多結晶シリコン層２２において（＋）電源
ＶＤＤに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。多結晶シリコン層２２，２３において形成された薄
膜トランジスタのソース・チャネル・ドレインの配置方
向はデータ線の延在方向である。伝送用トランジスタ
は、アドレス線となる多結晶シリコン２１をゲートと
し、図２（ｂ）で言うところの拡散層３２，３３をソー
ス・ドレインとする。伝送用トランジスタは一方の拡散
層３２をインバータの駆動用トランジスタ（２０，３
１，３２）と共有する。図２（ａ）より明らかなよう
に、他方の駆動用トランジスタと伝送用トランジスタも
拡散層を共有している。
パターン図例、（ｂ）にはＡＢの断面図を示す。選択酸
化マスクの境界１８内にソース・ドレイン領域となる部
分が存在する。選択酸化によるフィールド膜形成後にゲ
ート酸化膜を成長させてから第１層目の多結晶シリコン
と基板３０の接続をするためのコンタクトホール１０，
１１の開孔をした後に第１層目の多結晶シリコン１９，
２０，２１，２７（斜線部のパターン）をデポジション
した後に全面にＰイオンを打ち込んでソース・ドレイン
３１，３２，３３を形成する。この後第２フィールド膜
３６をデポジション、ゲートとなる多結晶シリコン１
９，２０上の第２フィールド膜を除去し、前記多結晶シ
リコン１９，２０上を熱酸化して薄膜トランジスタのゲ
ート絶縁膜を形成する。その後第１層と第２層目の多結
晶シリコンを接続するコンタクトホール１２，１３，１
４を開孔し薄膜トランジスタのチャネル、及びソース・
ドレインを形成する第２層目の多結晶シリコン層２２，
２３（点部のパターン）をデポジションし選択的にＰ＋
拡散をする。更に第３フィールド膜３５をデポジション
した後にコンタクトホール１５，１６を開孔後Ａｌ−Ｓ
ｉ層２４，２５，２６を形成する。２４，２５はデータ
線、２６は電源線である。この結果Ｎ＋拡散層３１を
（−）電源ＶＳＳに接続されたソース、３２をドレイ
ン、多結晶シリコン２０をゲートとするＮチャネルトラ
ンジスタと、多結晶シリコン層２２において（＋）電源
ＶＤＤに接続されたソース５５、チャネル５４、ドレイ
ン５６、多結晶シリコン２０をゲートとするＰチャネル
トランジスタが形成され、各々のドレインがダイオード
を介して接続されるＣＭＯＳのインバータが構成でき
る。多結晶シリコン層２２，２３において形成された薄
膜トランジスタのソース・チャネル・ドレインの配置方
向はデータ線の延在方向である。伝送用トランジスタ
は、アドレス線となる多結晶シリコン２１をゲートと
し、図２（ｂ）で言うところの拡散層３２，３３をソー
ス・ドレインとする。伝送用トランジスタは一方の拡散
層３２をインバータの駆動用トランジスタ（２０，３
１，３２）と共有する。図２（ａ）より明らかなよう
に、他方の駆動用トランジスタと伝送用トランジスタも
拡散層を共有している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】図５に図２に示したセルパターンの回路図
を示す。駆動用及び伝送用Ｎチャネルトランジスタ４０
〜４３はバルクシリコン単結晶中に又、負荷用Ｐチャネ
ルトランジスタ４４，４５は多結晶薄膜トランジスタと
して形成され、ダイオード４６，４７は薄膜トランジス
タと基板側に形成されるトランジスタの接続点に発生す
る多結晶シリコン同士のダイオードであり、このダイオ
ードはメモリの動作上は障害とならない。
を示す。駆動用及び伝送用Ｎチャネルトランジスタ４０
〜４３はバルクシリコン単結晶中に又、負荷用Ｐチャネ
ルトランジスタ４４，４５は多結晶薄膜トランジスタと
して形成され、ダイオード４６，４７は薄膜トランジス
タと基板側に形成されるトランジスタの接続点に発生す
る多結晶シリコン同士のダイオードであり、このダイオ
ードはメモリの動作上は障害とならない。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【発明の効果】本発明は、メモリセルを構成するインバ
ータの負荷素子となる薄膜トランジスタを基板上方に配
置すると共に、そのソース・チャネル・ドレインの配置
方向をデータ線の延在方向としたことにより、薄膜トラ
ンジスタのチャネル領域の長さに関係なく、データ線の
間隔を決定でき、且つ、インバータの駆動用トランジス
タと伝送用トランジスタのソース・ドレイン領域の一方
を共有化することができたので、集積度の高いメモリセ
ルを得ることができる。
ータの負荷素子となる薄膜トランジスタを基板上方に配
置すると共に、そのソース・チャネル・ドレインの配置
方向をデータ線の延在方向としたことにより、薄膜トラ
ンジスタのチャネル領域の長さに関係なく、データ線の
間隔を決定でき、且つ、インバータの駆動用トランジス
タと伝送用トランジスタのソース・ドレイン領域の一方
を共有化することができたので、集積度の高いメモリセ
ルを得ることができる。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (1)
- 【請求項１】 ＣＭＯＳインバータを相互接続しフリッ
プフロップを構成するＣＭＯＳメモリセルにおいて、基
板上方に一方の導電型の薄膜トランジスタを、基板表面
に他方の導電型のトランジスタを作成し、前記の各々の
トランジスタのドレイン同士を接続したＣＭＯＳインバ
ータより構成されることを特徴とするＣＭＯＳメモリセ
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036621A JPH0732203B2 (ja) | 1992-02-24 | 1992-02-24 | メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4036621A JPH0732203B2 (ja) | 1992-02-24 | 1992-02-24 | メモリセル |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090316A Division JPH0214566A (ja) | 1989-04-10 | 1989-04-10 | フリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669458A true JPH0669458A (ja) | 1994-03-11 |
| JPH0732203B2 JPH0732203B2 (ja) | 1995-04-10 |
Family
ID=12474881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036621A Expired - Lifetime JPH0732203B2 (ja) | 1992-02-24 | 1992-02-24 | メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732203B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
-
1992
- 1992-02-24 JP JP4036621A patent/JPH0732203B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110069A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732203B2 (ja) | 1995-04-10 |
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