JP3070060B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP3070060B2 JP3070060B2 JP2040666A JP4066690A JP3070060B2 JP 3070060 B2 JP3070060 B2 JP 3070060B2 JP 2040666 A JP2040666 A JP 2040666A JP 4066690 A JP4066690 A JP 4066690A JP 3070060 B2 JP3070060 B2 JP 3070060B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一対の相補型インバータと一対の転送用ト
ランジスタとでメモリセルが構成されている半導体メモ
リ、特に、積層CMOS型SRAMと称されている半導体メモリ
に関するものである。
ランジスタとでメモリセルが構成されている半導体メモ
リ、特に、積層CMOS型SRAMと称されている半導体メモリ
に関するものである。
本発明は、上記の様な半導体メモリにおいて、インバ
ータにおける駆動用トランジスタ及び負荷用トランジス
タと転送用トランジスタとの総てを薄膜トランジスタで
形成し、駆動用トランジスタ同士及び負荷用トランジス
タ同士のチャネル領域とドレイン領域とをゲート絶縁膜
を介して重なり合わせることによって、高集積化が可能
で且つ消費電力も少なくしたものである。
ータにおける駆動用トランジスタ及び負荷用トランジス
タと転送用トランジスタとの総てを薄膜トランジスタで
形成し、駆動用トランジスタ同士及び負荷用トランジス
タ同士のチャネル領域とドレイン領域とをゲート絶縁膜
を介して重なり合わせることによって、高集積化が可能
で且つ消費電力も少なくしたものである。
積層CMOS型SRAMは、消費電力が少ないにも拘らずデー
タ保持特性がよいという完全CMOS型SRAMの長所と、高集
積化が可能であるという抵抗負荷型SRAMの長所とを併せ
持っている。
タ保持特性がよいという完全CMOS型SRAMの長所と、高集
積化が可能であるという抵抗負荷型SRAMの長所とを併せ
持っている。
第６図は、積層CMOS型SRAMのメモリセルの等価回路を
示している。即ち、フリップ11は、ｎチャネルの駆動用
のトランジスタ12、13とｐチャネルの負荷用のトランジ
スタ14、15とから成る一対のインバータの入出力を交差
結合したものである。また、フリップフロップ11には、
転送用のトランジスタ16、17が接続されている。
示している。即ち、フリップ11は、ｎチャネルの駆動用
のトランジスタ12、13とｐチャネルの負荷用のトランジ
スタ14、15とから成る一対のインバータの入出力を交差
結合したものである。また、フリップフロップ11には、
転送用のトランジスタ16、17が接続されている。
「日経マイクロデバイス」（1988.9 p.123−130）に
は、積層CMOS型SRAMの具体的な構造の第１従来例が示さ
れている。この第１従来例では、トランジスタ12、14同
士がゲート電極を共有して積層されており、且つトラン
ジスタ13、15同士がゲート電極を共有して積層されてい
る。
は、積層CMOS型SRAMの具体的な構造の第１従来例が示さ
れている。この第１従来例では、トランジスタ12、14同
士がゲート電極を共有して積層されており、且つトラン
ジスタ13、15同士がゲート電極を共有して積層されてい
る。
また、「IEDM'88」（p.48−59）（信学技報SDM89−1
9）には、第２従来例が示されている。この第２従来例
では、トランジスタ12、15同士が積層されており、且つ
トランジスタ13、14同士が積層されている。
9）には、第２従来例が示されている。この第２従来例
では、トランジスタ12、15同士が積層されており、且つ
トランジスタ13、14同士が積層されている。
ところが、上述の第１従来例では、駆動用のトランジ
スタ12、13と負荷用のトランジスタ14、15とでゲート電
極を共有しているので、負荷用のトランジスタ14、15で
はゲート長が十分には長くない。このため、トランジス
タ14、15のリーク電流が多く、消費電力が必ずしも十分
には低くない。
スタ12、13と負荷用のトランジスタ14、15とでゲート電
極を共有しているので、負荷用のトランジスタ14、15で
はゲート長が十分には長くない。このため、トランジス
タ14、15のリーク電流が多く、消費電力が必ずしも十分
には低くない。
また、上述の第２従来例では、配線構造、特に、交差
結合用の配線構造が複雑であり、高集積化が容易ではな
い。
結合用の配線構造が複雑であり、高集積化が容易ではな
い。
本発明による半導体メモリでは、フリップフロップ11
を構成している一対のインバータにおける駆動用トラン
ジスタ12、13の互いのチャネル領域52b、46bとドレイン
領域46c、52cとがゲート絶縁膜51を介して重なり合う様
に、前記駆動用トランジスタ12、13が半導体薄膜52、46
によって形成されており、前記インバータの出力部に接
続されている前記転送用トランジスタ16、17がこのイン
バータにおける前記駆動用トランジスタ12、13と同一の
前記半導体薄膜52、46に形成されており、前記一対のイ
ンバータにおける負荷用トランジスタ14、15の互いのチ
ャネル領域53b、47bとドレイン領域47c、53cとがゲート
絶縁膜51を介して重なり合う様に、前記負荷用トランジ
スタ14、15が半導体薄膜53、47によって形成されてい
る。
を構成している一対のインバータにおける駆動用トラン
ジスタ12、13の互いのチャネル領域52b、46bとドレイン
領域46c、52cとがゲート絶縁膜51を介して重なり合う様
に、前記駆動用トランジスタ12、13が半導体薄膜52、46
によって形成されており、前記インバータの出力部に接
続されている前記転送用トランジスタ16、17がこのイン
バータにおける前記駆動用トランジスタ12、13と同一の
前記半導体薄膜52、46に形成されており、前記一対のイ
ンバータにおける負荷用トランジスタ14、15の互いのチ
ャネル領域53b、47bとドレイン領域47c、53cとがゲート
絶縁膜51を介して重なり合う様に、前記負荷用トランジ
スタ14、15が半導体薄膜53、47によって形成されてい
る。
本発明による半導体メモリでは、メモリセルを構成す
るフリップフロップ11のインバータにおける駆動用トラ
ンジスタ12、13及び負荷用トランジスタ14、15と転送用
トランジスタ16、17との総てが薄膜トランジスタで形成
されているので、駆動用トランジスタ12、13、負荷用ト
ランジスタ14、15及び転送用トランジスタ16、17の素子
間分離耐圧が高い。しかも、転送用トランジスタ16、17
が駆動用トランジスタ12、13と同一の半導体薄膜52、46
に形成されている。これらのために、メモリセルを構成
する駆動用トランジスタ12、13、負荷用トランジスタ1
4、15及び転送用トランジスタ16、17の間隔を狭くする
ことができる。
るフリップフロップ11のインバータにおける駆動用トラ
ンジスタ12、13及び負荷用トランジスタ14、15と転送用
トランジスタ16、17との総てが薄膜トランジスタで形成
されているので、駆動用トランジスタ12、13、負荷用ト
ランジスタ14、15及び転送用トランジスタ16、17の素子
間分離耐圧が高い。しかも、転送用トランジスタ16、17
が駆動用トランジスタ12、13と同一の半導体薄膜52、46
に形成されている。これらのために、メモリセルを構成
する駆動用トランジスタ12、13、負荷用トランジスタ1
4、15及び転送用トランジスタ16、17の間隔を狭くする
ことができる。
また、駆動用トランジスタ12、13同士及び負荷用トラ
ンジスタ14、15同士で一方のドレイン領域52c、46c、53
c、47cがそのまま他方のゲート電極になっている。この
ため、フリップフロップ11の交差結合用の配線が不要で
あり、メモリセルの配線構造が非常に簡単である。更
に、駆動用トランジスタ12、13及び負荷用トランジスタ
14、15のゲート長を十分に長く確保することができ、駆
動用トランジスタ12、13及び負荷用トランジスタ14、15
を薄膜トランジスタで形成しても、これらの駆動用トラ
ンジスタ12、13及び負荷用トランジスタ14、15のリーク
電流が少ない。
ンジスタ14、15同士で一方のドレイン領域52c、46c、53
c、47cがそのまま他方のゲート電極になっている。この
ため、フリップフロップ11の交差結合用の配線が不要で
あり、メモリセルの配線構造が非常に簡単である。更
に、駆動用トランジスタ12、13及び負荷用トランジスタ
14、15のゲート長を十分に長く確保することができ、駆
動用トランジスタ12、13及び負荷用トランジスタ14、15
を薄膜トランジスタで形成しても、これらの駆動用トラ
ンジスタ12、13及び負荷用トランジスタ14、15のリーク
電流が少ない。
以下、本発明の参考例及び一実施例を、第１図〜第５
図を参照しながら説明する。
図を参照しながら説明する。
第１図〜第３図が、参考例を示している。
この参考例では、駆動用のトランジスタ12、13及び転
送用のトランジスタ16、17がバルクトランジスタで形成
されており、負荷用のトランジスタ14、15が薄膜トラン
ジスタで形成されている。
送用のトランジスタ16、17がバルクトランジスタで形成
されており、負荷用のトランジスタ14、15が薄膜トラン
ジスタで形成されている。
この参考例では、第３図に示す様に、Si基板21の表面
にLOCOS膜22が形成されており、このLOCOS膜22に囲まれ
た領域が素子形成領域23になっている。なお、第３図中
の一転鎖線の部分に１個のメモリセル24が形成され、第
２図はこの部分に対応している。
にLOCOS膜22が形成されており、このLOCOS膜22に囲まれ
た領域が素子形成領域23になっている。なお、第３図中
の一転鎖線の部分に１個のメモリセル24が形成され、第
２図はこの部分に対応している。
素子形成領域23のSi基板21中には、トランジスタ12、
13、16、17のソース・ドレイン領域になっているn+領域
25a〜25eが形成されている。
13、16、17のソース・ドレイン領域になっているn+領域
25a〜25eが形成されている。
素子形成領域23の表面のゲート絶縁膜26上やLOCOS膜2
2上には、トランジスタ12、13、16、17のゲート電極12
a、13a、16a、17aが、第１層目の多結晶Si膜かまたはポ
リサイド膜によって形成されている。但し、ゲート電極
16a、17aは、ワード線27の一部である。
2上には、トランジスタ12、13、16、17のゲート電極12
a、13a、16a、17aが、第１層目の多結晶Si膜かまたはポ
リサイド膜によって形成されている。但し、ゲート電極
16a、17aは、ワード線27の一部である。
なお、n+領域25a、25cのうちでトランジスタ14、15の
ドレイン領域との接続部分ではゲート絶縁膜26が除去さ
れており、この部分にもポリサイド膜28a、28bが残され
ている。
ドレイン領域との接続部分ではゲート絶縁膜26が除去さ
れており、この部分にもポリサイド膜28a、28bが残され
ている。
ゲート電極12a、13aやワード線27等はSiO2膜である層
間絶縁膜31に覆われており、この層間絶縁膜31上には、
トランジスタ14用の多結晶Si薄膜32が、第２層目の多結
晶Si膜によって形成されている。
間絶縁膜31に覆われており、この層間絶縁膜31上には、
トランジスタ14用の多結晶Si薄膜32が、第２層目の多結
晶Si膜によって形成されている。
トランジスタ14では、p+領域32a、ｎ領域32b及びp+領
域32cが、夫々ソース領域、チャネル領域及びドレイン
領域になっている。p+領域32cは、層間絶縁膜31に開孔
されているコンタクト孔33a、33bを介して、ゲート電極
13aとポリサイド膜28aの上層側のシリサイド膜とに接続
されている。従って、p+領域32cは、ポリサイド膜28aを
介して、n+領域25bに接続されている。
域32cが、夫々ソース領域、チャネル領域及びドレイン
領域になっている。p+領域32cは、層間絶縁膜31に開孔
されているコンタクト孔33a、33bを介して、ゲート電極
13aとポリサイド膜28aの上層側のシリサイド膜とに接続
されている。従って、p+領域32cは、ポリサイド膜28aを
介して、n+領域25bに接続されている。
多結晶Si薄膜32の表面はゲート絶縁膜34に覆われてお
り、このゲート絶縁膜34上等には、トランジスタ15用の
多結晶Si薄膜35が、第３層目の多結晶Si膜によって形成
されている。
り、このゲート絶縁膜34上等には、トランジスタ15用の
多結晶Si薄膜35が、第３層目の多結晶Si膜によって形成
されている。
トランジスタ15では、p+領域35a、ｎ領域35b及びp+領
域35cが、夫々ソース領域、チャネル領域及びドレイン
領域になっている。p+領域35cは、層間絶縁膜31に開孔
されているコンタクト孔33c、33dを介して、ゲート電極
12aとポリサイド膜28bの上層側のシリサイド膜とに接続
されている。従って、p+領域35cは、ポリサイド膜28bを
介して、n+領域25cに接続されている。
域35cが、夫々ソース領域、チャネル領域及びドレイン
領域になっている。p+領域35cは、層間絶縁膜31に開孔
されているコンタクト孔33c、33dを介して、ゲート電極
12aとポリサイド膜28bの上層側のシリサイド膜とに接続
されている。従って、p+領域35cは、ポリサイド膜28bを
介して、n+領域25cに接続されている。
ところで、第１図及び第２図から明らかな様に、トラ
ンジスタ14のｎ領域32bとトランジスタ15のp+領域35cと
がゲート絶縁膜34を介して互いに重なっており、またト
ランジスタ14のp+領域32cとトランジスタ15のｎ領域35b
とがゲート絶縁膜34を介して互いに重なっている。
ンジスタ14のｎ領域32bとトランジスタ15のp+領域35cと
がゲート絶縁膜34を介して互いに重なっており、またト
ランジスタ14のp+領域32cとトランジスタ15のｎ領域35b
とがゲート絶縁膜34を介して互いに重なっている。
従って、トランジスタ15のp+領域35cがトランジスタ1
4のゲート電極になっており、トランジスタ14のp+領域3
2cがトランジスタ15のゲート電極になっている。
4のゲート電極になっており、トランジスタ14のp+領域3
2cがトランジスタ15のゲート電極になっている。
多結晶Si薄膜35等は、SiO2である層間絶縁膜36に覆わ
れている。層間絶縁膜36、31及びゲート絶縁膜26には、
n+領域25d、25eに達するコンタクト孔37a、37bが開孔さ
れており、これらのコンタクト孔37a、37bを介してAl製
のビット線38、39がn+領域25d、25eに接続されている。
れている。層間絶縁膜36、31及びゲート絶縁膜26には、
n+領域25d、25eに達するコンタクト孔37a、37bが開孔さ
れており、これらのコンタクト孔37a、37bを介してAl製
のビット線38、39がn+領域25d、25eに接続されている。
電源線41は、p+領域32a、35aをそのまま延長してもよ
く、Al配線をp+領域32a、35aに接続してもよい。また接
地線42も、多結晶Si配線とAl配線との何れをn+領域25a
に接続してもよい。
く、Al配線をp+領域32a、35aに接続してもよい。また接
地線42も、多結晶Si配線とAl配線との何れをn+領域25a
に接続してもよい。
第４図及び第５図は、一実施例を示している。
この一実施例では、駆動用のトランジスタ12、13、負荷
用のトランジスタ14、15及び転送用のトランジスタ16、
17の総てが、薄膜トランジスタで形成されている。
用のトランジスタ14、15及び転送用のトランジスタ16、
17の総てが、薄膜トランジスタで形成されている。
この一実施例では、SiO2基板43上でシリサイド膜44が
パターニングされており、SiO2膜である平坦化膜45で平
坦化が行われている。平坦化膜45上には第１層目の多結
晶Si膜によってワード線27が形成されており、このワー
ド線27の表面はゲート絶縁膜（図示せず）に覆われてい
る。
パターニングされており、SiO2膜である平坦化膜45で平
坦化が行われている。平坦化膜45上には第１層目の多結
晶Si膜によってワード線27が形成されており、このワー
ド線27の表面はゲート絶縁膜（図示せず）に覆われてい
る。
シリサイド膜44やワード線27のゲート絶縁膜上等に
は、第２層目の多結晶Si膜によって、トランジスタ13、
17用の多結晶Si薄膜46と、トランジスタ15用の多結晶Si
薄膜47とが形成されている。
は、第２層目の多結晶Si膜によって、トランジスタ13、
17用の多結晶Si薄膜46と、トランジスタ15用の多結晶Si
薄膜47とが形成されている。
トランジスタ13ではn+領域46a、ｐ領域46b及びn+領域
46cが夫々ソース領域、チャネル領域及びドレイン領域
になっており、トランジスタ17ではn+領域46c、ｐ領域4
6d及びn+領域45eが夫々ソース領域、チャネル領域及び
ドレイン領域になっている。またトランジスタ15では、
p+領域47a、ｎ領域47b及びp+領域47cが夫々ソース領
域、チャネル領域及びドレイン領域になっている。n+領
域46cとp+領域47cとは、シリサイド膜44によって接続さ
れている。
46cが夫々ソース領域、チャネル領域及びドレイン領域
になっており、トランジスタ17ではn+領域46c、ｐ領域4
6d及びn+領域45eが夫々ソース領域、チャネル領域及び
ドレイン領域になっている。またトランジスタ15では、
p+領域47a、ｎ領域47b及びp+領域47cが夫々ソース領
域、チャネル領域及びドレイン領域になっている。n+領
域46cとp+領域47cとは、シリサイド膜44によって接続さ
れている。
多結晶Si薄膜46、47の表面はゲート絶縁膜51に覆われ
ており、このゲート絶縁膜51上等には、第３層目の多結
晶Si膜によって、トランジスタ12、16用の多結晶Si薄膜
52と、トランジスタ14用の多結晶Si薄膜53とが形成され
ている。
ており、このゲート絶縁膜51上等には、第３層目の多結
晶Si膜によって、トランジスタ12、16用の多結晶Si薄膜
52と、トランジスタ14用の多結晶Si薄膜53とが形成され
ている。
トランジスタ12ではn+領域52a、ｐ領域52b及びn+領域
52cが夫々ソース領域、チャネル領域及びドレイン領域
になっており、トランジスタ16ではn+領域52c、ｐ領域5
2d及びn+領域52eが夫々ソース領域、チャネル領域及び
ドレイン領域になっている。またトランジスタ14では、
p+領域53a、ｎ領域53b及びp+領域53cが夫々ソース領
域、チャネル領域及びドレイン領域になっている。
52cが夫々ソース領域、チャネル領域及びドレイン領域
になっており、トランジスタ16ではn+領域52c、ｐ領域5
2d及びn+領域52eが夫々ソース領域、チャネル領域及び
ドレイン領域になっている。またトランジスタ14では、
p+領域53a、ｎ領域53b及びp+領域53cが夫々ソース領
域、チャネル領域及びドレイン領域になっている。
多結晶Si薄膜52、53上等でシリサイド膜54がパターニ
ングされており、このシリサイド膜54によって、n+領域
52cとp+領域53cとが接続されている。
ングされており、このシリサイド膜54によって、n+領域
52cとp+領域53cとが接続されている。
ところで、第４図及び第５図から明らかな様に、トラ
ンジスタ15のｎ領域47bとトランジスタ14のp+領域53cと
がゲート絶縁膜51を介して互いに重なっており、またト
ランジスタ15のp+領域47cとトランジスタ14のｎ領域53b
とがゲート絶縁膜51を介して互いに重なっている。
ンジスタ15のｎ領域47bとトランジスタ14のp+領域53cと
がゲート絶縁膜51を介して互いに重なっており、またト
ランジスタ15のp+領域47cとトランジスタ14のｎ領域53b
とがゲート絶縁膜51を介して互いに重なっている。
従って、トランジスタ14のp+領域53cがトランジスタ1
5のゲート電極になっており、トランジスタ15のp+領域4
7cがトランジスタ14のゲート電極になっている。
5のゲート電極になっており、トランジスタ15のp+領域4
7cがトランジスタ14のゲート電極になっている。
また、トランジスタ13のｐ領域46bとトランジスタ12
のn+領域52cとがゲート絶縁膜51を介して互いに重なっ
ており、更にトランジスタ13のn+領域46cとトランジス
タ12のｐ領域52bとがゲート絶縁膜51を介して互いに重
なっている。
のn+領域52cとがゲート絶縁膜51を介して互いに重なっ
ており、更にトランジスタ13のn+領域46cとトランジス
タ12のｐ領域52bとがゲート絶縁膜51を介して互いに重
なっている。
従って、トランジスタ12のn+領域52cがトランジスタ1
3のゲート電極になっており、トランジスタ13のn+領域4
6cがトランジスタ12のゲート電極になっている。
3のゲート電極になっており、トランジスタ13のn+領域4
6cがトランジスタ12のゲート電極になっている。
ビット線38、39はn+領域52e、46eに夫々接続されてい
る。また電源線41はp+領域47a、53aに接続されており、
接地線42はn+領域46a、52aに接続されている。
る。また電源線41はp+領域47a、53aに接続されており、
接地線42はn+領域46a、52aに接続されている。
本発明による半導体メモリでは、メモリセルを構成す
る駆動用トランジスタ、負荷用トランジスタ及び転送用
トランジスタの間隔を狭くすることができ、しかも、メ
モリセルの配線構造が非常に簡単であるので、高集積化
が可能である、また、駆動用トランジスタ及び負荷用ト
ランジスタのリーク電流が少ないので、消費電力が少な
い。
る駆動用トランジスタ、負荷用トランジスタ及び転送用
トランジスタの間隔を狭くすることができ、しかも、メ
モリセルの配線構造が非常に簡単であるので、高集積化
が可能である、また、駆動用トランジスタ及び負荷用ト
ランジスタのリーク電流が少ないので、消費電力が少な
い。
第１図は本発明の参考例を示しており第２図のＩ−Ｉ線
に沿う側断面図、第２図は参考例の平面図、第３図は参
考例を製造するための半導体基板の平面図、第４図は一
実施例を示しており第５図のIV−IV線に沿う側断面図、
第５図は一実施例の平面図、第６図は積層CMOS型SRAMの
メモリセルの等価回路図である。 なお図面に用いた符号において、 11……フリップフロップ 14,15……負荷用のトランジスタ 32,35,47,53……多結晶Si薄膜 32b,35b,47b,53b……ｎ領域 32c,35c,47c,53c……p+領域 34,51……ゲート絶縁膜 である。
に沿う側断面図、第２図は参考例の平面図、第３図は参
考例を製造するための半導体基板の平面図、第４図は一
実施例を示しており第５図のIV−IV線に沿う側断面図、
第５図は一実施例の平面図、第６図は積層CMOS型SRAMの
メモリセルの等価回路図である。 なお図面に用いた符号において、 11……フリップフロップ 14,15……負荷用のトランジスタ 32,35,47,53……多結晶Si薄膜 32b,35b,47b,53b……ｎ領域 32c,35c,47c,53c……p+領域 34,51……ゲート絶縁膜 である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−3787（ＪＰ，Ａ) 特開 昭60−234356（ＪＰ，Ａ) 特開 昭62−63460（ＪＰ，Ａ) Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ ｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ ｉｎｇ（ＩＥＤＭ）（1988−12）ｐ．48 −51 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (1)
- 【請求項１】第一導電型の駆動用トランジスタ及び第二
導電型の負荷用トランジスタから成る一対のインバータ
で構成されているフリップフロップと前記一対のインバ
ータに接続されている一対の転送用トランジスタとでメ
モリセルが構成されている半導体メモリにおいて、 前記一対のインバータにおける前記駆動用トランジスタ
の互いのチャネル領域とドレイン領域とがゲート絶縁膜
を介して重なり合う様に、前記駆動用トランジスタが半
導体薄膜によって形成されており、 前記インバータの出力部に接続されている前記転送用ト
ランジスタがこのインバータにおける前記駆動用トラン
ジスタと同一の前記半導体薄膜に形成されており、 前記一対のインバータにおける前記負荷用トランジスタ
の互いのチャネル領域とドレイン領域とがゲート絶縁膜
を介して重なり合う様に、前記負荷用トランジスタが半
導体薄膜によって形成されていることを特徴とする半導
体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040666A JP3070060B2 (ja) | 1990-02-21 | 1990-02-21 | 半導体メモリ |
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| DE69119800T DE69119800T2 (de) | 1990-02-21 | 1991-02-20 | Halbleiterspeicher |
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| KR1019910002768A KR100221439B1 (ko) | 1990-02-21 | 1991-02-21 | 반도체 메모리 |
| US08/310,628 US5471071A (en) | 1990-02-21 | 1994-09-22 | Semiconductor static random access memory structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040666A JP3070060B2 (ja) | 1990-02-21 | 1990-02-21 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=12586856
Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070060B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1990
- 1990-02-21 JP JP2040666A patent/JP3070060B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）（１９８８−１２）ｐ．４８−５１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03242968A (ja) | 1991-10-29 |
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