JPH04345992A - スタティックｒａｍ - Google Patents

スタティックｒａｍ

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JPH04345992A
JPH04345992A JP3120108A JP12010891A JPH04345992A JP H04345992 A JPH04345992 A JP H04345992A JP 3120108 A JP3120108 A JP 3120108A JP 12010891 A JP12010891 A JP 12010891A JP H04345992 A JPH04345992 A JP H04345992A
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JP
Japan
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polysilicon layer
thin film
nmos
transistor
bit line
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JP3120108A
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Shoichiro Kawashima
将一郎 川嶋
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置中、い
わゆるスタティックＲＡＭ（ｓｔａｔｉｃ　ｒａｎｄｏ
ｍａｃｃｅｓｓ　ｍｅｍｏｒｙ．以下、ＳＲＡＭという
）に関する。
【０００２】
【従来の技術】以下、まず、従来の技術につき説明する
が、本出願においては、ｎＭＯＳバルク・トランジスタ
（半導体基板にドレイン及びソースを形成してなるｎＭ
ＯＳトランジスタ）、ｐＭＯＳバルク・トランジスタ（
半導体基板にドレイン及びソースを形成してなるｐＭＯ
Ｓトランジスタ）、ｎＭＯＳ薄膜トランジスタ（半導体
薄膜層にドレイン及びソースを形成してなるｎＭＯＳト
ランジスタ）、ｐＭＯＳ薄膜トランジスタ（半導体薄膜
層にドレイン及びソースを形成してなるｐＭＯＳトラン
ジスタ）につき、図面においては、表１に示すような図
記号を使用する。
【０００３】
【表１】
【０００４】従来、ＳＲＡＭとして、図２９にそのメモ
リセルを示すようなものが知られている。図中、ＷＬは
ワード線、ＢＬ、ＢＬバーはビット線、１はフリップフ
ロップであり、２、３はｎＭＯＳバルク・トランジスタ
、４、５はそれぞれｎＭＯＳトランジスタ２、３の負荷
抵抗である。また、６、７はデータ入出力用ゲート（ト
ランスファゲート）をなすｎＭＯＳバルク・トランジス
タである。
【０００５】かかるメモリセルは、負荷抵抗４、５をポ
リシリコンで形成し、ｎＭＯＳバルク・トランジスタ２
、３の上層に積層できるので、高集積化を図ることがで
きるという利点がある反面、負荷抵抗４、５に流れる電
流を下げて低消費電流化を図ろうとすると、データ・リ
テンション特性が劣化してしまうという欠点を有してい
た。
【０００６】そこで、また、従来、図３０にその回路図
を示すようなメモリセルが提案されている。図中、８は
フリップフロップであり、９、１０はｐＭＯＳバルク・
トランジスタである。その他、図２９に対応する部分に
は同一符号を付している。
【０００７】かかるメモリセルは、データ・リテンショ
ン特性に優れているという利点がある反面、セル面積は
、図２９のメモリセルに比較して１．５倍から２倍にな
ってしまい、高集積化を図ることができないという欠点
を有していた。
【０００８】そこで、また、従来、図３１にその回路図
を示すようなメモリセルが提案されている。図中、１１
はフリップフロップであり、１２、１３はｐＭＯＳ薄膜
トランジスタである。
【０００９】かかるメモリセルにおいては、ｐＭＯＳ薄
膜トランジスタ１２、１３は、ｎＭＯＳバルク・トラン
ジスタ２、３の上層に形成することができるので、図３
０のメモリセルを設ける場合よりも高集積化を図ること
ができると共に、データ・リテンション特性を図３０の
メモリセルの場合と同様に優れたものとすることができ
る。
【００１０】
【発明が解決しようとする課題】ここに、メモリセルを
、図３２に示すように構成することができれば、図３１
に示すメモリセルを設ける場合よりも高集積化を図るこ
とができる。図中、１４はフリップフロップであり、１
５、１６はｎＭＯＳ薄膜トランジスタである。また、１
７、１８もｎＭＯＳ薄膜トランジスタである。ところが
、この場合、ｎＭＯＳ薄膜トランジスタ１５〜１８に流
せる電流は、これらｎＭＯＳ薄膜トランジスタ１５〜１
８をｎＭＯＳバルク・トランジスタで構成した場合の１
／１００程度となってしまう。このため、ビット線ＢＬ
やＢＬバーを放電する場合、図３１に示すメモリセルの
場合の約１００倍の時間を必要とし、読出し時間が長く
なってしまい、高速化を図ることができないという問題
点があり、この図３２に示すメモリセルは、未だ使用さ
れた実績はない。
【００１１】本発明は、かかる点に鑑み、良好なデータ
・リテンション特性を得ることができると共にビット線
の高速駆動も行うことができ、更に、高集積化を図るこ
とができるようにしたＳＲＡＭを提供することを目的と
する。
【００１２】
【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明によるＳＲＡＭは、ｐＭＯＳ薄膜トラ
ンジスタ１９及びｎＭＯＳ薄膜トランジスタ２０からな
るＣＭＯＳインバータ２１とｐＭＯＳ薄膜トランジスタ
２２及びｎＭＯＳ薄膜トランジスタ２３からなるＣＭＯ
Ｓインバータ２４とをクロスカップリングさせてなるフ
リップフロップ２５及び転送ゲートをなすＭＯＳ薄膜ト
ランジスタ、例えば、ｎＭＯＳ薄膜トランジスタ２６、
２７を設けてなる複数のメモリセル２８１、２８２・・
・２８ｎと、ゲートをメモリセル２８１、２８２・・・
２８ｎの一方の入出力端子２８１Ａ、２８２Ａ・・・２
８ｎＡに接続され、ソースを低レベル電源線、例えば、
ＧＮＤ線に接続されたビット線駆動用のＭＯＳバルク・
トランジスタ、例えば、ｎＭＯＳバルク・トランジスタ
２９と、ドレインをビット線ＢＬに接続され、ソースを
ビット線駆動用のｎＭＯＳバルク・トランジスタ２９の
ドレインに接続され、ゲートに読出しブロック選択信号
ＲＢＳが供給される読出しブロック選択用のＭＯＳバル
ク・トランジスタ、例えば、ｎＭＯＳバルク・トランジ
スタ３０と、ゲートをメモリセル２８１、２８２・・・
２８ｎの他方の入出力端子２８１Ｂ、２８２Ｂ・・・２
８ｎＢに接続され、ソースをＧＮＤ線に接続されたビッ
ト線駆動用のＭＯＳバルク・トランジスタ、例えば、ｎ
ＭＯＳバルク・トランジスタ３１と、ドレインをビット
線ＢＬバーに接続され、ソースをビット線駆動用のｎＭ
ＯＳバルク・トランジスタ３１のドレインに接続され、
ゲートに読出しブロック選択信号ＲＢＳが供給される読
出しブロック用のＭＯＳバルク・トランジスタ、例えば
、ｎＭＯＳバルク・トランジスタ３２と、ドレインをビ
ット線ＢＬに接続され、ソースをメモリセル２８１、２
８２・・・２８ｎの一方の入出力端子２８１Ａ、２８２
Ａ・・・２８ｎＡに接続され、ゲートに書込みブロック
選択信号ＷＢＳが供給される書込みブロック選択用のＭ
ＯＳ薄膜トランジスタ、例えば、ｎＭＯＳ薄膜トランジ
スタ３３と、ドレインを他方のビット線ＢＬバーに接続
され、ソースをメモリセル２８１、２８２・・・２８ｎ
の他方の入出力端子２８１Ｂ、２８２Ｂ・・・２８ｎＢ
に接続され、ゲートに書込みブロック選択信号ＷＢＳが
供給される書込みブロック選択用のＭＯＳ薄膜トランジ
スタ、例えば、ｎＭＯＳ薄膜トランジスタ３４とを設け
て構成される。なお、ＣＳ１〜ＣＳｎはセル選択信号で
ある。
【００１３】
【作用】本発明においては、例えば、メモリセル２８１
のデータを読出す場合には、書込みブロック選択信号Ｗ
ＢＳをＬレベルにしてｎＭＯＳ薄膜トランジスタ３３、
３４をＯＦＦ、読出しブロック選択信号ＲＢＳ及びセル
選択信号ＣＳ１をＨレベルにしてｎＭＯＳバルク・トラ
ンジスタ３０、３２及びメモリセル２８１のｎＭＯＳト
ランジスタ２６、２７をＯＮとする。この場合において
、例えば、ノード１４４がＨレベル、ノード１４５がＬ
レベルの場合、ｎＭＯＳバルク・トランジスタ２９が駆
動されてビット線ＢＬにＬレベルが出力される。また、
ノード１４４がＬレベル、ノード１４５がＨレベルの場
合、ｎＭＯＳバルク・トランジスタ３１が駆動されてビ
ット線ＢＬバーにＬレベルが出力される。なお、この場
合、セル選択信号ＣＳ２〜ＣＳｎはＬレベルに維持され
る。
【００１４】また、例えば、メモリセル２８１にデータ
を書き込む場合には、書込みブロック選択信号ＷＢＳ及
びセル選択信号ＣＳ１をＨレベルにしてｎＭＯＳ薄膜ト
ランジスタ３３、３４及びメモリセル２８１のｎＭＯＳ
薄膜トランジスタ２６、２７をＯＮ、読出しブロック選
択信号ＲＢＳをＬレベルにしてｎＭＯＳバルク・トラン
ジスタ３０、３２をＯＦＦとする。なお、この場合にも
、セル選択信号ＣＳ２〜ＣＳｎはＬレベルに維持される
。
【００１５】ここに、本発明においては、メモリセル２
８１、２８２・・・２８ｎをＣＭＯＳで構成しているの
で、図３０、図３１に示すメモリセルの場合と同様に、
良好なデータ・リテンション特性を得ることができる。
【００１６】また、本発明においては、フリップフロッ
プ２５の駆動用トランジスタをｎＭＯＳ薄膜トランジス
タ２０、２３で構成し、転送ゲートをｎＭＯＳ薄膜トラ
ンジスタ２６、２７で構成しているが、ビット線ＢＬ、
ＢＬバーの駆動をｎＭＯＳバルク・トランジスタ２９、
３１で行うようにしているので、ビット線ＢＬ、ＢＬバ
ーの高速駆動を行うことができる。
【００１７】また、本発明においては、ｎＭＯＳバルク
・トランジスタ２９、３０、３１、３２の上層にメモリ
セル２８１、２８２・・・２８ｎ及びｎＭＯＳ薄膜トラ
ンジスタ３３、３４を形成することにより高集積化を図
ることができる。
【００１８】
【実施例】以下、図２〜図２８を参照して、本発明の第
１実施例及び第２実施例について説明する。なお、図２
、図１８において、図１に対応する部分には同一符号を
付し、その重複説明は省略する。但し、メモリセルを構
成するトランジスタの符号にはメモリセルの符号の添字
と同一の添字を付し、他のメモリセルのトランジスタと
区別できるようにしている。
【００１９】第１実施例・・図２〜図１７図２は本発明
の第１実施例の要部を示す回路図であり、本実施例は、
ビット線駆動用のｎＭＯＳバルク・トランジスタ２９、
３１に対して、２個のメモリセル２８１、２８２を設け
た場合である。
【００２０】また、図３は、図２に示す回路をＰ型シリ
コン基板に構成した場合の平面図であり、図中、３６〜
４０はＮ＋拡散層、４１〜４６は１層目のポリシリコン
層、４７、４８は２層目のポリシリコン層、４９〜５４
は３層目のポリシリコン層、５５〜６０はコンタクトホ
ールである。
【００２１】また、図４は、１層目のポリシリコン層４
１〜４６を示す平面図であり、斜線を付した部分は、Ｎ
型不純物が高濃度にドープされている部分であり、斜線
を付していない部分、即ち、ポリシリコン層４１のポリ
シリコン層４７との交差部分６１、ポリシリコン層４２
のポリシリコン層４８との交差部分６２、ポリシリコン
層４５のポリシリコン層４８との交差部分６３及びポリ
シリコン層４６のポリシリコン層４７との交差部分６４
は、Ｎ型不純物が高濃度にドープされていない部分であ
る。
【００２２】また、図５は、２層目のポリシリコン層４
７、４８を示す平面図であり、斜線を付した部分は、Ｎ
型不純物が高濃度にドープされている部分であり、斜線
を付していない部分、即ち、ポリシリコン層４７のポリ
シリコン層４３との交差部分６５、同じくポリシリコン
層４７のポリシリコン層５１の一方の枝部５１Ａとの交
差部分６６、同じくポリシリコン層４７のポリシリコン
層５２との交差部分６７及びポリシリコン層４８のポリ
シリコン層４３との交差部分、同じくポリシリコン層４
８のポリシリコン層５１の他方の枝部５１Ｂとの交差部
分６９、同じくポリシリコン層４８のポリシリコン層５
２との交差部分７０は、Ｎ型不純物が高濃度にドープさ
れていない部分である。
【００２３】また、図６は、３層目のポリシリコン層４
９〜５４を示す平面図であり、斜線を付した部分は、Ｐ
型不純物が高濃度にドープされている部分であり、斜線
を付していない部分、即ち、ポリシリコン層４９のポリ
シリコン層４７との交差部分７１、ポリシリコン層５０
のポリシリコン層４８との交差部分７２、ポリシリコン
層５３のポリシリコン層４８との交差部分７３、ポリシ
リコン層５４のポリシリコン層４７との交差部分７４は
、Ｐ型不純物が高濃度にドープされていない部分である
。
【００２４】また、図７は、図３のＡ−Ａ線に沿った断
面図であり、ｐＭＯＳ薄膜トランジスタ１９１は、ポリ
シリコン層４７をゲート電極、ポリシリコン層４９のポ
リシリコン層４７との交差部分７１をチャネル領域とし
て構成されている（図６参照）。また、ｎＭＯＳ薄膜ト
ランジスタ２０１は、ポリシリコン層４７をゲート電極
、ポリシリコン層４１のポリシリコン層４７との交差部
分６１をチャネル領域として構成されている（図４参照
）。
【００２５】また、図８は、図３のＢ−Ｂ線に沿った断
面図であり、ｐＭＯＳ薄膜トランジスタ２２１は、ポリ
シリコン層４８をゲート電極、ポリシリコン層５０のポ
リシリコン層４８との交差部分７２をチャネル領域とし
て構成されている（図６参照）。また、ｎＭＯＳ薄膜ト
ランジスタ２３１は、ポリシリコン層４８をゲート電極
、ポリシリコン層４２のポリシリコン層４８との交差部
分６２をチャネル領域として構成されている（図４参照
）。
【００２６】また、図９は、図３のＣ−Ｃ線に沿った断
面図であり、ｎＭＯＳ薄膜トランジスタ２６１は、ポリ
シリコン層４３をゲート電極、ポリシリコン層４７のポ
リシリコン層４３との交差部分６５をチャネル領域とし
て構成されている（図５参照）。
【００２７】また、図１０は、図３のＤ−Ｄ線に沿った
断面図であり、ｎＭＯＳ薄膜トランジスタ２７１は、ポ
リシリコン層４３をゲート電極、ポリシリコン層４８の
ポリシリコン層４３との交差部分６８をチャネル領域と
して構成されている（図５参照）。
【００２８】また、図１１は、図３のＥ−Ｅ線に沿った
断面図であり、ｐＭＯＳ薄膜トランジスタ１９２は、ポ
リシリコン層４７をゲート電極、ポリシリコン層５４の
ポリシリコン層４７との交差部分７４をチャネル領域と
して構成されている（図６参照）。また、ｎＭＯＳ薄膜
トランジスタ２０２は、ポリシリコン層４７をゲート電
極、ポリシリコン層４６のポリシリコン層４７との交差
部分６４をチャネル領域として構成されている（図４参
照）。
【００２９】また、図１２は、図３のＦ−Ｆ線に沿った
断面図であり、ｐＭＯＳ薄膜トランジスタ２２２は、ポ
リシリコン層４８をゲート電極、ポリシリコン層５３の
ポリシリコン層４８との交差部分７３をチャネル領域と
して構成されている（図６参照）。また、ｎＭＯＳ薄膜
トランジスタ２３２は、ポリシリコン層４８をゲート電
極、ポリシリコン層４５のポリシリコン層４８との交差
部分６３をチャネル領域として構成されている（図４参
照）。
【００３０】また、図１３は、図３のＧ−Ｇ線に沿った
断面図であり、ｎＭＯＳ薄膜トランジスタ２６２は、ポ
リシリコン層５２をゲート電極、ポリシリコン層４７の
ポリシリコン層５２との交差部分６７をチャネル領域と
して構成されている（図５参照）。
【００３１】また、図１４は、図３のＨ−Ｈ線に沿った
断面図であり、ｎＭＯＳ薄膜トランジスタ２７２は、ポ
リシリコン層５２をゲート電極、ポリシリコン層４８の
ポリシリコン層５２との交差部分７０をチャネル領域と
して構成されている（図５参照）。
【００３２】また、図１５は、図３のＩ−Ｉ線に沿った
断面図、図１６は図３のＪ−Ｊ線に沿った断面図、図１
７は、図３のＫ−Ｋ線に沿った断面図であり、ｎＭＯＳ
バルク・トランジスタ２９は、ポリシリコン層４７をゲ
ート電極、Ｎ＋拡散層３７をドレイン、Ｎ＋拡散層３８
をソースとして構成されている（図４参照）。また、ｎ
ＭＯＳバルク・トランジスタ３０は、ポリシリコン層４
４の枝部４４Ａをゲート電極、Ｎ＋拡散層３６をドレイ
ン、Ｎ＋拡散層３７をソースとして構成されている（図
４参照）。
【００３３】また、ｎＭＯＳバルク・トランジスタ３１
は、ポリシリコン層４８をゲート電極、Ｎ＋拡散層３９
をドレイン、Ｎ＋拡散層３８をソースとして構成されて
いる（図４参照）。また、ｎＭＯＳバルク・トランジス
タ３２は、ポリシリコン層４４の枝部４４Ｂをゲート電
極、Ｎ＋拡散層４０をドレイン、Ｎ＋拡散層３９をソー
スとして構成されている（図４参照）。
【００３４】また、ｎＭＯＳ薄膜トランジスタ３３は、
ポリシリコン層５１の枝部５１Ａをゲート電極、ポリシ
リコン層４７のポリシリコン層５１の枝部５１Ａとの交
差部分６６をチャネル領域として構成されている（図５
参照）。また、ｎＭＯＳ薄膜トランジスタ３４は、ポリ
シリコン層５１の枝部５１Ｂをゲート電極、ポリシリコ
ン層４８のポリシリコン層５１の枝部５１Ｂとの交差部
分６９をチャネル領域として構成されている（図５参照
）。
【００３５】かかる第１実施例によれば、２個のメモリ
セル２８１、２８２に対して４個のｎＭＯＳバルク・ト
ランジスタ２９〜３２を設ければ足りる。換言すれば、
必要とするバルク・トランジスタは、メモリセル１個あ
たり２個となる。ちなみに、図３１に示すメモリセルの
場合はメモリセル１個あたり、４個のバルク・トランジ
スタを必要としている。したがって、この第１実施例に
よれば、高集積化を図ることができる。
【００３６】第２実施例・・図１８〜図２８図１８は本
発明の第２実施例の要部を示す回路図であり、この第２
実施例は、ビット線駆動用のｎＭＯＳバルク・トランジ
スタ２９、３１に対して、４個のメモリセル２８１〜２
８４を設けた場合である。
【００３７】また、図１９は図１８に示す回路をＰ型シ
リコン基板に構成した場合の平面図であり、図中、７６
〜８０はＮ＋拡散層、８１〜９１は１層目のポリシリコ
ン層、９２、９３は２層目のポリシリコン層、９４〜１
０４は３層目のポリシリコン層、１０５〜１１２はコン
タクトホールである。
【００３８】また、図２０は、１層目のポリシリコン層
８１〜９１を示す平面図であり、斜線を付した部分は、
Ｎ型不純物が高濃度にドープされている部分であり、斜
線を付していない部分、即ち、ポリシリコン層８１のポ
リシリコン層９２の枝部９２Ａとの交差部分１１３、ポ
リシリコン層８２のポリシリコン層９３の枝部９３Ａと
の交差部分１１４、ポリシリコン層８４のポリシリコン
層９２の枝部９２Ｂとの交差部分１１５、ポリシリコン
層８５のポリシリコン層９３の枝部９３Ｂとの交差部分
１１６、ポリシリコン層８８のポリシリコン層９３の枝
部９３Ｃとの交差部分１１７、ポリシリコン層８９のポ
リシリコン層９２の枝部９２Ｃとの交差部分１１８、ポ
リシリコン層９０のポリシリコン層９３の枝部９３Ｄと
の交差部分１１９及びポリシリコン層９１のポリシリコ
ン層９２の枝部９２Ｄとの交差部分１２０は、Ｎ型不純
物が高濃度にドープされていない部分である。
【００３９】また、図２１は、２層目のポリシリコン層
９２、９３を示す平面図であり、斜線を付した部分は、
Ｎ型不純物が高濃度にドープされている部分であり、斜
線を付していない部分、即ち、ポリシリコン層９２の枝
部９２Ａのポリシリコン層８３との交差部分１２１、ポ
リシリコン層９２の枝部９２Ｂとポリシリコン層８６と
の交差部分１２２、ポリシリコン層９２の枝部９２Ｅと
ポリシリコン層９８の枝部９８Ａとの交差部分１２３、
ポリシリコン層９２の枝部９２Ｃとポリシリコン層９９
との交差部分１２４、ポリシリコン層９２の枝部９２Ｄ
とポリシリコン層１０２との交差部分１２５及びポリシ
リコン層９３の枝部９３Ａのポリシリコン層８３との交
差部分１２６、ポリシリコン層９３の枝部９３Ｂとポリ
シリコン層８６との交差部分１２７、ポリシリコン層９
３の枝部９３Ｅとポリシリコン層９８の枝部９８Ｂとの
交差部分１２８、ポリシリコン層９３の枝部９３Ｃとポ
リシリコン層９９との交差部分１２９、ポリシリコン層
９３の枝部９３Ｄとポリシリコン層１０２との交差部分
１３０は、Ｎ型不純物が高濃度にドープされていない部
分である。
【００４０】また、図２２は、３層目のポリシリコン層
９４〜１０４を示す平面図であり、斜線を付した部分は
、Ｐ型不純物が高濃度にドープされている部分であり、
斜線を付していない部分、即ち、ポリシリコン層９４の
ポリシリコン層９２の枝部９２Ａとの交差部分１３１、
ポリシリコン層９５のポリシリコン層９３の枝部９３Ａ
との交差部分１３２、ポリシリコン層９６のポリシリコ
ン層９２の枝部９２Ｂとの交差部分１３３、ポリシリコ
ン層９７のポリシリコン層９３の枝部９３Ｂとの交差部
分１３４、ポリシリコン層１００のポリシリコン層９３
の枝部９３Ｃとの交差部分１３５、ポリシリコン層１０
１のポリシリコン層９２の枝部９２Ｃとの交差部分１３
６、ポリシリコン層１０３のポリシリコン層９３の枝部
９３Ｄとの交差部分１３７、ポリシリコン層１０４のポ
リシリコン層９２との枝部９２Ｄとの交差部分１３８は
、Ｐ型不純物が高濃度にドープされていない部分である
。
【００４１】ここに、図１９において、領域１３９の部
分は、第１実施例の場合と同様にしてｎＭＯＳバルク・
トランジスタ２９〜３２及びｎＭＯＳ薄膜トランジスタ
３３、３４が形成されている。
【００４２】また、図１９において、領域１４０、１４
１は略同一パターンとされており、領域１４０はメモリ
セル２８１、領域１４１はメモリセル２８２を構成する
部分である。また、領域１４２、１４３も略同一パター
ンとされており、領域１４２はメモリセル２８３、領域
１４３はメモリセル２８４を構成する部分である。
【００４３】ここに、図２３は図１９のＬ−Ｌ線に沿っ
た断面図であり、ｐＭＯＳ薄膜トランジスタ１９１は、
ポリシリコン層９２の枝部９２Ａをゲート電極、ポリシ
リコン層９４のポリシリコン層９２の枝部９２Ａとの交
差部分１３１をチャネル領域として構成されている（図
２２参照）。また、ｎＭＯＳ薄膜トランジスタ２０１は
、ポリシリコン層９２の枝部９２Ａをゲート電極、ポリ
シリコン層８１のポリシリコン層９２の枝部９２Ａとの
交差部分１１３をチャネル領域として構成されている（
図２０参照）。
【００４４】また、図２４は、図１９のＭ−Ｍ線に沿っ
た断面図であり、ｐＭＯＳ薄膜トランジスタ２２１は、
ポリシリコン層９３の枝部９３Ａをゲート電極、ポリシ
リコン層９５のポリシリコン層９３の枝部９３Ａとの交
差部分１３２をチャネル領域として構成されている（図
２２参照）。また、ｎＭＯＳ薄膜トランジスタ２３１は
、ポリシリコン層９３の枝部９３Ａをゲート電極、ポリ
シリコン層８２のポリシリコン層９３の枝部９３Ａとの
交差部分１１４をチャネル領域として構成されている（
図２０参照）。
【００４５】また、図２５は、図１９のＮ−Ｎ線に沿っ
た断面図であり、ｎＭＯＳ薄膜トランジスタ２６１は、
ポリシリコン層８３をゲート電極、ポリシリコン層９２
の枝部９２Ａのポリシリコン層８３との交差部分１２１
をチャネル領域として構成されている（図２１参照）。 また、ｎＭＯＳ薄膜トランジスタ２７１は、ポリシリコ
ン層８３をゲート電極、ポリシリコン層９３の枝部９３
Ａのポリシリコン層８３との交差部分１２６をチャネル
領域として構成されている（図２１参照）。
【００４６】なお、メモリセル２８２のｐＭＯＳ薄膜ト
ランジスタ１９２、２２２、ｎＭＯＳ薄膜トランジスタ
２０２、２３２、２６２、２７２も同様にして構成され
ている（図２０〜図２２参照）。したがって、その断面
図は省略する。
【００４７】また、図２６は図１９のＯ−Ｏ線に沿った
断面図であり、ｐＭＯＳ薄膜トランジスタ１９３は、ポ
リシリコン層９２の枝部９２Ｃをゲート電極、ポリシリ
コン層１０１のポリシリコン層９２の枝部９２Ｃとの交
差部分１３６をチャネル領域として構成されている（図
２２参照）。また、ｎＭＯＳ薄膜トランジスタ２０３は
、ポリシリコン層９２の枝部９２Ｃをゲート電極、ポリ
シリコン層８９のポリシリコン層９２の枝部９２Ｃとの
交差部分１１８をチャネル領域として構成されている（
図２０参照）。
【００４８】また、図２７は図１９のＰ−Ｐ線に沿った
断面図であり、ｐＭＯＳ薄膜トランジスタ２２３は、ポ
リシリコン層９３の枝部９３Ｃをゲート電極、ポリシリ
コン層１００のポリシリコン層９３の枝部９３Ｃとの交
差部分１３５をチャネル領域として構成されている（図
２２参照）。また、ｎＭＯＳ薄膜トランジスタ２３３は
、ポリシリコン層９３の枝部９３Ｃをゲート電極、ポリ
シリコン層８８のポリシリコン層９３の枝部９３Ｃとの
交差部分１１７をチャネル領域として構成されている（
図２０参照）。
【００４９】また、図２８は図１９のＱ−Ｑ線に沿った
断面図であり、ｎＭＯＳ薄膜トランジスタ２６３は、ポ
リシリコン層９９をゲート電極、ポリシリコン層９２の
枝部９２Ｃのポリシリコン層９９との交差部分１２４を
チャネル領域として構成されている（図２１参照）。ま
た、ｎＭＯＳ薄膜トランジスタ２７３は、ポリシリコン
層９９をゲート電極、ポリシリコン層９３の枝部９３Ｃ
のポリシリコン層９９との交差部分１２９をチャネル領
域として構成されている（図２１参照）。
【００５０】なお、メモリセル２８４のｐＭＯＳ薄膜ト
ランジスタ１９４、２２４、ｎＭＯＳ薄膜トランジスタ
２０４、２３４、２６４、２７４も同様にして構成され
ている（図２０〜図２２参照）。したがって、その断面
図は省略する。
【００５１】かかる第２実施例によれば、４個のメモリ
セル２８１〜２８４に対して４個のｎＭＯＳバルク・ト
ランジスタ２９〜３２を設ければ足りる。換言すれば、
必要とするバルク・トランジスタは、メモリセル１個あ
たり１個となる。ちなみに、第１実施例の場合はメモリ
セル１個あたり、２個のバルク・トランジスタを必要と
している。したがって、この第２実施例によれば、第１
実施例以上の高集積化を図ることができる。
【００５２】なお、第２実施例を図１９に示すようなセ
ルパターンで実現するときは、図上、その上下に任意の
数のメモリセルをつなげることができるので、５個以上
のメモリセルに対して４個のｎＭＯＳバルク・トランジ
スタ２９〜３２を設ければ足りる構造とすることもでき
る。
【００５３】また、第１実施例においては、メモリセル
２８１、２８２を同一層に形成した場合について述べた
が、この代わりに、メモリセル２８１、２８２を積層す
ることもできる。また、第２実施例においては、メモリ
セル２８１〜２８４を同一層に形成した場合について述
べたが、この代わりに、メモリセル２８１、２８２及び
２８３、２８４をそれぞれ積層することもでき、更に、
メモリセル２８１〜２８４を全て積層することもできる
。
【００５４】
【発明の効果】本発明によれば、メモリセル２８１、２
８２・・・２８ｎをＣＭＯＳで構成しているので、良好
なデータ・リテンション特性を得ることができ、また、
フリップフロップ２５の駆動用トランジスタをｎＭＯＳ
薄膜トランジスタ２０、２３で構成し、転送ゲートをｎ
ＭＯＳ薄膜トランジスタ２６、２７で構成しているが、
ビット線ＢＬ、ＢＬバーの駆動をｎＭＯＳバルク・トラ
ンジスタ２９、３１で行うようにしているので、ビット
線ＢＬ、ＢＬバーの高速駆動を行うことができ、更に、
ｎＭＯＳバルク・トランジスタ２９〜３２の上層にメモ
リセル２８１、２８２・・・２８ｎ及びｎＭＯＳ薄膜ト
ランジスタ３３、３４を形成することにより高集積化を
図ることができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例の要部を示す回路図である
。
【図３】図２に示す回路をＰ型シリコン基板に構成した
場合の平面図である。
【図４】図３の１層目のポリシリコン層を示す平面図で
ある。
【図５】図３の２層目のポリシリコン層を示す平面図で
ある。
【図６】図３の３層目のポリシリコン層を示す平面図で
ある。
【図７】図３のＡ−Ａ線に沿った断面図である。
【図８】図３のＢ−Ｂ線に沿った断面図である。
【図９】図３のＣ−Ｃ線に沿った断面図である。
【図１０】図３のＤ−Ｄ線に沿った断面図である。
【図１１】図３のＥ−Ｅ線に沿った断面図である。
【図１２】図３のＦ−Ｆ線に沿った断面図である。
【図１３】図３のＧ−Ｇ線に沿った断面図である。
【図１４】図３のＨ−Ｈ線に沿った断面図である。
【図１５】図３のＩ−Ｉ線に沿った断面図である。
【図１６】図３のＪ−Ｊ線に沿った断面図である。
【図１７】図３のＫ−Ｋ線に沿った断面図である。
【図１８】本発明の第２実施例の要部を示す回路図であ
る。
【図１９】図１８に示す回路をＰ型シリコン基板に構成
した場合の平面図である。
【図２０】図１９の１層目のポリシリコン層を示す平面
図である。
【図２１】図１９の２層目のポリシリコン層を示す平面
図である。
【図２２】図１９の３層目のポリシリコン層を示す平面
図である。
【図２３】図１９のＬ−Ｌ線に沿った断面図である。
【図２４】図１９のＭ−Ｍ線に沿った断面図である。
【図２５】図１９のＮ−Ｎ線に沿った断面図である。
【図２６】図１９のＯ−Ｏ線に沿った断面図である。
【図２７】図１９のＰ−Ｐ線に沿った断面図である。
【図２８】図１９のＱ−Ｑ線に沿った断面図である。
【図２９】従来のＳＲＡＭのメモリセルの一例を示す回
路図である。
【図３０】従来のＳＲＡＭのメモリセルの他の例を示す
回路図である。
【図３１】従来のＳＲＡＭのメモリセルの更に他の例を
示す回路図である。
【図３２】理想的なＳＲＡＭのメモリセルを示す回路図
である。
【符号の説明】
２５　　フリップフロップ ２８１〜２８ｎ　　メモリセル １９、２２　　ｐＭＯＳ薄膜トランジスタ２０、２３、
２６、２７、３３、３４　　ｎＭＯＳ薄膜トランジスタ ２９、３０、３１、３２　　ｎＭＯＳバルク・トランジ
スタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１のｐＭＯＳ薄膜トランジスタ（１９）
    及び第１のｎＭＯＳ薄膜トランジスタ（２０）からなる
    第１のＣＭＯＳインバータ（２１）と、第２のｐＭＯＳ
    薄膜トランジスタ（２２）及び第２のｎＭＯＳ薄膜トラ
    ンジスタ（２３）からなる第２のＣＭＯＳインバータ（
    ２４）とをクロスカップリングさせてなるフリップフロ
    ップ（２５）及び転送ゲートをなす一方及び他方のＭＯ
    Ｓ薄膜トランジスタ（２６、２７）を設けてなる複数の
    メモリセル（２８１、２８２・・・２８ｎ）と、ゲート
    を前記複数のメモリセル（２８１、２８２・・・２８ｎ
    ）の一方の入出力端子（２８１Ａ、２８２Ａ・・・２８
    ｎＡ）に接続され、ソースを低レベル電源線に接続され
    たビット線駆動用の一方のＭＯＳバルク・トランジスタ
    （２９）と、ドレインを一方のビット線（ＢＬ）に接続
    され、ソースを前記ビット線駆動用の一方のＭＯＳバル
    ク・トランジスタ（２９）のドレインに接続され、ゲー
    トに読出しブロック選択信号（ＲＢＳ）が供給される読
    出しブロック選択用の一方のＭＯＳバルク・トランジス
    タ（３０）と、ゲートを前記複数のメモリセル（２８１
    、２８２・・・２８ｎ）の他方の入出力端子（２８１Ｂ
    、２８２Ｂ・・・２８ｎＢ）に接続され、ソースを低レ
    ベル電源線に接続されたビット線駆動用の他方のＭＯＳ
    バルク・トランジスタ（３１）と、ドレインを他方のビ
    ット線（ＢＬバー）に接続され、ソースを前記ビット線
    駆動用の他方のＭＯＳバルク・トランジスタ（３１）の
    ドレインに接続され、ゲートに前記読出しブロック選択
    信号（ＲＢＳ）が供給される読出しブロック選択用の他
    方のＭＯＳバルク・トランジスタ（３２）と、ドレイン
    を一方のビット線（ＢＬ）に接続され、ソースを前記複
    数のメモリセル（２８１、２８２・・・２８ｎ）の一方
    の入出力端子（２８１Ａ、２８２Ａ・・・２８ｎＡ）に
    接続され、ゲートに書込みブロック選択信号（ＷＢＳ）
    が供給される書込みブロック選択用の一方のＭＯＳ薄膜
    トランジスタ（３３）と、ドレインを他方のビット線（
    ＢＬバー）に接続され、ソースを前記複数のメモリセル
    （２８１、２８２・・・２８ｎ）の他方の入出力端子（
    ２８１Ｂ、２８２Ｂ・・・２８ｎＢ）に接続され、ゲー
    トに前記書込みブロック選択信号（ＷＢＳ）が供給され
    る書込みブロック選択用の他方のＭＯＳ薄膜トランジス
    タ（３４）とを設けて構成されていることを特徴とする
    スタティックＲＡＭ。
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