JPH0823038A - 半導体記憶装置 - Google Patents
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- JPH0823038A JPH0823038A JP6174882A JP17488294A JPH0823038A JP H0823038 A JPH0823038 A JP H0823038A JP 6174882 A JP6174882 A JP 6174882A JP 17488294 A JP17488294 A JP 17488294A JP H0823038 A JPH0823038 A JP H0823038A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【目的】薄膜トランジスタ負荷型のスタティックＲＡＭ
の低電圧動作の下限を下げる事。 【構成】メモリセルが、一対の駆動用トランジスタ、一
対の薄膜トランジスタを負荷素子とするフリップフロッ
プ、一対の伝達トランジスタからなる半導体記憶装置に
おいて、第１薄膜トランジスタのドレイン領域が第１伝
達トランジスタを介して第１ビット線と接続され、且つ
第２薄膜トランジスタのドレイン領域が第２伝達トラン
ジスタを介して第２ビット線に接続され、第１薄膜トラ
ンジスタの多結晶シリコンからなるチャネル領域に対し
て第１薄膜トランジスタのゲート電極が下層に配置され
２ビット線が層間絶縁膜を介し上層に配置され、且つ第
２薄膜トランジスタの多結晶シリコンからなるチャネル
領域に対して第２薄膜トランジスタのゲート電極が下層
に配置され第１ビット線が層間絶縁膜を介し上層に配置
される。
の低電圧動作の下限を下げる事。 【構成】メモリセルが、一対の駆動用トランジスタ、一
対の薄膜トランジスタを負荷素子とするフリップフロッ
プ、一対の伝達トランジスタからなる半導体記憶装置に
おいて、第１薄膜トランジスタのドレイン領域が第１伝
達トランジスタを介して第１ビット線と接続され、且つ
第２薄膜トランジスタのドレイン領域が第２伝達トラン
ジスタを介して第２ビット線に接続され、第１薄膜トラ
ンジスタの多結晶シリコンからなるチャネル領域に対し
て第１薄膜トランジスタのゲート電極が下層に配置され
２ビット線が層間絶縁膜を介し上層に配置され、且つ第
２薄膜トランジスタの多結晶シリコンからなるチャネル
領域に対して第２薄膜トランジスタのゲート電極が下層
に配置され第１ビット線が層間絶縁膜を介し上層に配置
される。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に半導体スタティックＲＡＭのメモリセル構造に関す
る。
特に半導体スタティックＲＡＭのメモリセル構造に関す
る。
【０００２】
【従来の技術】近年、半導体スタティックＲＡＭは、微
細化及び大容量化に伴い、データ保持状態での消費電流
の削減及び信頼性の向上を目的として、メモリセルの回
路構成は、負荷素子に高抵抗素子を用いるタイプから、
薄膜トランジスタを用いるタイプに推移してきている。
細化及び大容量化に伴い、データ保持状態での消費電流
の削減及び信頼性の向上を目的として、メモリセルの回
路構成は、負荷素子に高抵抗素子を用いるタイプから、
薄膜トランジスタを用いるタイプに推移してきている。
【０００３】薄膜トランジスタを負荷素子として用いた
従来の半導体スタティックＲＡＭのメモリセルについ
て、図９、図１０及び図１１を参照して説明する。図９
の平面図は図１０の下層を示す。図９は、図１０及び図
１１のＢ−Ｂ′線についての断面図である。
従来の半導体スタティックＲＡＭのメモリセルについ
て、図９、図１０及び図１１を参照して説明する。図９
の平面図は図１０の下層を示す。図９は、図１０及び図
１１のＢ−Ｂ′線についての断面図である。
【０００４】この従来のスタティックＲＡＭの製造方法
について簡単に説明する。
について簡単に説明する。
【０００５】Ｎ型半導体基板101にＰ型不純物ボロンを
注入し、熱拡散してＰ型ウェル領域102を形成する。
注入し、熱拡散してＰ型ウェル領域102を形成する。
【０００６】このＰ型ウェル領域102に窒化膜をマスク
として酸化することにより素子分離酸化膜103を形成す
る。
として酸化することにより素子分離酸化膜103を形成す
る。
【０００７】次にゲート酸化膜104を酸化成長させた
後、ゲート電極としての第１層多結晶シリコン105、106
を成長させ、パターンニングして形成する。
後、ゲート電極としての第１層多結晶シリコン105、106
を成長させ、パターンニングして形成する。
【０００８】この第１層多結晶シリコン105、106と素子
分離酸化膜103をマスクとして、ソース及びドレイン領
域としての拡散層領域107をＮ型不純物砒素を注入して
形成する。
分離酸化膜103をマスクとして、ソース及びドレイン領
域としての拡散層領域107をＮ型不純物砒素を注入して
形成する。
【０００９】次に、層間絶縁膜108を成長させ、コンタ
クトホール109を開口した後、ＧＮＤ配線としての第２
層多結晶シリコン110を形成する。
クトホール109を開口した後、ＧＮＤ配線としての第２
層多結晶シリコン110を形成する。
【００１０】この後、層間絶縁膜111を成長させ、コン
タクトホール112を開口する。この上に薄膜トランジス
タのゲート電極としての第３層多結晶シリコン113を形
成する。
タクトホール112を開口する。この上に薄膜トランジス
タのゲート電極としての第３層多結晶シリコン113を形
成する。
【００１１】この後、薄膜トランジスタのゲート酸化膜
114をＣＶＤ法で成長させ、コンタクトホール115を開口
する。
114をＣＶＤ法で成長させ、コンタクトホール115を開口
する。
【００１２】この上に、薄膜トランジスタのチャネル、
ソース、ドレイン領域を成す第４層多結晶シリコン116
を、アモルファスシリコンを成長させた後、熱処理して
結晶化することにより形成する。通常、薄膜トランジス
タのオフ電流を低減するために、薄膜トランジスタのド
レイン領域にＰ型不純物濃度の薄い領域120を設けて、
ドレイン端にかかる電界を低減している。
ソース、ドレイン領域を成す第４層多結晶シリコン116
を、アモルファスシリコンを成長させた後、熱処理して
結晶化することにより形成する。通常、薄膜トランジス
タのオフ電流を低減するために、薄膜トランジスタのド
レイン領域にＰ型不純物濃度の薄い領域120を設けて、
ドレイン端にかかる電界を低減している。
【００１３】このために、第４層多結晶シリコン116の
チャネル端からドレイン領域にホトレジストでマスクし
て薄い濃度のボロンを注入する。この第４層多結晶シリ
コン116のソース、ドレイン領域にホトレジストをマス
クとして、Ｐ型不純物フッ化ボロンを注入して形成す
る。
チャネル端からドレイン領域にホトレジストでマスクし
て薄い濃度のボロンを注入する。この第４層多結晶シリ
コン116のソース、ドレイン領域にホトレジストをマス
クとして、Ｐ型不純物フッ化ボロンを注入して形成す
る。
【００１４】次に、層間絶縁膜117を成長させ、コンタ
クトホール118を開口する。この上に、ビット線として
の金属配線119を成長、パターンニングする。
クトホール118を開口する。この上に、ビット線として
の金属配線119を成長、パターンニングする。
【００１５】ここで、ビット線としての金属配線119
は、ドレインが伝達トランジスタを介して金属配線119
に接続される薄膜トランジスタのチャネル上に配置され
ている。
は、ドレインが伝達トランジスタを介して金属配線119
に接続される薄膜トランジスタのチャネル上に配置され
ている。
【００１６】また、他方のビット線としての金属配線も
同様に、ドレインが伝達トランジスタを介してそのビッ
ト線に接続される薄膜トランジスタのチャネル上に配置
されている。
同様に、ドレインが伝達トランジスタを介してそのビッ
ト線に接続される薄膜トランジスタのチャネル上に配置
されている。
【００１７】次に図１２を参照して、上記構成の薄膜ト
ランジスタを負荷素子とするスタティックＲＡＭのメモ
リセルの回路動作について説明する。なお、図１２にお
いて、後述する寄生薄膜トランジスタＴ３、Ｔ４を削除
したものが、薄膜トランジスタ負荷型スタティックＲＡ
Ｍのメモリセルの基本回路となる。
ランジスタを負荷素子とするスタティックＲＡＭのメモ
リセルの回路動作について説明する。なお、図１２にお
いて、後述する寄生薄膜トランジスタＴ３、Ｔ４を削除
したものが、薄膜トランジスタ負荷型スタティックＲＡ
Ｍのメモリセルの基本回路となる。
【００１８】書き込み動作については、選択されたメモ
リセルについてワード線ＷがＨｉｇｈ電位（高電位）と
され、伝達トランジスタＱ１とＱ２がオン状態とされ、
ビット線Ｂ、Ｂ￣により、メモリセルに対して、“１”
データを書き込む場合、ビット線ＢにＨｉｇｈ電位が与
えられ、ビット線Ｂ￣にはビット線Ｂの補値であるＬｏ
ｗ電位（低電位）が与えられる。一般にＨｉｇｈ電位は
電源電位Ｖｃｃ、Ｌｏｗ電位はＧＮＤ電位（接地電位）
である。これらの電位が選択されたメモリセルに伝達ト
ランジスタＱ１とＱ２を介して、ノードＮ１とＮ２にそ
れぞれ書き込まれる。
リセルについてワード線ＷがＨｉｇｈ電位（高電位）と
され、伝達トランジスタＱ１とＱ２がオン状態とされ、
ビット線Ｂ、Ｂ￣により、メモリセルに対して、“１”
データを書き込む場合、ビット線ＢにＨｉｇｈ電位が与
えられ、ビット線Ｂ￣にはビット線Ｂの補値であるＬｏ
ｗ電位（低電位）が与えられる。一般にＨｉｇｈ電位は
電源電位Ｖｃｃ、Ｌｏｗ電位はＧＮＤ電位（接地電位）
である。これらの電位が選択されたメモリセルに伝達ト
ランジスタＱ１とＱ２を介して、ノードＮ１とＮ２にそ
れぞれ書き込まれる。
【００１９】ここで、伝達トランジスタＱ１、Ｑ２はエ
ンハンスメント型のＮチャネルＭＯＳトランジスタであ
るため、Ｌｏｗ電位については、ビット線Ｂ￣と同じ電
位がノードＮ２に書き込まれる。
ンハンスメント型のＮチャネルＭＯＳトランジスタであ
るため、Ｌｏｗ電位については、ビット線Ｂ￣と同じ電
位がノードＮ２に書き込まれる。
【００２０】しかしながら、ノードＮ１に書き込まれる
Ｈｉｇｈ電位は、伝達トランジスタＱ１の閾値電圧ＶＴ
と、基板電圧ＶＢによる閾値電圧ＶＴの変調特性である
基板バイアス効果αで決まる電圧、Ｖｃｃ−ＶＴ−αと
なってしまう。すなわち、伝達トランジスタＱ１の出力
端に現われるＨｉｇｈ電位は、伝達トランジスタＱ１の
入力端のＨｉｇｈ電位（＝Ｖｃｃ）よりもＶＴ＋αだけ
低下する。
Ｈｉｇｈ電位は、伝達トランジスタＱ１の閾値電圧ＶＴ
と、基板電圧ＶＢによる閾値電圧ＶＴの変調特性である
基板バイアス効果αで決まる電圧、Ｖｃｃ−ＶＴ−αと
なってしまう。すなわち、伝達トランジスタＱ１の出力
端に現われるＨｉｇｈ電位は、伝達トランジスタＱ１の
入力端のＨｉｇｈ電位（＝Ｖｃｃ）よりもＶＴ＋αだけ
低下する。
【００２１】例えば電源電圧Ｖｃｃ＝５Ｖ、閾値電圧Ｖ
Ｔ＝0.7Ｖ、基板バイアス効果α＝0.7Ｖであれば、ノー
ドＮ１に書き込まれるＨｉｇｈ電圧は3.6Ｖとなる。
Ｔ＝0.7Ｖ、基板バイアス効果α＝0.7Ｖであれば、ノー
ドＮ１に書き込まれるＨｉｇｈ電圧は3.6Ｖとなる。
【００２２】スタティックＲＡＭのメモリセルの安定性
は、伝達トランジスタと駆動トランジスタの電流能力比
で決定し、一般に１：３程度以上必要とされている。ノ
ードＮ１に書き込まれたＨｉｇｈ電位が、電源電圧５Ｖ
に対して、上記の如く、3.6Ｖと低いと、3.6Ｖがゲート
電圧として加わる駆動トランジスタＱ４のドレイン電流
が小さくなり、当初の電流能力比よりも小さくなる。こ
の結果、メモリセルの安定性が低下することになる。
は、伝達トランジスタと駆動トランジスタの電流能力比
で決定し、一般に１：３程度以上必要とされている。ノ
ードＮ１に書き込まれたＨｉｇｈ電位が、電源電圧５Ｖ
に対して、上記の如く、3.6Ｖと低いと、3.6Ｖがゲート
電圧として加わる駆動トランジスタＱ４のドレイン電流
が小さくなり、当初の電流能力比よりも小さくなる。こ
の結果、メモリセルの安定性が低下することになる。
【００２３】ノードＮ１にＨｉｇｈ電位が書き込まれる
際に、薄膜トランジスタＴ１のゲート電極には、対ノー
ドＮ２のＬｏｗ電位（＝ＧＮＤ電位）が印加されるた
め、薄膜トランジスタＴ１はオン状態とされる。
際に、薄膜トランジスタＴ１のゲート電極には、対ノー
ドＮ２のＬｏｗ電位（＝ＧＮＤ電位）が印加されるた
め、薄膜トランジスタＴ１はオン状態とされる。
【００２４】そして、Ｈｉｇｈ電位（この場合3.6Ｖ）
が書き込まれたノードＮ１の電位は、該ノードＮ１にド
レインが接続された薄膜トランジスタＴ１を流れる電流
により、電源電圧Ｖｃｃまで充電される。
が書き込まれたノードＮ１の電位は、該ノードＮ１にド
レインが接続された薄膜トランジスタＴ１を流れる電流
により、電源電圧Ｖｃｃまで充電される。
【００２５】ここで、ノードを電源電圧Ｖｃｃまで充電
するに要する時間は、薄膜トランジスタの電流値とノー
ドの容量により定められ、負荷の抵抗をＲ、ノードの容
量をＣとして時定数ＣＲで決まる。
するに要する時間は、薄膜トランジスタの電流値とノー
ドの容量により定められ、負荷の抵抗をＲ、ノードの容
量をＣとして時定数ＣＲで決まる。
【００２６】ところで、充電時間をより短くするために
ノード容量を減らすことは、ソフトエラーに対する耐性
を低くするため不可能であるので、薄膜トランジスタの
電流値（オン電流）を大きくしなければならない。
ノード容量を減らすことは、ソフトエラーに対する耐性
を低くするため不可能であるので、薄膜トランジスタの
電流値（オン電流）を大きくしなければならない。
【００２７】
【発明が解決しようとする課題】薄膜トランジスタは、
多結晶シリコンの薄膜が多結晶であるため、粒界が多数
存在し、キャリアである正孔の動きを阻害するので、一
般の単結晶シリコンバルクトランジスタに比べ、移動度
が小さい。このため薄膜トランジスタはオン電流が小さ
いという欠点がある。
多結晶シリコンの薄膜が多結晶であるため、粒界が多数
存在し、キャリアである正孔の動きを阻害するので、一
般の単結晶シリコンバルクトランジスタに比べ、移動度
が小さい。このため薄膜トランジスタはオン電流が小さ
いという欠点がある。
【００２８】更に、低消費電流を実現するために、薄膜
トランジスタのドレイン端にＰ型不純物濃度の薄い領域
を設けているが、この領域は抵抗体として働くために、
特に低電圧がソース、ゲートに印加された状態では、オ
ン電流が更に減少する。
トランジスタのドレイン端にＰ型不純物濃度の薄い領域
を設けているが、この領域は抵抗体として働くために、
特に低電圧がソース、ゲートに印加された状態では、オ
ン電流が更に減少する。
【００２９】前述のとおり、従来の薄膜トランジスタ
は、そのチャネル上に、約2000Åから3000Å程度の層間
絶縁膜を挾んで、ビット線が配置されており、正規のゲ
ート電極とは別に、ビット線が背面から薄膜トランジス
タのゲート電極として作用する。
は、そのチャネル上に、約2000Åから3000Å程度の層間
絶縁膜を挾んで、ビット線が配置されており、正規のゲ
ート電極とは別に、ビット線が背面から薄膜トランジス
タのゲート電極として作用する。
【００３０】このゲート効果について、薄膜トランジス
タのゲート電圧ＶGとドレイン−ソース電流ＩDSの特性
の一例を示す図８を参照して説明する。なお、図８にお
いて縦軸のドレイン−ソース電流ＩDSは対数スケールで
ある（一例としてＬＤＤ構造の薄膜トランジスタのオフ
電流は１０-14Ａ程度とされる）。
タのゲート電圧ＶGとドレイン−ソース電流ＩDSの特性
の一例を示す図８を参照して説明する。なお、図８にお
いて縦軸のドレイン−ソース電流ＩDSは対数スケールで
ある（一例としてＬＤＤ構造の薄膜トランジスタのオフ
電流は１０-14Ａ程度とされる）。
【００３１】図８の一点鎖線に示す通り、ビット線の電
位により薄膜トランジスタの特性が変動する。ビット線
の電位が電源電位Ｖｃｃの場合、薄膜トランジスタがオ
フする方向に作用し、薄膜トランジスタの閾値電圧（絶
対値）が大きくなる。
位により薄膜トランジスタの特性が変動する。ビット線
の電位が電源電位Ｖｃｃの場合、薄膜トランジスタがオ
フする方向に作用し、薄膜トランジスタの閾値電圧（絶
対値）が大きくなる。
【００３２】また、ビット線の電位がＧＮＤ電位である
場合、図８の破線に示すように、薄膜トランジスタがオ
ンする方向に作用して薄膜トランジスタの閾値電圧（絶
対値）は小さくなる。
場合、図８の破線に示すように、薄膜トランジスタがオ
ンする方向に作用して薄膜トランジスタの閾値電圧（絶
対値）は小さくなる。
【００３３】このように、ある電圧での薄膜トランジス
タのオン電流は、ビット線の電位によって変動し、ビッ
ト線の電位がＧＮＤレベルにある時に、薄膜トランジス
タのオン電流が多いことになる。
タのオン電流は、ビット線の電位によって変動し、ビッ
ト線の電位がＧＮＤレベルにある時に、薄膜トランジス
タのオン電流が多いことになる。
【００３４】前述の従来のスタティックＲＡＭのメモリ
セルでは、例えば“１”データをメモリセルに書き込む
場合、Ｈｉｇｈの電位を書き込むノードＮ１にドレイン
が接続される薄膜トランジスタＴ１のチャネル上層に
は、Ｈｉｇｈ電位のビット線Ｂが存在し、逆にＬｏｗ電
位を書き込むノードＮ２にドレインが接続される薄膜ト
ランジスタＴ２のチャネル上層には、ＧＮＤ電位のビッ
ト線Ｂ￣が存在し、それぞれ、寄生薄膜トランジスタＴ
３、Ｔ４として作用し（図１２参照）、正規薄膜トラン
ジスタＴ１，Ｔ２の動作を阻害する方向に働く。
セルでは、例えば“１”データをメモリセルに書き込む
場合、Ｈｉｇｈの電位を書き込むノードＮ１にドレイン
が接続される薄膜トランジスタＴ１のチャネル上層に
は、Ｈｉｇｈ電位のビット線Ｂが存在し、逆にＬｏｗ電
位を書き込むノードＮ２にドレインが接続される薄膜ト
ランジスタＴ２のチャネル上層には、ＧＮＤ電位のビッ
ト線Ｂ￣が存在し、それぞれ、寄生薄膜トランジスタＴ
３、Ｔ４として作用し（図１２参照）、正規薄膜トラン
ジスタＴ１，Ｔ２の動作を阻害する方向に働く。
【００３５】すなわち、Ｈｉｇｈ電位が書き込まれるノ
ードＮ１に接続される薄膜トランジスタＴ１のオン電流
は減少することになり、このノードＮ１をより安定にす
るために電源電位にまで充電する時間が長くなる。この
ため、低電圧での動作余裕がなくなり、動作可能な電圧
の下限が上昇すると言う欠点がある。そして、低電圧に
おける薄膜トランジスタの動作余裕の減少は、５Ｖ系か
ら３Ｖ系への移行等電源電圧の低電圧化に伴い、スタテ
ィックＲＡＭの動作安定性の点で重大な問題となる。
ードＮ１に接続される薄膜トランジスタＴ１のオン電流
は減少することになり、このノードＮ１をより安定にす
るために電源電位にまで充電する時間が長くなる。この
ため、低電圧での動作余裕がなくなり、動作可能な電圧
の下限が上昇すると言う欠点がある。そして、低電圧に
おける薄膜トランジスタの動作余裕の減少は、５Ｖ系か
ら３Ｖ系への移行等電源電圧の低電圧化に伴い、スタテ
ィックＲＡＭの動作安定性の点で重大な問題となる。
【００３６】従って、本発明は前記問題点を解消し、薄
膜トランジスタを負荷に用いたスタティックＲＡＭにお
いて、低電圧動作の下限を下げること可能とし、メモリ
セルの安定性を向上する事を目的とする。
膜トランジスタを負荷に用いたスタティックＲＡＭにお
いて、低電圧動作の下限を下げること可能とし、メモリ
セルの安定性を向上する事を目的とする。
【００３７】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、一対の薄膜トランジスタを負荷素子とす
るフリップフロップから成るメモリセルを有する半導体
記憶装置において、真値出力端に接続された一の薄膜ト
ランジスタ上には補値ビット線が配され、補値出力端に
接続された他の薄膜トランジスタ上には真値ビット線が
配されたことを特徴とする半導体記憶装置を提供する。
め、本発明は、一対の薄膜トランジスタを負荷素子とす
るフリップフロップから成るメモリセルを有する半導体
記憶装置において、真値出力端に接続された一の薄膜ト
ランジスタ上には補値ビット線が配され、補値出力端に
接続された他の薄膜トランジスタ上には真値ビット線が
配されたことを特徴とする半導体記憶装置を提供する。
【００３８】本発明においては、前記一の薄膜トランジ
スタのチャネル領域の上層に前記補値ビット線が配置さ
れ、且つ前記他の薄膜トランジスタのチャネル領域の上
層に前記真値ビット線が配置されて成ることを特徴とし
ている。
スタのチャネル領域の上層に前記補値ビット線が配置さ
れ、且つ前記他の薄膜トランジスタのチャネル領域の上
層に前記真値ビット線が配置されて成ることを特徴とし
ている。
【００３９】また、本発明の半導体記憶装置は、その好
適な態様において、一対の駆動用トランジスタと、負荷
素子として一対（第１及び第２）の薄膜トランジスタを
備えたフリップフロップと、該フリップフロップのデー
タ蓄積ノードと一対（第１及び第２）のビット線との間
でデータの入出力を行なう一対（第１及び第２）の伝達
トランジスタからなるメモリセルを有する半導体記憶装
置において、前記第１の薄膜トランジスタのドレイン領
域が前記第１の伝達トランジスタを介して前記第１のビ
ット線と接続され、且つ前記第２の薄膜トランジスタの
ドレイン領域が前記第２の伝達トランジスタを介して前
記第２のビット線に接続され、前記第１の薄膜トランジ
スタの多結晶シリコンからなるチャネル領域に対して、
前記第１の薄膜トランジスタのゲート電極が下層に配置
されると共に前記第２のビット線が層間絶縁膜を介して
上層に配置され、且つ前記第２の薄膜トランジスタの多
結晶シリコンからなるチャネル領域に対して、前記第２
の薄膜トランジスタのゲート電極が下層に配置されると
共に前記第１のビット線が層間絶縁膜を介して上層に配
置されていることを特徴とする。
適な態様において、一対の駆動用トランジスタと、負荷
素子として一対（第１及び第２）の薄膜トランジスタを
備えたフリップフロップと、該フリップフロップのデー
タ蓄積ノードと一対（第１及び第２）のビット線との間
でデータの入出力を行なう一対（第１及び第２）の伝達
トランジスタからなるメモリセルを有する半導体記憶装
置において、前記第１の薄膜トランジスタのドレイン領
域が前記第１の伝達トランジスタを介して前記第１のビ
ット線と接続され、且つ前記第２の薄膜トランジスタの
ドレイン領域が前記第２の伝達トランジスタを介して前
記第２のビット線に接続され、前記第１の薄膜トランジ
スタの多結晶シリコンからなるチャネル領域に対して、
前記第１の薄膜トランジスタのゲート電極が下層に配置
されると共に前記第２のビット線が層間絶縁膜を介して
上層に配置され、且つ前記第２の薄膜トランジスタの多
結晶シリコンからなるチャネル領域に対して、前記第２
の薄膜トランジスタのゲート電極が下層に配置されると
共に前記第１のビット線が層間絶縁膜を介して上層に配
置されていることを特徴とする。
【００４０】さらに、本発明においては、前記メモリセ
ルに対して一対のワード線を設け、前記一対のワード線
を前記一対の伝達トランジスタのゲート電極にそれぞれ
接続する構成としてもよい。
ルに対して一対のワード線を設け、前記一対のワード線
を前記一対の伝達トランジスタのゲート電極にそれぞれ
接続する構成としてもよい。
【００４１】
【作用】本発明によれば、薄膜トランジスタを負荷とし
て用いた半導体スタティックＲＡＭのビット線を、伝達
トランジスタを介して接続される薄膜トランジスタと対
の他方の薄膜トランジスタのチャネル上に層間絶縁膜を
介して配置することにより、正規のゲートと寄生ゲート
に同電位が印加されることになり、ビット線がゲート電
極として作用することにより、データ書き込み直後にＨ
ｉｇｈ電位のノードに流れ込む薄膜トランジスタのオン
電流が増加し、Ｈｉｇｈ電位（例えば電源電位）へのノ
ードの充電時間が大幅に縮減し、これにより、低電圧で
の動作電圧の下限を下げることができる。また、本発明
によれば、メモリセルに対して一対のワード線を設けた
ことによりメモリセルが対称的に構成され、このため動
作安定性が増し、低電圧での動作余裕を向上させてい
る。
て用いた半導体スタティックＲＡＭのビット線を、伝達
トランジスタを介して接続される薄膜トランジスタと対
の他方の薄膜トランジスタのチャネル上に層間絶縁膜を
介して配置することにより、正規のゲートと寄生ゲート
に同電位が印加されることになり、ビット線がゲート電
極として作用することにより、データ書き込み直後にＨ
ｉｇｈ電位のノードに流れ込む薄膜トランジスタのオン
電流が増加し、Ｈｉｇｈ電位（例えば電源電位）へのノ
ードの充電時間が大幅に縮減し、これにより、低電圧で
の動作電圧の下限を下げることができる。また、本発明
によれば、メモリセルに対して一対のワード線を設けた
ことによりメモリセルが対称的に構成され、このため動
作安定性が増し、低電圧での動作余裕を向上させてい
る。
【００４２】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００４３】
【実施例１】図２及び図３は本発明の第一の実施例の平
面図であり、図２は図３の同一平面の下層を示す、図１
は図２及び図３のＡ−Ａ′線についての断面図である。
図４は本発明の第一の実施例の回路図である。
面図であり、図２は図３の同一平面の下層を示す、図１
は図２及び図３のＡ−Ａ′線についての断面図である。
図４は本発明の第一の実施例の回路図である。
【００４４】まず、本発明の半導体装置の製造方法につ
いて簡単に説明する。
いて簡単に説明する。
【００４５】Ｎ型半導体基板１にＰ型不純物ボロンを注
入し、熱拡散してＰ型ウェル領域２を形成する。この領
域２に窒化膜をマスクとして酸化することにより素子分
離酸化膜３を形成する。
入し、熱拡散してＰ型ウェル領域２を形成する。この領
域２に窒化膜をマスクとして酸化することにより素子分
離酸化膜３を形成する。
【００４６】次にゲート酸化膜４を酸化成長させた後、
ゲート電極としての第１層多結晶シリコン５〜７を成
長、パターンニングして形成する。この第１層多結晶シ
リコン５〜７と素子分離酸化膜３をマスクとして、ソー
ス及びドレイン領域としての拡散層領域８をＮ型不純物
砒素を注入して形成する。
ゲート電極としての第１層多結晶シリコン５〜７を成
長、パターンニングして形成する。この第１層多結晶シ
リコン５〜７と素子分離酸化膜３をマスクとして、ソー
ス及びドレイン領域としての拡散層領域８をＮ型不純物
砒素を注入して形成する。
【００４７】次に、層間絶縁膜９を成長し、コンタクト
ホール10を開口した後、ＧＮＤ配線及び伝達薄膜トラン
ジスタとビット線を接続するための配線としての第２層
多結晶シリコン11、12を形成する。
ホール10を開口した後、ＧＮＤ配線及び伝達薄膜トラン
ジスタとビット線を接続するための配線としての第２層
多結晶シリコン11、12を形成する。
【００４８】この後、層間絶縁膜13を堆積し、コンタク
トホール14を開口する。この上に薄膜トランジスタのゲ
ート電極としての第３層多結晶シリコン15を形成する。
トホール14を開口する。この上に薄膜トランジスタのゲ
ート電極としての第３層多結晶シリコン15を形成する。
【００４９】この後、薄膜トランジスタのゲート酸化膜
16を200〜500Å程度ＣＶＤ法で堆積し、コンタクトホー
ル18を開口し、上層に薄膜トランジスタのソース、チャ
ネル、ドレイン領域としての第４層多結晶シリコン17を
アモルファスシリコンを成長した後、熱処理して結晶化
することにより形成する。
16を200〜500Å程度ＣＶＤ法で堆積し、コンタクトホー
ル18を開口し、上層に薄膜トランジスタのソース、チャ
ネル、ドレイン領域としての第４層多結晶シリコン17を
アモルファスシリコンを成長した後、熱処理して結晶化
することにより形成する。
【００５０】通常、薄膜トランジスタのオフ電流を削減
するために、薄膜トランジスタのドレイン領域にＰ型不
純物濃度の薄い領域20を設けて、ドレイン端にかかる電
界を削減している。このために、第４層多結晶シリコン
17のチャネル端からドレイン領域にホトレジストをマス
クして薄い濃度のボロンを注入する。
するために、薄膜トランジスタのドレイン領域にＰ型不
純物濃度の薄い領域20を設けて、ドレイン端にかかる電
界を削減している。このために、第４層多結晶シリコン
17のチャネル端からドレイン領域にホトレジストをマス
クして薄い濃度のボロンを注入する。
【００５１】この後、第４層多結晶シリコン17のソー
ス、ドレイン領域にホトレジストをマスクとして、Ｐ型
不純物フッ化ボロンを注入して形成する。
ス、ドレイン領域にホトレジストをマスクとして、Ｐ型
不純物フッ化ボロンを注入して形成する。
【００５２】次に、層間絶縁膜19を成長し、ビット線接
続用としての第２層多結晶シリコン12上にコンタクトホ
ール23を開口する。この上に、ビット線としての金属配
線21を成長、パターンニングする。
続用としての第２層多結晶シリコン12上にコンタクトホ
ール23を開口する。この上に、ビット線としての金属配
線21を成長、パターンニングする。
【００５３】ここで、ビット線としての金属配線21は、
第２層多結晶シリコン12を介して伝達トランジスタＱ５
と接続されており、金属配線21は、伝達トランジスタＱ
５を介してドレインが接続される薄膜トランジスタＴ５
のチャネル上ではなく、もう一方のノードに接続される
薄膜トランジスタＴ６のチャネル上に配置されている。
第２層多結晶シリコン12を介して伝達トランジスタＱ５
と接続されており、金属配線21は、伝達トランジスタＱ
５を介してドレインが接続される薄膜トランジスタＴ５
のチャネル上ではなく、もう一方のノードに接続される
薄膜トランジスタＴ６のチャネル上に配置されている。
【００５４】また、他方のビット線としての金属配線も
同様に、そのビット線と伝達トランジスタを介してドレ
インが接続される薄膜トランジスタではなく、もう一方
の薄膜トランジスタのチャネル上に配置されている。
同様に、そのビット線と伝達トランジスタを介してドレ
インが接続される薄膜トランジスタではなく、もう一方
の薄膜トランジスタのチャネル上に配置されている。
【００５５】図４に、上記スタティックＲＡＭのメモリ
セルの回路図を示す。図４の回路図に示すように、ビッ
ト線をゲート電極とした寄生薄膜トランジスタＴ７、Ｔ
８が存在している。
セルの回路図を示す。図４の回路図に示すように、ビッ
ト線をゲート電極とした寄生薄膜トランジスタＴ７、Ｔ
８が存在している。
【００５６】ここで、このメモリセルにデータ“１”を
書き込む場合、不図示の書き込みドライバーによりビッ
ト線ＢがＨｉｇｈ電位に、ビット線Ｂ￣がＬｏｗ電位に
なる。なお、一般にＨｉｇｈ電位は電源電位、Ｌｏｗ電
位はＧＮＤ電位である。
書き込む場合、不図示の書き込みドライバーによりビッ
ト線ＢがＨｉｇｈ電位に、ビット線Ｂ￣がＬｏｗ電位に
なる。なお、一般にＨｉｇｈ電位は電源電位、Ｌｏｗ電
位はＧＮＤ電位である。
【００５７】このビット線の電位が、ワード線ＷがＨｉ
ｇｈ電位とされて選択されたメモリセルのノードＮ３、
Ｎ４に伝達トランジスタＱ５、Ｑ６を介して伝達され
る。
ｇｈ電位とされて選択されたメモリセルのノードＮ３、
Ｎ４に伝達トランジスタＱ５、Ｑ６を介して伝達され
る。
【００５８】前記従来例で説明したように、ノードに
は、Ｌｏｗ電位としてＧＮＤ電位が伝達され、Ｈｉｇｈ
電位として、電源電位Ｖｃｃから伝達トランジスタの閾
値電圧ＶＴと基板バイアス効果αだけ降下した電位Ｖｃ
ｃ−ＶＴ−αが伝達される。
は、Ｌｏｗ電位としてＧＮＤ電位が伝達され、Ｈｉｇｈ
電位として、電源電位Ｖｃｃから伝達トランジスタの閾
値電圧ＶＴと基板バイアス効果αだけ降下した電位Ｖｃ
ｃ−ＶＴ−αが伝達される。
【００５９】ここで、Ｈｉｇｈ電位のノードＮ３にドレ
インが接続される薄膜トランジスタＴ５のゲート電極に
は、対ノードＮ４のＧＮＤ電位が印加されるため、薄膜
トランジスタＴ５はオン状態となり、更に、正規ゲート
電極である第３層多結晶シリコン15の反対面にビット線
Ｂ￣が存在し、これがＧＮＤ電位であるので、寄生薄膜
トランジスタＴ７をオンさせる方向に働く。
インが接続される薄膜トランジスタＴ５のゲート電極に
は、対ノードＮ４のＧＮＤ電位が印加されるため、薄膜
トランジスタＴ５はオン状態となり、更に、正規ゲート
電極である第３層多結晶シリコン15の反対面にビット線
Ｂ￣が存在し、これがＧＮＤ電位であるので、寄生薄膜
トランジスタＴ７をオンさせる方向に働く。
【００６０】すなわち、このビット線Ｂ￣が寄生ゲート
電極として、薄膜トランジスタＴ５の正規ゲート電極
と、ダブルゲートとして働くことになる。
電極として、薄膜トランジスタＴ５の正規ゲート電極
と、ダブルゲートとして働くことになる。
【００６１】ここで、正規ゲート電極だけが印加された
場合の薄膜トランジスタの特性を図８に実線で示す。ま
た、正規ゲート電極と、ビット線をゲート電極として該
ゲートに正規ゲートと同一電位が印加された場合の薄膜
トランジスタの特性を図８に破線で示す。
場合の薄膜トランジスタの特性を図８に実線で示す。ま
た、正規ゲート電極と、ビット線をゲート電極として該
ゲートに正規ゲートと同一電位が印加された場合の薄膜
トランジスタの特性を図８に破線で示す。
【００６２】図８に示すように、正規ゲートと寄生ゲー
トが同電位印加された場合（破線）、ビット線がゲート
電極として作用することにより、正規ゲート電極だけが
印加された場合（実線）と比較して、薄膜トランジスタ
のオン電流は、５倍程度増加している。
トが同電位印加された場合（破線）、ビット線がゲート
電極として作用することにより、正規ゲート電極だけが
印加された場合（実線）と比較して、薄膜トランジスタ
のオン電流は、５倍程度増加している。
【００６３】薄膜トランジスタのオン電流が５倍程度増
加することにより、Ｈｉｇｈ電位が書き込まれたノード
に流れ込む電流は５倍程度増えることになり、逆に、抵
抗は５分の１程度に低下することになる。前記の通り、
Ｈｉｇｈ電位（例えば3.6Ｖ）のノードを電源電位Ｖｃ
ｃまで充電する時間は、ノードの容量をＣ、負荷抵抗を
Ｒとして時定数ＣＲで計算されるので、本実施例では、
時定数ＣＲの値は略１／５程度に低減され、このため、
正規ゲート電極だけが印加された場合と比較して、充電
時間は１／５となる。
加することにより、Ｈｉｇｈ電位が書き込まれたノード
に流れ込む電流は５倍程度増えることになり、逆に、抵
抗は５分の１程度に低下することになる。前記の通り、
Ｈｉｇｈ電位（例えば3.6Ｖ）のノードを電源電位Ｖｃ
ｃまで充電する時間は、ノードの容量をＣ、負荷抵抗を
Ｒとして時定数ＣＲで計算されるので、本実施例では、
時定数ＣＲの値は略１／５程度に低減され、このため、
正規ゲート電極だけが印加された場合と比較して、充電
時間は１／５となる。
【００６４】従って、本実施例では、書き込み期間にお
いて、ビット線（デジット線ともいう）に書き込み電圧
が印加された状態であれば、薄膜トランジスタに、正規
ゲート電極と共に薄膜トランジスタのチャネル上部に配
置されたビット線がゲート電極として作用し、このため
従来例よりも少なくとも５倍程度速くノードを充電する
ことができる。
いて、ビット線（デジット線ともいう）に書き込み電圧
が印加された状態であれば、薄膜トランジスタに、正規
ゲート電極と共に薄膜トランジスタのチャネル上部に配
置されたビット線がゲート電極として作用し、このため
従来例よりも少なくとも５倍程度速くノードを充電する
ことができる。
【００６５】このように、薄膜トランジスタを介してＨ
ｉｇｈ電位のノードが電源電位に高速に充電可能である
ことは、ノードに印加されるＨｉｇｈ電位が低電圧の場
合においてもメモリセルの動作の安定性を保証し、低電
圧での動作余裕を向上させるものである。本実施例によ
れば、低電圧での動作電圧の下限を、一例として0.2〜
0.3Ｖ程度下げることができ、メモリセルの安定性を向
上させている。
ｉｇｈ電位のノードが電源電位に高速に充電可能である
ことは、ノードに印加されるＨｉｇｈ電位が低電圧の場
合においてもメモリセルの動作の安定性を保証し、低電
圧での動作余裕を向上させるものである。本実施例によ
れば、低電圧での動作電圧の下限を、一例として0.2〜
0.3Ｖ程度下げることができ、メモリセルの安定性を向
上させている。
【００６６】
【実施例２】次に本発明の第２の実施例について図面を
参照して説明する。図５及び図６は本発明の第２の実施
例の平面図である。図５は図６の同一平面の下層を示
す。図７にその回路図を示す。
参照して説明する。図５及び図６は本発明の第２の実施
例の平面図である。図５は図６の同一平面の下層を示
す。図７にその回路図を示す。
【００６７】本実施例の製造方法は、前記第１の実施例
と同様な製造法に従うため、その説明を省略する。
と同様な製造法に従うため、その説明を省略する。
【００６８】前記第１の実施例では、メモリセルのフリ
ップフロップは非対称であり、一つのメモリセルに一本
のワード線が備えられた構造であったのに対して、本実
施例では、一つのメモリセルに２本のワード線Ｗ１、Ｗ
２が備えられ、ワード線Ｗ１、Ｗ２は、伝達トランジス
タＱ５、Ｑ６のゲート電極にそれぞれ接続され、メモリ
セルのフリップフロップは対称である。
ップフロップは非対称であり、一つのメモリセルに一本
のワード線が備えられた構造であったのに対して、本実
施例では、一つのメモリセルに２本のワード線Ｗ１、Ｗ
２が備えられ、ワード線Ｗ１、Ｗ２は、伝達トランジス
タＱ５、Ｑ６のゲート電極にそれぞれ接続され、メモリ
セルのフリップフロップは対称である。
【００６９】すなわち、図７の伝達トランジスタＱ５と
Ｑ６、駆動トランジスタＱ７とＱ８、薄膜トランジスタ
Ｔ５とＴ６の素子形状（図５、６参照）を互いに同一に
することができる。このようにメモリセルのトランジス
タの対称性のために、メモリセルのフリップフロップが
対称性を有し、前記第１の実施例の非対称型に比べメモ
リセルの安定性が高く、低電圧動作の下限が低くなりノ
ード電位に印加されるＨｉｇｈ電位が低電圧で低くなっ
た場合にも、メモリセルの安定性が確保されるという利
点を有する。
Ｑ６、駆動トランジスタＱ７とＱ８、薄膜トランジスタ
Ｔ５とＴ６の素子形状（図５、６参照）を互いに同一に
することができる。このようにメモリセルのトランジス
タの対称性のために、メモリセルのフリップフロップが
対称性を有し、前記第１の実施例の非対称型に比べメモ
リセルの安定性が高く、低電圧動作の下限が低くなりノ
ード電位に印加されるＨｉｇｈ電位が低電圧で低くなっ
た場合にも、メモリセルの安定性が確保されるという利
点を有する。
【００７０】図７に示す回路構成に対して、ビット線
Ｂ、Ｂ￣を薄膜トランジスタＴ５、Ｔ６に対してクロス
させて接続し（図７では、図４に示す寄生トランジスタ
Ｔ７、Ｔ８は不図示）、前記第１の実施例と同様に、薄
膜トランジスタＴ５のチャネル領域上層にビット線Ｂ￣
が配置され、薄膜トランジスタＴ６のチャネル領域の上
層にビット線Ｂが配置される。この場合、データ書き込
み時のＬｏｗ電位のビット線がゲート電圧として、ノー
ドをＨｉｇｈ電位に充電すべき薄膜トランジスタのチャ
ネルに作用する。これにより、より速くＨｉｇｈノード
を充電することができるので、メモリセルの対称性と併
せて、メモリセルの安定性が更に向上し、低電圧動作の
下限が下がる。
Ｂ、Ｂ￣を薄膜トランジスタＴ５、Ｔ６に対してクロス
させて接続し（図７では、図４に示す寄生トランジスタ
Ｔ７、Ｔ８は不図示）、前記第１の実施例と同様に、薄
膜トランジスタＴ５のチャネル領域上層にビット線Ｂ￣
が配置され、薄膜トランジスタＴ６のチャネル領域の上
層にビット線Ｂが配置される。この場合、データ書き込
み時のＬｏｗ電位のビット線がゲート電圧として、ノー
ドをＨｉｇｈ電位に充電すべき薄膜トランジスタのチャ
ネルに作用する。これにより、より速くＨｉｇｈノード
を充電することができるので、メモリセルの対称性と併
せて、メモリセルの安定性が更に向上し、低電圧動作の
下限が下がる。
【００７１】
【発明の効果】以上説明したように、本発明によれば、
薄膜トランジスタを負荷として用いたメモリセルを有す
る半導体スタティックＲＡＭにおいて、ビット線を、伝
達トランジスタを介して接続される薄膜トランジスタと
対の他方の薄膜トランジスタのチャネル上に層間絶縁膜
を挾んで配置することにより、ビット線がゲート電極と
して作用し、データ書き込み直後のＨｉｇｈ電位のノー
ドに流れ込む薄膜トランジスタの電流が増加し、これに
より、低電圧での動作電圧の下限を下げることを可能と
し、メモリセルの安定性を向上させるという効果を奏す
る。
薄膜トランジスタを負荷として用いたメモリセルを有す
る半導体スタティックＲＡＭにおいて、ビット線を、伝
達トランジスタを介して接続される薄膜トランジスタと
対の他方の薄膜トランジスタのチャネル上に層間絶縁膜
を挾んで配置することにより、ビット線がゲート電極と
して作用し、データ書き込み直後のＨｉｇｈ電位のノー
ドに流れ込む薄膜トランジスタの電流が増加し、これに
より、低電圧での動作電圧の下限を下げることを可能と
し、メモリセルの安定性を向上させるという効果を奏す
る。
【００７２】また、本発明によれば、メモリセルの伝達
トランジスタを選択するワード線を２つ備えたことによ
り、メモリセルのフリップフロップが対称性を有し、メ
モリセルの動作安定性を一層向上させると共に、低電圧
動作の下限を更に低くするという利点を有する。
トランジスタを選択するワード線を２つ備えたことによ
り、メモリセルのフリップフロップが対称性を有し、メ
モリセルの動作安定性を一層向上させると共に、低電圧
動作の下限を更に低くするという利点を有する。
【図１】本発明の第１の実施例の断面図（図２及び図３
のＡ−Ａ′線についての断面）である。
のＡ−Ａ′線についての断面）である。
【図２】本発明の第１の実施例の平面図である。
【図３】本発明の第１の実施例の平面図である。
【図４】本発明の第１の実施例の回路図である。
【図５】本発明の第２の実施例の平面図である。
【図６】本発明の第２の実施例の平面図である。
【図７】本発明の第２の実施例の回路図である。
【図８】本発明の薄膜トランジスタのＩDS−ＶG特性図
である。
である。
【図９】従来例の断面図（図１０及び図１１のＢ−Ｂ′
線についての断面）である。
線についての断面）である。
【図１０】従来例の平面図である。
【図１１】従来例の平面図である。
【図１２】従来例のメモリセルの回路図である。
１、101 Ｎ型半導体基板 ２、102 Ｐ型ウェル領域 ３、103 素子分離酸化膜 ４、104 ゲート酸化膜 ５、50、105 駆動トランジスタのゲート電極としての
第１層多結晶シリコン膜 ６、７、51、106 伝達トラ
ンジスタのゲート電極としての第１層多結晶シリコン膜 ８、53、107 Ｎ+拡散層領域 ９、13、19、108、111、117 層間絶縁膜 10、14、18、22、23、52、54、56、58、60、109、112、
115、118、121 コンタクトホール 11、12、55、110 第２層多結晶シリコン膜 15、57、113 第３層多結晶シリコン膜 16、114 薄膜トランジスタのゲート酸化膜 17、59、116 第４層多結晶シリコン膜 21、61、119 ビット線としての金属配線 Ｗ、Ｗ１、Ｗ２ ワード線 Ｂ、Ｂ￣ ビット線 Ｑ１、Ｑ２、Ｑ５、Ｑ６ 伝達トランジスタ Ｑ３、Ｑ４、Ｑ７、Ｑ８ 駆動トランジスタ Ｔ１、Ｔ２、Ｔ５、Ｔ６ 薄膜トランジスタ Ｔ３、Ｔ４、Ｔ７、Ｔ８ 寄生薄膜トランジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ４ ノード
第１層多結晶シリコン膜 ６、７、51、106 伝達トラ
ンジスタのゲート電極としての第１層多結晶シリコン膜 ８、53、107 Ｎ+拡散層領域 ９、13、19、108、111、117 層間絶縁膜 10、14、18、22、23、52、54、56、58、60、109、112、
115、118、121 コンタクトホール 11、12、55、110 第２層多結晶シリコン膜 15、57、113 第３層多結晶シリコン膜 16、114 薄膜トランジスタのゲート酸化膜 17、59、116 第４層多結晶シリコン膜 21、61、119 ビット線としての金属配線 Ｗ、Ｗ１、Ｗ２ ワード線 Ｂ、Ｂ￣ ビット線 Ｑ１、Ｑ２、Ｑ５、Ｑ６ 伝達トランジスタ Ｑ３、Ｑ４、Ｑ７、Ｑ８ 駆動トランジスタ Ｔ１、Ｔ２、Ｔ５、Ｔ６ 薄膜トランジスタ Ｔ３、Ｔ４、Ｔ７、Ｔ８ 寄生薄膜トランジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ４ ノード
Claims (4)
- 【請求項１】一対の薄膜トランジスタを負荷素子とする
フリップフロップから成るメモリセルを有する半導体記
憶装置において、 真値出力端に接続された一の薄膜トランジスタ上には補
値ビット線が配され、補値出力端に接続された他の薄膜
トランジスタ上には真値ビット線が配されたことを特徴
とする半導体記憶装置。 - 【請求項２】前記一の薄膜トランジスタのチャネル領域
の上層に前記補値ビット線が配置され、且つ前記他の薄
膜トランジスタのチャネル領域の上層に前記真値ビット
線が配置されて成ることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】一対の駆動用トランジスタと、負荷素子と
して一対（第１及び第２）の薄膜トランジスタを備えた
フリップフロップと、該フリップフロップのデータ蓄積
ノードと一対（第１及び第２）のビット線との間でデー
タの入出力を行なう一対（第１及び第２）の伝達トラン
ジスタからなるメモリセルを有する半導体記憶装置にお
いて、 前記第１の薄膜トランジスタのドレイン領域が前記第１
の伝達トランジスタを介して前記第１のビット線と接続
され、且つ前記第２の薄膜トランジスタのドレイン領域
が前記第２の伝達トランジスタを介して前記第２のビッ
ト線に接続され、 前記第１の薄膜トランジスタの多結晶シリコンからなる
チャネル領域に対して、前記第１の薄膜トランジスタの
ゲート電極が下層に配置されると共に前記第２のビット
線が層間絶縁膜を介して上層に配置され、且つ前記第２
の薄膜トランジスタの多結晶シリコンからなるチャネル
領域に対して、前記第２の薄膜トランジスタのゲート電
極が下層に配置されると共に前記第１のビット線が層間
絶縁膜を介して上層に配置されていることを特徴とする
半導体記憶装置。 - 【請求項４】前記メモリセルに対して一対のワード線を
設け、前記一対のワード線が前記一対の伝達トランジス
タのゲート電極にそれぞれ接続されたことを特徴とする
請求項３載の半導体記憶装置。
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| JP6174882A JP2601202B2 (ja) | 1994-07-05 | 1994-07-05 | 半導体記憶装置 |
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- 1994-07-05 JP JP6174882A patent/JP2601202B2/ja not_active Expired - Fee Related
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| US5535155A (en) | 1996-07-09 |
| DE69524486D1 (de) | 2002-01-24 |
| DE69524486T2 (de) | 2002-08-22 |
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| KR0152699B1 (ko) | 1998-12-01 |
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