JPH07282584A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07282584A JPH07282584A JP3210171A JP21017191A JPH07282584A JP H07282584 A JPH07282584 A JP H07282584A JP 3210171 A JP3210171 A JP 3210171A JP 21017191 A JP21017191 A JP 21017191A JP H07282584 A JPH07282584 A JP H07282584A
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- transistor
- tfts
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- inverter circuit
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Abstract
(57)【要約】
【目的】 スタティックＲＡＭのメモリセルを構成する
負荷トランジスタと他の構成素子間にできるＰＮジャン
クションによる記憶ノードの電位の低下を防止する。 【構成】 メモリセルを構成する負荷トランジスタにＮ
型のデプレッション形のＴＦＴ１，２を用い、メモリセ
ルを構成する全てのトランジスタの導電型を同一とす
る。
負荷トランジスタと他の構成素子間にできるＰＮジャン
クションによる記憶ノードの電位の低下を防止する。 【構成】 メモリセルを構成する負荷トランジスタにＮ
型のデプレッション形のＴＦＴ１，２を用い、メモリセ
ルを構成する全てのトランジスタの導電型を同一とす
る。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にスタティックＲＡＭ（以下ＳＲＡＭと記す）の
メモリセルの改良を図ったものに関するものである。
し、特にスタティックＲＡＭ（以下ＳＲＡＭと記す）の
メモリセルの改良を図ったものに関するものである。
【０００２】
【従来の技術】図６は従来の半導体記憶装置（ＳＲＡ
Ｍ）のメモリセル１つ分の等価回路図である。図に示さ
れるようにメモリセルは６つの素子で構成されている。
すなわち１０１，１０２はドライバトランジスタでＮＭ
ＯＳで構成されている。１０３，１０４はアクセストラ
ンジスタでＮＭＯＳで構成されている。１０５，１０６
は負荷トランジスタでＰＭＯＳで構成されている。また
１０７，１０８はビット線、１０９はワード線であり上
記アクセストランジスタ１０３，１０４と接続してい
る。１１０，１１１は電源Ｖｃｃであり、１１２，１１
３は接地ＧＮＤである。
Ｍ）のメモリセル１つ分の等価回路図である。図に示さ
れるようにメモリセルは６つの素子で構成されている。
すなわち１０１，１０２はドライバトランジスタでＮＭ
ＯＳで構成されている。１０３，１０４はアクセストラ
ンジスタでＮＭＯＳで構成されている。１０５，１０６
は負荷トランジスタでＰＭＯＳで構成されている。また
１０７，１０８はビット線、１０９はワード線であり上
記アクセストランジスタ１０３，１０４と接続してい
る。１１０，１１１は電源Ｖｃｃであり、１１２，１１
３は接地ＧＮＤである。
【０００３】次に読み出し動作について説明する。通
常、ワード線１０９はＧＮＤ状態となっており、アクセ
ストランジスタ１０３，１０４がＯＦＦしているため記
憶ノード１１４，１１５のデータはビット線１０７，１
０８へは伝わらない。そして読み出し状態になるとワー
ド線１０９がＶｃｃレベルとなり、アクセストランジス
タ１０３，１０４がＯＮ状態となり、記憶ノード１１
４，１１５のデータがビット線１０７，１０８へ伝えら
れる。
常、ワード線１０９はＧＮＤ状態となっており、アクセ
ストランジスタ１０３，１０４がＯＦＦしているため記
憶ノード１１４，１１５のデータはビット線１０７，１
０８へは伝わらない。そして読み出し状態になるとワー
ド線１０９がＶｃｃレベルとなり、アクセストランジス
タ１０３，１０４がＯＮ状態となり、記憶ノード１１
４，１１５のデータがビット線１０７，１０８へ伝えら
れる。
【０００４】次にデータ保持状態（スタンバイ状態）に
ついて説明する。この場合もワード線１０９はＧＮＤ状
態になっている。今、仮に記憶ノード１１４がＨｉｇｈ
状態、記憶ノード１１５がＬｏｗ状態とする。このとき
負荷トランジスタ１０５はゲート電圧がＬｏｗレベルで
Ｐ型のためＯＮ状態であり電源１１０から記憶ノード１
１４へ電流を供給している状態である。またドライバト
ランジスタ１０１はゲート電圧がＬｏｗレベルでＮ型の
ためｏｆｆ状態で電流を流さない。しかし一般に記憶ノ
ードからはリーク電流が流れるため、例えば記憶ノード
１１４の電位をＨｉｇｈのノードレベルに保つためには
通常負荷トランジスタ１０５を流れる電流がリーク電流
の２ケタ以上必要とされるといわれている。
ついて説明する。この場合もワード線１０９はＧＮＤ状
態になっている。今、仮に記憶ノード１１４がＨｉｇｈ
状態、記憶ノード１１５がＬｏｗ状態とする。このとき
負荷トランジスタ１０５はゲート電圧がＬｏｗレベルで
Ｐ型のためＯＮ状態であり電源１１０から記憶ノード１
１４へ電流を供給している状態である。またドライバト
ランジスタ１０１はゲート電圧がＬｏｗレベルでＮ型の
ためｏｆｆ状態で電流を流さない。しかし一般に記憶ノ
ードからはリーク電流が流れるため、例えば記憶ノード
１１４の電位をＨｉｇｈのノードレベルに保つためには
通常負荷トランジスタ１０５を流れる電流がリーク電流
の２ケタ以上必要とされるといわれている。
【０００５】一方、負荷トランジスタ１０６のゲート電
圧はＨｉｇｈレベルでＰ型のためｏｆｆ状態であり電源
１１１から電流は流れない。逆にドライバトランジスタ
１０２はＯＮ状態で電流を流すため、記憶ノード１１５
は接地１１３側にひかれてＬｏｗレベルとなる。またデ
ータ保持時の電流は現在の技術レベルでは記憶ノードが
Ｌｏｗレベル側の電流、つまり負荷トランジスタ１０６
のｏｆｆ状態（ゲート電圧がＨｉｇｈレベルの状態）の
電流で決まっている。
圧はＨｉｇｈレベルでＰ型のためｏｆｆ状態であり電源
１１１から電流は流れない。逆にドライバトランジスタ
１０２はＯＮ状態で電流を流すため、記憶ノード１１５
は接地１１３側にひかれてＬｏｗレベルとなる。またデ
ータ保持時の電流は現在の技術レベルでは記憶ノードが
Ｌｏｗレベル側の電流、つまり負荷トランジスタ１０６
のｏｆｆ状態（ゲート電圧がＨｉｇｈレベルの状態）の
電流で決まっている。
【０００６】以上のことから負荷トランジスタの特性と
しては、ｏｆｆ状態（ゲート電圧がＨｉｇｈレベルの状
態）の電流が少なく、ＯＮ状態（ゲート電圧がＬｏｗレ
ベルの状態）で多くの電流を流すことが望まれる。
しては、ｏｆｆ状態（ゲート電圧がＨｉｇｈレベルの状
態）の電流が少なく、ＯＮ状態（ゲート電圧がＬｏｗレ
ベルの状態）で多くの電流を流すことが望まれる。
【０００７】次に図６のメモリセルの平面レイアウトを
図７，図８，図１１を用いて説明する。図７はその活性
領域，分離領域，第１ポリシリコン配線を示し、１１６
〜１２２はＮ型活性領域、１２３，１２４は基板を酸化
したＬＯＣＯＳ（Local oxidation of silicon）と呼ば
れる素子分離領域である。また１０９，１２５，１２６
は第１ポリシリコン配線で、トランジスタのゲートをな
している。上記構成においてＮ型活性領域１１６，１１
７及び配線１０９でアクセストランジスタ１０３を構成
し、Ｎ型活性領域１１９，１２０及び配線１０９でアク
セストランジスタ１０４を構成し、Ｎ型活性領域１１
７，１１８及び配線１２６でドライバトランジスタ１０
１を構成し、Ｎ型活性領域１２１，１２２及び配線１２
５でドライバトランジスタ１０２を構成している。
図７，図８，図１１を用いて説明する。図７はその活性
領域，分離領域，第１ポリシリコン配線を示し、１１６
〜１２２はＮ型活性領域、１２３，１２４は基板を酸化
したＬＯＣＯＳ（Local oxidation of silicon）と呼ば
れる素子分離領域である。また１０９，１２５，１２６
は第１ポリシリコン配線で、トランジスタのゲートをな
している。上記構成においてＮ型活性領域１１６，１１
７及び配線１０９でアクセストランジスタ１０３を構成
し、Ｎ型活性領域１１９，１２０及び配線１０９でアク
セストランジスタ１０４を構成し、Ｎ型活性領域１１
７，１１８及び配線１２６でドライバトランジスタ１０
１を構成し、Ｎ型活性領域１２１，１２２及び配線１２
５でドライバトランジスタ１０２を構成している。
【０００８】さらに上記構成においてＮ型活性領域１１
８はＧＮＤ１１２に、Ｎ型活性領域１２２はＧＮＤ１１
３にそれぞれ対応するものである。また１２７〜１２９
は各第１ポリシリコン配線とＮ型活性領域とをつなぐ第
１直接コンタクト（以下直コンと称す）と呼ぶものであ
る。
８はＧＮＤ１１２に、Ｎ型活性領域１２２はＧＮＤ１１
３にそれぞれ対応するものである。また１２７〜１２９
は各第１ポリシリコン配線とＮ型活性領域とをつなぐ第
１直接コンタクト（以下直コンと称す）と呼ぶものであ
る。
【０００９】図８は図７よりも上層のレイアウトを示し
たものであり、第１〜第３ポリシリコン配線を示す。１
３０，１３１は第２ポリシリコン配線でトランジスタの
ゲートをなしている。１３２〜１３７は第３ポリシリコ
ン配線である。第３ポリシリコン配線１３２〜１３４及
び第２ポリシリコン配線１３０で負荷トランジスタ１０
５を構成し、第３ポリシリコン配線１３５〜１３７及び
第２ポリシリコン配線１３１で負荷トランジスタ１０６
を構成している。また第３ポリシリコン配線１３２は電
源Ｖｃｃ１１０、１３５は電源Ｖｃｃ１１１に対応す
る。
たものであり、第１〜第３ポリシリコン配線を示す。１
３０，１３１は第２ポリシリコン配線でトランジスタの
ゲートをなしている。１３２〜１３７は第３ポリシリコ
ン配線である。第３ポリシリコン配線１３２〜１３４及
び第２ポリシリコン配線１３０で負荷トランジスタ１０
５を構成し、第３ポリシリコン配線１３５〜１３７及び
第２ポリシリコン配線１３１で負荷トランジスタ１０６
を構成している。また第３ポリシリコン配線１３２は電
源Ｖｃｃ１１０、１３５は電源Ｖｃｃ１１１に対応す
る。
【００１０】さらに１３８ａ，１３９ａは各第１及び第
２のポリシリコン配線をつなぐ第２の直コン、１３８
ｂ，１３９ｂは第２と第３ポリシリコン配線をつなぐ第
３直コンと呼ばれるものである。ここで示している負荷
トランジスタ１０５，１０６は通常の基板上に形成され
るＰＭＯＳトランジスタではなく、ポリシリコン配線に
より構成されるＰ型の薄膜トランジスタ（Thin Film Tr
ansistor: 以下、ＴＦＴと称す）と呼ばれているもので
ある。このＰ型ＴＦＴに関する詳細は電子情報通信学会
技術研究報告書Vol.89,No.67に示されている。
２のポリシリコン配線をつなぐ第２の直コン、１３８
ｂ，１３９ｂは第２と第３ポリシリコン配線をつなぐ第
３直コンと呼ばれるものである。ここで示している負荷
トランジスタ１０５，１０６は通常の基板上に形成され
るＰＭＯＳトランジスタではなく、ポリシリコン配線に
より構成されるＰ型の薄膜トランジスタ（Thin Film Tr
ansistor: 以下、ＴＦＴと称す）と呼ばれているもので
ある。このＰ型ＴＦＴに関する詳細は電子情報通信学会
技術研究報告書Vol.89,No.67に示されている。
【００１１】図９にはＰ型ＴＦＴの簡単な構造を示す。
図中、１４０はポリシリコンで構成されるＴＦＴのゲー
ト、１４１〜１４３は同一のポリシリコンであり、１４
１はＴＦＴのドレイン領域、１４２はＴＦＴのチャネル
領域、１４３はＴＦＴのソース領域である。ゲート１４
０と、ソース，チャネル領域，ドレイン１４１〜１４３
との間は酸化膜（図示せず）により絶縁されている。図
１０にこのＰ型ＴＦＴの電気特性を示した。これは通常
の基板に作られるＰＭＯＳトランジスタと変わらない。
また流れる電流値Ｉｄはプロセス条件に大きく左右され
る。
図中、１４０はポリシリコンで構成されるＴＦＴのゲー
ト、１４１〜１４３は同一のポリシリコンであり、１４
１はＴＦＴのドレイン領域、１４２はＴＦＴのチャネル
領域、１４３はＴＦＴのソース領域である。ゲート１４
０と、ソース，チャネル領域，ドレイン１４１〜１４３
との間は酸化膜（図示せず）により絶縁されている。図
１０にこのＰ型ＴＦＴの電気特性を示した。これは通常
の基板に作られるＰＭＯＳトランジスタと変わらない。
また流れる電流値Ｉｄはプロセス条件に大きく左右され
る。
【００１２】図８の構成ではＴＦＴのゲートが第２ポリ
シリコン配線１３０及び１３１に、ドレイン領域が第３
ポリシリコン配線１３４，１３７に、チャネル領域が第
３のポリシリコン配線１３３，１３６に、ソース領域が
第３ポリシリコン配線１３２，１３５にそれぞれ対応す
る。
シリコン配線１３０及び１３１に、ドレイン領域が第３
ポリシリコン配線１３４，１３７に、チャネル領域が第
３のポリシリコン配線１３３，１３６に、ソース領域が
第３ポリシリコン配線１３２，１３５にそれぞれ対応す
る。
【００１３】さらに図１１は活性領域，分離領域、第１
ポリシリコン配線，金属配線のレイアウトを示し、中間
の第２，第３のポリシリコン配線は除いて示してある。
図において１４４，１４５は金属配線、１４６，１４７
はＮ+ 活性領域と各金属配線とをつなぐコンタクトであ
る。そして金属配線１４４はビット線１０７に、金属配
線１４５はビット線１０８にそれぞれ対応する。
ポリシリコン配線，金属配線のレイアウトを示し、中間
の第２，第３のポリシリコン配線は除いて示してある。
図において１４４，１４５は金属配線、１４６，１４７
はＮ+ 活性領域と各金属配線とをつなぐコンタクトであ
る。そして金属配線１４４はビット線１０７に、金属配
線１４５はビット線１０８にそれぞれ対応する。
【００１４】次に図７，図８，図１１のＸ−Ｙ線に沿っ
た断面図を図１２に示す。図中１４８はシリコン基板、
１４９は絶縁酸化膜である。他は前述の符号に対応す
る。
た断面図を図１２に示す。図中１４８はシリコン基板、
１４９は絶縁酸化膜である。他は前述の符号に対応す
る。
【００１５】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、図６における記憶ノー
ド１１４または１１５をおおまかに示すと図１３(a) の
ような構成となっており、図のＡ，Ｂ点間に電圧をかけ
ると図１３(b) に示すようなダイオード特性を示す。メ
モリセルにおいては点Ａの電圧は点Ｂの電圧より高いた
め図１３(b) のＶAB≧０の領域が対応する。この領域に
おいてＶABが０．６Ｖ以上でないと電流Ｉは流れない。
これは負荷トランジスタのＰ型領域とアクセストランジ
スタ及びドライバトランジスタのＮ型領域とが接合して
できた、ＰＮジャンクションにより順方向にバイアス電
位を印加した場合にバイアス電圧がダイオードの閾値分
（０．６Ｖ）低下することによる。例えば点Ａが５Ｖ
（Ｖｃｃ）、点Ｂが０Ｖとするとドライバトランジスタ
がｏｆｆして点Ｂから電流が流出しない場合、点Ｂの電
位は４．４Ｖまでは上昇するが、その後は点Ａから電流
が流れないため上昇しない。
は以上のように構成されており、図６における記憶ノー
ド１１４または１１５をおおまかに示すと図１３(a) の
ような構成となっており、図のＡ，Ｂ点間に電圧をかけ
ると図１３(b) に示すようなダイオード特性を示す。メ
モリセルにおいては点Ａの電圧は点Ｂの電圧より高いた
め図１３(b) のＶAB≧０の領域が対応する。この領域に
おいてＶABが０．６Ｖ以上でないと電流Ｉは流れない。
これは負荷トランジスタのＰ型領域とアクセストランジ
スタ及びドライバトランジスタのＮ型領域とが接合して
できた、ＰＮジャンクションにより順方向にバイアス電
位を印加した場合にバイアス電圧がダイオードの閾値分
（０．６Ｖ）低下することによる。例えば点Ａが５Ｖ
（Ｖｃｃ）、点Ｂが０Ｖとするとドライバトランジスタ
がｏｆｆして点Ｂから電流が流出しない場合、点Ｂの電
位は４．４Ｖまでは上昇するが、その後は点Ａから電流
が流れないため上昇しない。
【００１６】この発明は上記のような問題点を解消する
ためになされたもので、記憶ノードのレベルをＶｃｃレ
ベルまで上げることができる半導体記憶装置を得ること
を目的とする。
ためになされたもので、記憶ノードのレベルをＶｃｃレ
ベルまで上げることができる半導体記憶装置を得ること
を目的とする。
【００１７】
【課題を解決するための手段】この発明にかかる半導体
記憶装置（ＳＲＡＭ）は、メモリセルを構成する各イン
バータ回路を、同一導電型のノーマリオンタイプのトラ
ンジスタとノーマリオフタイプのトランジスタとを、電
源と接地間に直列接続して構成し、かつアクセストラン
ジスタを、インバータ回路を構成するトランジスタと同
一導電型のものとしたものである。
記憶装置（ＳＲＡＭ）は、メモリセルを構成する各イン
バータ回路を、同一導電型のノーマリオンタイプのトラ
ンジスタとノーマリオフタイプのトランジスタとを、電
源と接地間に直列接続して構成し、かつアクセストラン
ジスタを、インバータ回路を構成するトランジスタと同
一導電型のものとしたものである。
【００１８】
【作用】この発明においては、メモリセルを構成する各
インバータ回路を、同一導電型のノーマリオンタイプの
トランジスタとノーマリオフタイプのトランジスタと
を、電源と接地間に直列接続して構成し、かつアクセス
トランジスタを、インバータ回路を構成するトランジス
タと同一導電型のものとしたから、メモリセルにおいて
ＰＮ接合部が形成されることがない。
インバータ回路を、同一導電型のノーマリオンタイプの
トランジスタとノーマリオフタイプのトランジスタと
を、電源と接地間に直列接続して構成し、かつアクセス
トランジスタを、インバータ回路を構成するトランジス
タと同一導電型のものとしたから、メモリセルにおいて
ＰＮ接合部が形成されることがない。
【００１９】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例による半導体記憶装置
（ＳＲＡＭ）の単位メモリセルの等価回路図である。図
１において、図６と同一符号は同一または相当部分を示
し、１，２は負荷トランジスタであり、これはＮ型のデ
プレッション形（Ｖth≦０Ｖ）のＴＦＴである。これら
２つのＮ型ＴＦＴは図２(a) に示すようにそのゲート電
極とソース電極とがつながっており、図２(a) の点Ｂが
電源Ｖｃｃ（１１０または１１１）、点Ｃが記憶ノード
（１１４または１１５）と接続されている。
する。図１は本発明の一実施例による半導体記憶装置
（ＳＲＡＭ）の単位メモリセルの等価回路図である。図
１において、図６と同一符号は同一または相当部分を示
し、１，２は負荷トランジスタであり、これはＮ型のデ
プレッション形（Ｖth≦０Ｖ）のＴＦＴである。これら
２つのＮ型ＴＦＴは図２(a) に示すようにそのゲート電
極とソース電極とがつながっており、図２(a) の点Ｂが
電源Ｖｃｃ（１１０または１１１）、点Ｃが記憶ノード
（１１４または１１５）と接続されている。
【００２０】ここで図２(b) に示すＮ型のエンハンスメ
ント型（Ｖth≦０Ｖ）ＴＦＴの特性と、図２(a) のデプ
レッション形（Ｖth≦０Ｖ）ＴＦＴの特性を比較する。
なお以降各電圧及び電流は２点名で示し、例えばドレイ
ンＢ′とソースＣ′の電圧はＶB'C'と示し、電流はＩ
B'C'と示す。図２(c) はエンハンスメント型とデプレッ
ション型のＮ型ＴＦＴのドレイン電圧−ドレイン電流の
関係を示し、図２(b) のエンハンスメント型の場合、ゲ
ート電圧ＶA'C'＝５Ｖのときは曲線αの特性、ゲート電
圧ＶA'C'＝０Ｖのときは曲線βの特性を示す。つまりゲ
ート電圧ＶA'C'によってドレイン電流ＩB'C'が大きく変
わる。しかし図２(a) のディプレッション型の場合はＶ
B'C'＝５ｏｒ０Ｖにおいても曲線γのような特性とな
る。ＶBC＝０Ｖというのはメモリセルにおいては記憶ノ
ードがＨｉｇｈレベル（記憶ノード≒Ｖｃｃ）である。
このディプレッション型のＮ型ＴＦＴはＶth≦０Ｖのた
め、ＶBC＝０ＶでもＯＮ状態なのでＨｉｇｈレベルのリ
ーク電流に比べ２ケタ以上の電流供給能力がある。この
ためＨｉｇｈレベルは安定する。また隣接するトランジ
スタとのＰＮジャンクションの形成の問題がなくＨｉｇ
ｈレベルはＶｃｃまで上昇する。
ント型（Ｖth≦０Ｖ）ＴＦＴの特性と、図２(a) のデプ
レッション形（Ｖth≦０Ｖ）ＴＦＴの特性を比較する。
なお以降各電圧及び電流は２点名で示し、例えばドレイ
ンＢ′とソースＣ′の電圧はＶB'C'と示し、電流はＩ
B'C'と示す。図２(c) はエンハンスメント型とデプレッ
ション型のＮ型ＴＦＴのドレイン電圧−ドレイン電流の
関係を示し、図２(b) のエンハンスメント型の場合、ゲ
ート電圧ＶA'C'＝５Ｖのときは曲線αの特性、ゲート電
圧ＶA'C'＝０Ｖのときは曲線βの特性を示す。つまりゲ
ート電圧ＶA'C'によってドレイン電流ＩB'C'が大きく変
わる。しかし図２(a) のディプレッション型の場合はＶ
B'C'＝５ｏｒ０Ｖにおいても曲線γのような特性とな
る。ＶBC＝０Ｖというのはメモリセルにおいては記憶ノ
ードがＨｉｇｈレベル（記憶ノード≒Ｖｃｃ）である。
このディプレッション型のＮ型ＴＦＴはＶth≦０Ｖのた
め、ＶBC＝０ＶでもＯＮ状態なのでＨｉｇｈレベルのリ
ーク電流に比べ２ケタ以上の電流供給能力がある。この
ためＨｉｇｈレベルは安定する。また隣接するトランジ
スタとのＰＮジャンクションの形成の問題がなくＨｉｇ
ｈレベルはＶｃｃまで上昇する。
【００２１】一方、ＶBC＝５Ｖというのはメモリセルに
おいては記憶ノードがＬｏｗレベル（記憶ノード≒０
Ｖ）である。このとき図１において、例えば記憶ノード
１１５をＬｏｗレベルとすると、電源Ｖｃｃ１１１から
Ｎ型ＴＦＴ２，記憶ノード１１５，ドライバトランジス
タ１０２，ＧＮＤ１１３を介して、図２(c) のＶBC＝５
Ｖのときの曲線γの電流値ＩBCが流れる。これがスタン
バイ電流となる。そしてこの電流値はＮ型ＴＦＴ２のゲ
ート及びチャネル長またはソースドレインの不純物注入
量の調節で減らすことができる。すなわちチャネル長を
長くする、もしくはソース・ドレインの不純物注入量を
低減することによりトランジスタのＯＮ電流を少なく
し、これにより目標のスタンバイ電流の設定を達成する
ことができる。
おいては記憶ノードがＬｏｗレベル（記憶ノード≒０
Ｖ）である。このとき図１において、例えば記憶ノード
１１５をＬｏｗレベルとすると、電源Ｖｃｃ１１１から
Ｎ型ＴＦＴ２，記憶ノード１１５，ドライバトランジス
タ１０２，ＧＮＤ１１３を介して、図２(c) のＶBC＝５
Ｖのときの曲線γの電流値ＩBCが流れる。これがスタン
バイ電流となる。そしてこの電流値はＮ型ＴＦＴ２のゲ
ート及びチャネル長またはソースドレインの不純物注入
量の調節で減らすことができる。すなわちチャネル長を
長くする、もしくはソース・ドレインの不純物注入量を
低減することによりトランジスタのＯＮ電流を少なく
し、これにより目標のスタンバイ電流の設定を達成する
ことができる。
【００２２】このように本実施例によれば、メモリセル
を構成する負荷トランジスタにＮ型でデプレッション形
のＴＦＴ１，２を用いたから、隣接するドライバトラン
ジスタ１０１．１０２やアクセストランジスタ１０３，
１０４との間においてＰＮ接合が生じず電圧降下が起こ
ることがなく、従って記憶ノード１１４，１５５の電位
を電源１１０，１１の電位Ｖｃｃレベルまで上げること
ができる。また負荷トランジスタ１，２のゲート及びチ
ャネル長またはソースドレインの注入量の調節で減らす
ことで、スタンバイ電流を抑えることができる。
を構成する負荷トランジスタにＮ型でデプレッション形
のＴＦＴ１，２を用いたから、隣接するドライバトラン
ジスタ１０１．１０２やアクセストランジスタ１０３，
１０４との間においてＰＮ接合が生じず電圧降下が起こ
ることがなく、従って記憶ノード１１４，１５５の電位
を電源１１０，１１の電位Ｖｃｃレベルまで上げること
ができる。また負荷トランジスタ１，２のゲート及びチ
ャネル長またはソースドレインの注入量の調節で減らす
ことで、スタンバイ電流を抑えることができる。
【００２３】次に本発明の第２の実施例について説明す
る。図３は本発明の実施例２の実施例による半導体記憶
装置の単位メモリセルの等価回路図である。この実施例
では、負荷トランジスタをＮ型ＴＦＴ３，４にしている
点が従来例と異なる。これらのＮ型ＴＦＴは図６におけ
るＰ型ＴＦＴの代わりに用いたもので、接続方法は全く
代わっていない。このＮ型ＴＦＴは図４(a) に示すよう
にＤをドレイン，Ｇをゲート，Ｓをソースとし、図４
(b) はそのゲート電圧ＶGSとドレイン電流ＩDSの関係を
示している。なおドレイン電圧ＶDSは１，３，５Ｖと変
化させている。ゲート電圧ＶGS≧０の領域ではゲート電
圧ＶGSが増加するに従い、ドレイン電流ＩDSも増加して
いる。一方ゲート電圧ＶGS≦０の領域ではゲート電圧Ｖ
GSが減少するに従いドレイン電流ＩDSが増加している。
これは文献ＳＳＤＭのダイジェスト（Extended Abstrac
ts of the 22nd(1990 International)Conference on So
lidState Devices and Materials,Sendai,1990,pp.365-
368) に示されているように、ドレイン−ゲート間の電
圧ＶDGが強くなると、Band-to-Bandトンネリング現象に
より電流が生ずるものである。
る。図３は本発明の実施例２の実施例による半導体記憶
装置の単位メモリセルの等価回路図である。この実施例
では、負荷トランジスタをＮ型ＴＦＴ３，４にしている
点が従来例と異なる。これらのＮ型ＴＦＴは図６におけ
るＰ型ＴＦＴの代わりに用いたもので、接続方法は全く
代わっていない。このＮ型ＴＦＴは図４(a) に示すよう
にＤをドレイン，Ｇをゲート，Ｓをソースとし、図４
(b) はそのゲート電圧ＶGSとドレイン電流ＩDSの関係を
示している。なおドレイン電圧ＶDSは１，３，５Ｖと変
化させている。ゲート電圧ＶGS≧０の領域ではゲート電
圧ＶGSが増加するに従い、ドレイン電流ＩDSも増加して
いる。一方ゲート電圧ＶGS≦０の領域ではゲート電圧Ｖ
GSが減少するに従いドレイン電流ＩDSが増加している。
これは文献ＳＳＤＭのダイジェスト（Extended Abstrac
ts of the 22nd(1990 International)Conference on So
lidState Devices and Materials,Sendai,1990,pp.365-
368) に示されているように、ドレイン−ゲート間の電
圧ＶDGが強くなると、Band-to-Bandトンネリング現象に
より電流が生ずるものである。
【００２４】図４(c) には記憶ノードがＬｏｗレベルの
場合のＮ型ＴＦＴのドレイン，ゲート電圧値を示し、図
４(d) は記憶ノードかＨｉｇｈレベルの場合のＮ型ＴＦ
Ｔのドレイン電圧ＶDS，ゲート電圧ＶGS値を示す。記憶
ノードがＬｏｗレベルの場合は図４(b) の点δが、また
記憶ノードがＨｉｇｈレベルの場合は図４(b) の点ηが
対応する。記憶ノードＬｏｗレベルに対してはスタンバ
イ電流を小さくするために点δでのドレイン電流ＩDSを
抑える必要がある。これはエンハンスメントのためのチ
ャネル注入の増加、もしくはソース，ドレイン注入量を
抑える、またはチャネル長を長くすることで実現でき
る。記憶ノードがＨｉｇｈレベルに対してはＨｉｇｈレ
ベルの安定性のため点ηでのドレイン電流ＩDSが多いほ
どよい。図５には理想とするＮ型ＴＦＴ３，４のＶGS−
Ｉds特性を示した。この実施例においてもＮ型の素子し
か用いていないため、ＰＮジャンクションの問題がな
く、Ｈｉｇｈレベルは電源レベルＶｃｃまで上昇する。
場合のＮ型ＴＦＴのドレイン，ゲート電圧値を示し、図
４(d) は記憶ノードかＨｉｇｈレベルの場合のＮ型ＴＦ
Ｔのドレイン電圧ＶDS，ゲート電圧ＶGS値を示す。記憶
ノードがＬｏｗレベルの場合は図４(b) の点δが、また
記憶ノードがＨｉｇｈレベルの場合は図４(b) の点ηが
対応する。記憶ノードＬｏｗレベルに対してはスタンバ
イ電流を小さくするために点δでのドレイン電流ＩDSを
抑える必要がある。これはエンハンスメントのためのチ
ャネル注入の増加、もしくはソース，ドレイン注入量を
抑える、またはチャネル長を長くすることで実現でき
る。記憶ノードがＨｉｇｈレベルに対してはＨｉｇｈレ
ベルの安定性のため点ηでのドレイン電流ＩDSが多いほ
どよい。図５には理想とするＮ型ＴＦＴ３，４のＶGS−
Ｉds特性を示した。この実施例においてもＮ型の素子し
か用いていないため、ＰＮジャンクションの問題がな
く、Ｈｉｇｈレベルは電源レベルＶｃｃまで上昇する。
【００２５】なお上記両実施例では、すべてＮ型のトラ
ンジスタを用いたが、逆にすべてＰ型のトランジスタを
用いて構成してもよい。
ンジスタを用いたが、逆にすべてＰ型のトランジスタを
用いて構成してもよい。
【００２６】また上記第２の実施例においては薄膜トラ
ンジスタを負荷として用いた例を示したが、基板上のＮ
型トランジスタもしくはＳＯＩで構成してもよい。
ンジスタを負荷として用いた例を示したが、基板上のＮ
型トランジスタもしくはＳＯＩで構成してもよい。
【００２７】
【発明の効果】以上のようにこの発明によれば、メモリ
セルを構成する各インバータ回路を、同一導電型のノー
マリオンタイプのトランジスタとノーマリオフタイプの
トランジスタとを、電源と接地間に直列接続して構成
し、かつアクセストランジスタを、インバータ回路を構
成するトランジスタと同一導電型のものとしたから、メ
モリセルにおいてＰＮ接合部が形成されず、記憶ノード
の電圧をＶｃｃもしくはＧＮＤレベルにすることがきる
という効果がある。
セルを構成する各インバータ回路を、同一導電型のノー
マリオンタイプのトランジスタとノーマリオフタイプの
トランジスタとを、電源と接地間に直列接続して構成
し、かつアクセストランジスタを、インバータ回路を構
成するトランジスタと同一導電型のものとしたから、メ
モリセルにおいてＰＮ接合部が形成されず、記憶ノード
の電圧をＶｃｃもしくはＧＮＤレベルにすることがきる
という効果がある。
【図１】本発明の一実施例による半導体記憶装置の単位
メモリセルの等価回路図である。
メモリセルの等価回路図である。
【図２】本発明の一実施例による半導体記憶装置のメモ
リセルの構造並びにその電圧−電流特性を従来のものと
比較して説明するための図である。
リセルの構造並びにその電圧−電流特性を従来のものと
比較して説明するための図である。
【図３】本発明の第２の実施例による半導体記憶装置の
単位メモリセルの等価回路図である。
単位メモリセルの等価回路図である。
【図４】本発明の第２の実施例による半導体記憶装置の
メモリセルの構造並びにその電圧−電流特性を説明する
ための図である。
メモリセルの構造並びにその電圧−電流特性を説明する
ための図である。
【図５】本発明の第２の実施例による半導体記憶装置の
メモリセルの負荷トランジスタの電圧−電流特性を示す
図である。
メモリセルの負荷トランジスタの電圧−電流特性を示す
図である。
【図６】従来の半導体記憶装置の単位メモリセルの等価
回路図である。
回路図である。
【図７】従来の半導体記憶装置の単位メモリセルのパタ
ーンレイアウト図である。
ーンレイアウト図である。
【図８】従来の半導体記憶装置の単位メモリセルのパタ
ーンレイアウトを示す他の図である。
ーンレイアウトを示す他の図である。
【図９】従来の半導体記憶装置のメモリセルを構成する
負荷トランジスタであるＴＦＴの構成を示す図である。
負荷トランジスタであるＴＦＴの構成を示す図である。
【図１０】一般的なＰ型ＴＦＴの電気特性を示す図であ
る。
る。
【図１１】従来の半導体記憶装置の単位メモリセルのパ
ターンレイアウトを示すさらに他の例を示す図である。
ターンレイアウトを示すさらに他の例を示す図である。
【図１２】従来の半導体記憶装置のメモリセルの断面図
である。
である。
【図１３】従来の半導体記憶装置のメモリセルの記憶ノ
ード周辺の構成図である。
ード周辺の構成図である。
１，２，３，４ Ｎ型ＴＦＴ １０１，１０２ ドライバトランジスタ １０３，１０４ アクセストランジスタ １０５，１０６ Ｐ型トランジスタ １０７，１０８ ビット線 １０９ ワード線 １１０，１１１ Ｖｃｃ １１２，１１３ ＧＮＤ １１４，１１５ 記憶ノード １１６〜１２２ Ｎ型活性領域 １２３，１２４ 素子分離領域 １２５，１２６ 第１ポリシリコン配線 １２７〜１２９ 第１直コン １３０，１３１ 第２ポリシリコン配線 １３２〜１３７ 第３ポリシリコン配線 １３８，１３９ 第２直コン １４０ ＴＦＴゲート １４１ ＴＦＴのドレイン領域 １４２ ＴＦＴのチャネル領域 １４３ ＴＦＴのソース領域 １４４，１４５ 金属配線 １４６，１４７ コンタクト １４８ シリコン基板 １４９ 絶縁酸化膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年４月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】
【課題を解決するための手段】この発明にかかる半導体
記憶装置（ＳＲＡＭ）は、メモリセルを構成する各イン
バータ回路を、同一導電型で、その１つが薄膜トランジ
スタである２つのトランジスタを、電源と接地間に直列
接続して構成し、かつアクセストランジスタを、インバ
ータ回路を構成するトランジスタと同一導電型のものと
したものである。
記憶装置（ＳＲＡＭ）は、メモリセルを構成する各イン
バータ回路を、同一導電型で、その１つが薄膜トランジ
スタである２つのトランジスタを、電源と接地間に直列
接続して構成し、かつアクセストランジスタを、インバ
ータ回路を構成するトランジスタと同一導電型のものと
したものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】
【作用】この発明においては、メモリセルを構成する各
インバータ回路を、同一導電型で、その１つが薄膜トラ
ンジスタである２つのトランジスタを電源と接地間に直
列接続して構成し、かつアクセストランジスタを、イン
バータ回路を構成するトランジスタと同一導電型のもの
としたから、メモリセルにおいてＰＮ接合部が形成され
ることがない。
インバータ回路を、同一導電型で、その１つが薄膜トラ
ンジスタである２つのトランジスタを電源と接地間に直
列接続して構成し、かつアクセストランジスタを、イン
バータ回路を構成するトランジスタと同一導電型のもの
としたから、メモリセルにおいてＰＮ接合部が形成され
ることがない。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】
【発明の効果】以上のようにこの発明によれば、メモリ
セルを構成する各インバータ回路を、同一導電型で、そ
のうち１つが薄膜トランジスタである２つのトランジス
タを、電源と接地間に直列接続して構成し、かつアクセ
ストランジスタを、インバータ回路を構成するトランジ
スタと同一導電型のものとしたから、メモリセルにおい
てＰＮ接合部が形成されず、記憶ノードの電圧をＶｃｃ
もしくはＧＮＤレベルにすることがきるという効果があ
る。
セルを構成する各インバータ回路を、同一導電型で、そ
のうち１つが薄膜トランジスタである２つのトランジス
タを、電源と接地間に直列接続して構成し、かつアクセ
ストランジスタを、インバータ回路を構成するトランジ
スタと同一導電型のものとしたから、メモリセルにおい
てＰＮ接合部が形成されず、記憶ノードの電圧をＶｃｃ
もしくはＧＮＤレベルにすることがきるという効果があ
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１３ Ｂ
Claims (3)
- 【請求項１】 第１及び第２の２つのインバータ回路か
らなり、情報を保持するフリップフロップと、上記イン
バータ回路の入力に接続され、上記フリップフロップの
保持情報をアクセスする第１及び第２のアクセストラン
ジスタとを備えた半導体記憶装置において、 上記各インバータ回路は、同一導電型のノーマリオンタ
イプのトランジスタとノーマリオフタイプのトランジス
タとを電源と接地間に直列接続してなり、かつ電源側ト
ランジスタに薄膜トランジスタを用いたものであり、 上記アクセストランジスタは、上記インバータ回路を構
成するトランジスタと同一導電型を有するものであるこ
とを特徴とする半導体記憶装置。 - 【請求項２】 上記第１のインバータ回路の電源側トラ
ンジスタはそのゲート及びドレインが、該インバータ回
路をアクセスする第１のアクセストランジスタのドレイ
ンもしくはソースに接続され、 上記第２のインバータ回路の電源側トランジスタはその
ゲート及びドレインが該インバータ回路をアクセスする
第２のアクセストランジスタのドレインもしくはソース
に接続されたものであることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項３】 上記第１のインバータ回路の電源側トラ
ンジスタのソースが該インバータ回路をアクセスする第
１のスイッチングトランジスタのドレインもしくはソー
スに接続されるとともに、そのゲートが上記第２のイン
バータをアクセスする第２のスイッチングトランジスタ
のドレインもしくはソースに接続され、 上記第２のインバータ回路の電源側トランジスタのソー
スが該インバータ回路をアクセスする第２のスイッチン
グトランジスタのドレインもしくはソースに接続される
とともに、そのゲートが上記第１のインバータをアクセ
スする第１のスイッチングトランジスタのドレインもし
くはソースに接続されたものであることを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210171A JPH07282584A (ja) | 1991-07-25 | 1991-07-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210171A JPH07282584A (ja) | 1991-07-25 | 1991-07-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07282584A true JPH07282584A (ja) | 1995-10-27 |
Family
ID=16584954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3210171A Pending JPH07282584A (ja) | 1991-07-25 | 1991-07-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07282584A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013131286A (ja) * | 2011-11-25 | 2013-07-04 | Semiconductor Energy Lab Co Ltd | 記憶回路及び記憶装置 |
| US9000431B2 (en) | 2008-10-24 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1991
- 1991-07-25 JP JP3210171A patent/JPH07282584A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9000431B2 (en) | 2008-10-24 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9219158B2 (en) | 2008-10-24 | 2015-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2013131286A (ja) * | 2011-11-25 | 2013-07-04 | Semiconductor Energy Lab Co Ltd | 記憶回路及び記憶装置 |
| US9007816B2 (en) | 2011-11-25 | 2015-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Memory circuit and memory device |
| US9293193B2 (en) | 2011-11-25 | 2016-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Memory circuit and memory device |
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