KR0144410B1 - 반도체 메모리 장치의 리스토어 회로 및 그 구조 - Google Patents

반도체 메모리 장치의 리스토어 회로 및 그 구조

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KR0144410B1
KR0144410B1 KR1019940040584A KR19940040584A KR0144410B1 KR 0144410 B1 KR0144410 B1 KR 0144410B1 KR 1019940040584 A KR1019940040584 A KR 1019940040584A KR 19940040584 A KR19940040584 A KR 19940040584A KR 0144410 B1 KR0144410 B1 KR 0144410B1
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Abstract

반도체 메모리장치의 리스토어 회로는 구동능력의 저하 및 제조공정의 증가없이 외부 전원전압에 변화에 대하여 안정적인 리스토어 전압을 발생할 수 있다. 이를 위하여, 상기 반도체 메모리장치의 리스토어 회로는 제1입력라인으로 부터 펄스 형태의 제1제어신호를 입력하는 게이트, 외부의 전원전압원에 접속된 드레인 및 바이어스전극과, 감지증폭기에 까지 이어진 출력라인에 접속된 드레인을 갖는 제1PMOS트랜지스터와, 제2입력라인으로 부터 논리신호 형태의 제2제어신호를 입력하는 게이트, 내부전원전압원에 접속된 소오스, 및 상기 출력라인에 접속된 드레인을 갖는 제2PMOS트랜지스터와, 상기 출력라인상의 전압을 상기 제2PMOS트랜지스터의 바이어스전극쪽으로 귀환시키는 귀환루프를 구비한다.

Description

반도체 메모리장치의 리스토어 회로 및 그 구조
제1도는 종래의 반도체 메모리장치의 리스토어회로의 제[실시예1]의 회로도.
제2도는 제1도에 도시된 리스토어 회로의 구조를 도시하는 반도체장치의 단면도.
제3도는 종래의 반도체 메모리장치의 리스토어 회로의 제[실시예2]의 회로도.
제4도는 제3도에 도시된 리스토어 회로의 구조를 도시하는 반도체 장치의 단면도.
제5도는 본 발명의 실시예에 따른 반도체 메모리장치의 리스토어 회로의 회로도.
제6도는 제5도에 도시된 리스토어 회로의 구조를 도시하는 반도체장치의 단면도
*도면의 주요부분에 대한 부호의 설명
21,42,43,71,72:N형 웰
22 내지 25,44,45,47,48,49,73,74,76, 내지 79:P 형 불순물 영역
26,46,50,75,80:N 형 불순물 영역 27,28,51,52,81 내지 84:게이트전극
Q1 내지 Q8:PMOS트랜지스터.
본 발명은 반도체 메모리장치에 있어서 내부전원전압 및 외부 전원 전압을 이용하여 감지증폭기에 리스토어(Restore) 전압을 공급하는 리스토어 회로에 관한 것으로, 특히 제조공정의 증가 및 구동능력의 저하없이 외부 전원전압의 변화에 대하여 안정적인 리스토어 전압을 발생할 수 있는 반도체 메모리장치의 리스토어 회로에 관한 것이다.
통상의 DRAM(Dynamic Random Access Memory)와 같은 반도체 메모리 장치는 외부의 전원장치로 부터의 외부전원전압(Vext)과 내부의 전압강하기로 부터의 내부 전원전압(Vint)을 이용하여 고전위의 리스토어 전압을 발생하는 리스토어 회로를 구비한다. 상기 리스토어 회로는 상기 리스토어 전압을 감지증폭기에 공급하여 감지증폭기로 하여금 비트라인을 통하여 전송되는 데이터신호를 감지 및 증폭하도록 한다. 이를 위하여, 종래의 리스토어 회로는 바이어스전극을 상기 외부 전원전압에(Vext)에 공통적으로 접속한 두 개의 PMOS 트랜지스터 또는 바이어스전극을 각각 상기 내부 전원전압(Vint) 및 외부 전원전압(Vext)에 각각 접속한 두 개의 PMOS 트랜지스터를 구비한다.
그러나, 상기 바이어스전극이 상기 외부 전원전압(Vext)에 공통적으로 접속한 두 개의 PMOS 트랜지스터로 구성된 종래의 리스토어 회로는 외부 전원전압(Vext)의 오버-슛(Over-shoot)에 의하여 구동능력이 저하되는 문제점을 안고 있다. 한편, 바이어스전극을 각각 상기 내부 전원전압(Vint) 및 외부 전원전압(Vext)에 각각 접속한 두 개의 PMOS 트랜지스터로 구현된 종래의 리스토어 회로는 래치-업 현상을 방지하기 위하여 제조 공정을 증가시키는 문제점을 안고 있었다. 상기한 문제점들을 첨부한 도면을 참조하여 살펴 보기로 하자.
제1도를 참조하면, 제1입력라인(11)으로 부터의 펄스 형태의 제1제어신호를 자신의 게이트쪽으로 입력하는 제1PMOS 트랜지스터(Q1)와, 제2앱력라인(12)으로 부터의 제2제어신호를 자신의 게이트쪽으로 입력하는 제2PMOS 트랜지스터(Q2)를 구비한다. 상기 제1PMOS 트랜지스터(Q1)는 외부 전원전압원(Vext)에 접속된 소오스 및 바이어스 전극과 감지증폭기(도시하지 않음)에 까지 이어진 출력라인(13)에 접속된 드레인을 갖는다. 상기 제1PMOS 트랜지스터(Q1)는 상기 제1입력라인(11)으로부터 자신의 게이트쪽으로 인가되는 상기 제1제어신호의 로우논리의 펄스에 의하여 상기 출력라인(13)상의 프리차지전위(Vint/2)의 리스토어 전압이 내부 전원전압(Vint)의 전위까지 빠르게 상승될 때까지의 기간동안 턴-온되어 상기 출력라인(13)상의 리스토어 전압이 상기 내부 전원전압(Vint)의 전위 이상으로 변동되는 것을 억제한다.
한편, 상기 제2PMOS 트랜지스터(Q2)는 상기 내부전원전압원(Vint)에 접속된 소오스, 상기 외부 전원전압원(Vext)에 접속된 바이어스 전극, 및 상기 출력라인(13)에 접속된 드레인을 구비한다. 그리고 상기 제2PMOS 트랜지스터(Q2)는 상기 제2입력라인(12)으로부터 자신의 게이트쪽으로 인가되는 로우논리의 제어신호에 의하여 상기 내부 전원전압(Vint)을 상기 출력라인(13)쪽으로 전송하여 상기 출력라인(13)상의 리스토어 전압을 상기 내부 전원전압(Vint)의 전위로 유지시킨다. 상기 제2PMOS 트랜지스터(Q2)는 상기 제1PMOS 트랜지스터(Q1)이 턴-온(Turn-On)되기 시작한 때부터 상기 제1PMOS 트랜지스터(Q1)이 턴-오프된다.
제2도는 제1도에 도시된 종래의 반도체 메모리장치의 리스토어 회로의 구조를 설명하는 반도체장치의 단면을 도시한다. 제2도에 있어서, 상기 반도체장치는 반도체기판(20)의 상층부에 형성된 N형 웰(Well,21)을 구비한다. 상기 N형 웰(21)에는 제1 내지 제4P+형 불순물영역(22 내지 25)와 N+형불순물영역(26)이 형성되어 있다. 그리고 상기 제1 및 제2P 형 불순물영역(22,23)의 사이의 채널영역의 상부에는 제1게이트전극(27)이 형성되고, 상기 제3 및 제4P+형 불순물영역(24,25)의 사이의 채널영역의 상부에는 제2게이트전극(28)이 형성된다. 상기 제1 및 제2P+형 불순불영역(22,23)은 소오스 및 드레인영역으로 상기 제1게이트전극(27)과 함께 제1PMOS 트랜지스터(Q1)을 형성한다. 그리고 상기 제3 및 제4P+형불순물영역(24,25)은 드레인 및 소오스영역으로 상기 제2게이트전극(28)과 함께 상기 제2PMOS 트랜지스터(Q2)를 형성한다. 상기N+형 불순물 영역(26)은 상기 제1 및 제2 PMOS 트랜지스터(Q1,Q2)의 바이어스전극을 형성하는 것으로 상기 N+형 웰(21)의 도전특성을 향상시키기 위하여 고 농도의 불순물을 갖는 웰 픽-업(Well Pick-Up)영역이다. 상기 N+형 불순물영역(26)은 상기 제1P+형 불순물영역(22)과 함께 상기 외부 전원전압원(Vext)에 공통적으로 접속되고 제2 및 제3P+형 불순물영역(23,24)는 상기 출력라인(13)을 통하여 감지증폭기에 접속된다. 그리고 제4P+형 불순물영역(25)는 상기 내부 전원전압원(Vint)에 접속되고, 상기 제1 및 제2게이트 전극(27,28)은 상기 제1 및 제2입력라인(11,12)에 각각 접속된다.
제1도 및 제2도에 도시된 종래의 리스토어 회로는 상기 외부 전원전압(Vext)이 변동하더라도 상기 출력라인(13)의 리스토어 전압을 상기 내부 전원전압(Vint)의 전위로 일정하게 유지시킬 수 있으나 상기 외부전원전압(Vext)이 높아질 경우 바이어스전극의 전압의 증가로 인하여 제2PMOS 트랜지스터(Q2)의 구동능력이 저하된다. 상기 제2PMOS 트랜지스터(Q2)의 구동능력의 저하로 인하여 종래의 리스토어 회로는 비트라인상의 로우논리를 하이논리로 변화시키는 감지증폭기의 라이트(Write) 동작이 취약하게 하는 단점을 안고 있다.
제1도에 도시된 종래의 리스토어 회로의 문제점을 해소하기 위한 제3도와 같은 종래의 리스토어 회로가 제안되었다. 제3도를 참조하면, 제1입력라인(31)으로 부터의 펄스 형태의 제1제어신호를 자신의 게이트쪽으로 입력하는 제1PMOS 트랜지스터(Q3)와, 제2입력라인(32)으로 부터의 제2제어신호를 자신의 게이트쪽으로 입력하는 제2PMOS 트랜지스터(Q4)를 구비한다. 상기 제1PMOS 트랜지스터(Q3)는 외부 전원전압원(Vext)에 접속된 소오흐 및 바이어스전극과 감지증폭기(도시하지 않음)에 까지 이어진 출력라인(33)에 접속된 드레인을 갖는다. 상기 제1PMOS트랜지스터(Q3)는 상기 제1입력라인(31)으로부터 자신의 게이트쪽으로 인가되는 상기 제1제어신호의 로우논리의 펄스에 의하여 상기 출력라인(33)상의 프리차지전위(Vint/2)의 리스토어 전압이 내부 전원전압(Vint)의 전위까지 빠르게 상승될 때5k지의 기간동안 턴-온되어 상기출력라인(33)상의 리스토어 전압이 상기 내부 전원전압(Vint)의 전위 이상으로 변동되는 것을 억제한다.
한편, 상기 제2 PMOS 트랜지스터(Q4)는 상기 내부전원전압원(Vint)에 접속된 소오스 및 바이어스 전극, 및 상기 출력하인(33)에 접속된 드레인을 구비한다. 그리고 상기 제2PMOS 트랜지스터(Q4)는 상기 제2입력라인(32)으로부터 자신의 게이트쪽으로 인가되는 로우논리의 제어신호에 의하여 상기 내부 전원전압(Vint)을 상기 출력라인(33)쪽으로 전송하여 상기 출력라인(33)상의 리스토어 전압을 상기 내부 전원전압(Vint)의 전위로 유지시킨다. 상기 제2PMOS 트랜지스터(Q4)는 상기 제1 PMOS 트랜지스터(Q3)이 턴-온(Turn-on)되기 시작한 때부터 상기 제1PMOS 트랜지스터(Q3)이 턴-오프(Turn-off)된 후 상기 제2제어신호가 하이논리로 변화 될 때까지 턴-온된다.
제4도는 제3도에 도시된 종래의 반도체 메모리장치의 리스토어 회로의 구조를 설명하는 반도체장치의 단면을 도시한다. 제4도에 있어서, 상기 반도체장치는 반도체기판(40)의 상층부에 형성된 제1N형 웰(Well,42) 및 P형 웰(41)을 구비한다. 상기 제1N형 웰(42)에는 제1 및 제2P+형 불순물 영역(44,45)와 제1N+형 불순물영역(46)이 형성되어 있다. 그리고 상기 제1 및 제2P 형 불순물영역(44,45)의 사이의 채널영역의 상부에는 제1게이트전극(51)이 형성되어 소오스 및 드레인영역인 상기 제1 및 제2P+형 불순물영역(44,45)와 함께 상기 제1PMOS트랜지스터(Q3)를 이룬다.
그리고, 상기 반도체장치는 상기 P형 웰(41)에 형성된 제2N형 웰(43) 및 제3P+형 불순물영역(47)을 추가로 구비한다. 상기 제2N형 웰(43)에는 제4 및 제5P+형 불순물영역(48,49)와 제2N+형 불순물영역이(50)이 형성되어 있다. 그리고 상기 제4 및 제5P+형 불순물영역(48,49)의 사이의 채널영역의 상부에는 제2게이트전극(52)이 형성되어 드레인 및 소오스영역인 상기 제4 및 제5PV형 불순물영역(48,49)와 함께 상기 제2PMOS 트랜지스터(Q4)를 이룬다.
상기 제1 및 제2N+형 불순물영역(46,50)은 상기 제1 및 제2PMOS 트랜지스터(Q1,Q2)의 바이어스전극을 형성하는 것으로 상기 제1 및 제2N+형 웰(42,43)의 도전특성을 향상시키기 위하여 고 농도의 불순물을 갖는 웰 픽-업(Well Pick-Up) 영역이다. 상기 제1N+형 불순물영역(46)은 상기 제1P+형 불순물영역(44)과 함께 상기 외부 전원전압원(Vext)에 공통적으로 접속되고, 제2 및 제4P+형 불순물영역(45,48)는 상기 출력라인(33)을 통하여 감지증폭기에 접속된다. 그리고 제5P+형 불순물영역(49)은 상기 제2N+형 불순물영역(50)과 함께 상기 내부 전원전압원(Vint)에 접속되고, 상기 제1 및 제2게이트전극(51,52)은 상기 제1 및 제2입력라인(31,32)에 각각 접속된다. 마지막으로 상기 제3P+형 불순물영역(47)은 상기 P형 웰(41)의 도전특성을 향상시키기 위한 웰 픽-업 영역을 상기 P형 웰을 기저전압원(Vss)에 접속시켜 상기 제2PMOS 트랜지스터(Q4)의 래치-업 현상을 방지한다.
제3도에 도시된 종래의 리스토어 회로는 제1PMOS 트랜지스터(Q3)을 경유하여 출력라인(33)에 공급되는 상기 외부 전원전압(Vext)이 순간적으로 상승할 경우, 내부 전원전압(Vint)의 전위 드레인 및 바이어스 전극간의 PN접합 턴-온 전압의 전위 이상의 전위를 갖는 출력라인(33)상의 리스토어 전압이 상기 내부 전원전압원(Vint)쪽으로 전송되는 래치-업 현상을 발생시키는 문제점을 갖을 수 있다. 상기 래치-업 현상을 방지하기 위하여, 제3도에 도시된 종래의 리스토어 회로는 제4도에 도시된 바와 같은 P형 웰(41)을 추가하였다. 그러나, 종래의 리스토어 회로는 상기 P형 웰로 인하여 증가된 제조공정을 갖는 문제점을 안고 있다.
따라서, 본 발명의 목적은 구동능력의 저하 및 제조공정의 증가없이 외부 전원전압에 변화에 대하여 안정적인 리스토어 전압을 발생할 수 있는 반도체 메모리장치의 리스토어 회로 및 구조를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리장치의 리스토어 회로는 제1입력라인으로부터 펄스 형태의 제1제어신호를 입력하는 게이트, 외부의 전원전압원에 접속된 드레인 및 바이어스전극과, 감지증폭기에 까지 이어진 출력라인에 접속된 드레인을 갖는 제1PMOS 트랜지스터와, 제2입력라인으로부터 논리신호 형태의 제2제어신호를 입력하는 게이트, 내부 전원전압원에 접속된 소오스, 및 상기 출력라인에 접속된 드레인을 갖는 제2PMOS 트랜지스터와, 상기 출력라인상의 전압을 상기 제2PMOS 트랜지스터의 바이어스전극쪽으로 귀환시키는 귀환수단을 구비한다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리장치의 리스토어 회로 구조는 반도체기판의 상층부에 형성된 제1 및 제2N형 웰과, 상기 제1N형 웰에 형성된 제1 및 제2 P+형 불순물영역과, 상기 제1 및 제2P 형 불순물영역 사이의 채널영역의 상부에 형성된 제1게이트전극과, 상기 제2N형 웰에 형성된 제3 내지 제6 P+형 불순물영역과, 상기 제2 내지 제5 P+형 불순물영역들 사이의 채널영역들의 상부에 형성된 제2 내지 제3 게이트전극과, 상기 제1P+형 불순물영역 및 상기 제1N형 웰을 외부의 전원전압원에 접속하는 제1배선과, 상기 제2 및 제3P+형 불순물영역과 상기 제3게이트전극을 감지증폭기와 접속하는 제2배선과, 상기 제4P+형 불순물영역을 상기 내부 전원전압원에 접속하는 제3배선과, 상기 제5P+형 불순물영역을 상기 제2N형 웰과 접속시키는 제4배선과 펄스 형태의 제1제어신호 및 논리신호 형태의 제2제어신호가 상기 제1 및 제2게이트전극쪽으로 각각 인가되도록 하는 제5 및 제6배선을 구비한다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
제5도를 참조하면, 제1입력라인(61)으로 부터의 펄스 형태의 제1제어신호를 자신의 게이트쪽으로 입력하는 제1PMOS 트랜지스터(Q5)와, 제2입력라인(63)으로 부터의 제2제어신호를 자신의 게이트쪽으로 입력하는 제2PMOS 트랜지스터(Q6)를 구비하는 본 발명의 실시예에 따른 반도체 메모리장치의 리스토어 회로가 설명되어 있다. 상기 제1PMOS 트랜지스터(Q5)는 외부 전원전압원(Vext)에 접속된 소오스 및 바이어스 전극과 감지증폭기(62)에 까지 이어진출력라인(65)에 접속된 드레인을 갖는다. 상기 제1PMOS 트랜지스터(Q5)는 상기 제1입력라인(61)으로부터 자신의 게이트쪽으로 인가되는 상기 제1제어신호의 로우논리의 펄스에 의하여 상기 출력라인(65)상의 프리차지전위(Vint/2)의 리스토어 전압이 내부 전원전압(Vint)의 전위까지 빠르게 상승될 때까지의 기간동안 턴-온되어 상기 출력라인(65)상의 리스토어 전압이 상기 내부 전원전압(Vint)의 전위 이상으로 번동되는 것을 억제한다.
한편, 상기 제2PMOS 트랜지스터(Q6)는 상기 내부전원전압원(Vint)에 접속된 소오스, 및 상기 출력라인(65)에 접속된 드레인을 구비한다. 그리고 상기 제2PMOS 트랜지스터(Q6)는 상기 제2입력라인(63)으로부터 자신의 게이트쪽으로 인가되는 로우논리의 제어신호에 의하여 상기 내부 전원전압(Vint)을 상기 출력라인(65)쪽으로 전송하여 상기 출력라인(65)상의 리스토어 전압을 상기 내부 전원전압(Vint)의 전위로 유지시킨다. 상기 제2PMOS 트랜지스터(Q6)는 상기 제1PMOS 트랜지스터(Q5)이 턴-온(Turn-On)되기 시작한 때부터 상기 제1PMOS 트랜지스터(Q5)이 턴-오프(Turn-off)된 후 상기 제2제어신호가 하이논리로 변화될 때까지 턴-온된다.
그리고 상기 리스토어 회로는 상기 제2PMOS 트랜지스터(Q6)의 바이어스전극, 상기 내부 전원전압원(Vint) 및 상기 출력라인(65)의 사이에 접속된 귀환루프(60)를 추가로 구비한다. 상기 귀환루프(60)은, 상기 제1 및 제2제어신호가 모두 하이논리를 갖는 대기모드(Stand-by)의 경우, 즉 상기 출력라인(65)상의 리스토어 전압이 Vint/2 의 전위를 유지할 때, 상기 내부 전원전압원(Vint)으로 부터의 내부전원전압을 제4PMOS 트랜지스터(Q8)의 소오스 및 드레인과 노드(67)을 경유하여 제2PMOS 트랜지스터(Q6)의 바이어스전극에 공급한다. 그리고 상기 귀환루프(60)은 상기 제1 및 제2PMOS 트랜지스터(Q5,Q6)의 동작중 상기 외부전원전압(Vext)이 증가될 경우에는 상기 출력라인(65)상의 리스토어 전압을 제3PMOS 트랜지스터(Q7)의 소오스 및 드레인과 상기 노드(67)을 경유하여 상기 제2 PMOS 트랜지스터(Q6)의 바이어스전극쪽으로 귀환시킨다. 이로 인하여, 출력라인(65)상의 리스토어 전압은 상기 외부 전원전압(Vext)이 증가하더라도 상기 내부 전원전압원(Vint)쪽으로 래치-업 되는 것이 방지된다. 이는 상기 외부 전원전압(Vext)의 증가함에 따라 상기 출력라인(65)상의 상기 리스토어 전압이 증가하더라도 상기 제2PMOS 트랜지스터(Q6)의 드레인 및 바이어스전극의 사이에는 전압차가 생기지 않기 때문이다. 그리고 상기 제2PMOS 트랜지스터(Q6)의 바이어스전극 및 드레인간의 전압차가 생기지 않음으로 제2PMOS 트랜지스터(Q6)의 구동능력 및 감지증폭기(62)의 구동능력이 저하되지 않는다. 상기 제3PMOS 트랜지스터(Q7)는 자신의 소오스쪽으로 인가되는 상기 출력라인(65)으로 부터의 상기 리스토어 전압이 자신의 게이트에 인가되는 상기 내부 전원전압(Vint)보다 클 결우 턴-온되어 상기 리스토어 전압을 자신의 드레인 및 상기 노드(67)을 경유하여 제2PMOS 트랜지스터(Q6)의 바이어스전극쪽으로 전송한다. 그리고 상기 제4PMOS 트랜지스터9Q80는 자신의 게이트에 인가되는 상기 출력라인(65)으로 부터의 상기 리스토어 전압이 자신의 소오스에 인가되는 상기 내부 전원전압(Vint)보다 작을 경우 턴-온되어 상기 내부 전원전압(Vint)을 자신의 드레인 및 상기 노드(67)을 경유하여 제2PMOS 트랜지스터(Q6)의 바이어스전극쪽으로 전송한다.
제6도는 제5도에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 리스토어 회로의 구조를 설명하는 반도체장치의 단면을 도시한다. 제6도에 있어서, 상기 반도체장치는 반도체기판(70)의 상층부에 형성된 제1 및 제2N형 웰(71,72)를 구비한다. 상기 제1N형 웰(71)에는 제1 및 제2P+형 불순물영역(73,74)와 제1N+형 불순물영역(75)이 형성되어 있다. 그리고 상기 제1 및 제2P+형 불순물영역(73,74)의 사이의 채널영역의 상부에는 제1게이트전극(81)이 형성되어 소오스 및 드레인영역인 상기 제1 및 제2 P+형 불순물영역(73,74)와 함께 상기 제1PMOS 트랜지스터(Q5)를 이룬다.
그리고 상기 반도체장치는 상기 제2N형 웰(72)에는 제3 내지 제6 P+형 불순물영역(76 내지 79)와 제2 N+형 불순물영역(80)이 형성되어 있다. 그리고 상기 제3 내지 제6 P+형 불순물영역(76,79)들의 사이의 세 개의 채널영역의 상부에 제2 내지 제4게이트전극(82 내지 84)이 각각 형성된다. 상기 제2게이트전극(82)는 상기 드레인 및 소오스영역인 제3 및 제4 P+형 불순물영역(76,77)과 함께 제2PMOS 트랜지스터(Q6)를 형성하고, 상기 제3게이트전극(83)는 상기 소오스 및 드레인영역으로 작용하는 제4 및 제5 P+형 불순물영역(77,78)과 함께 제4PMOS 트랜지스터(Q8)를 형성하고, 상기 제4게이트전극(84)는 상기 드레인 및 소오스 영역으로 작용하는 제5 및 제6 P+형 불순물영역(78,79)과 함께 제3PMOS 트랜지스터(Q7)를 형성한다. 상기 제1 및 제2 N+형 불순물영역(75,80)은 상기 제1PMOS 트랜지스터(Q5)의 바이어스전극과 제2 내지 제4PMOS 트랜지스터(Q6 내지 Q8)의 바이어스전극들을 각각 형성하는 것으로 상기 제1 및 제2 N+형 웰(71,72)의 도전특성을 향상시키기 위하여 고 농도의 불순물을 갖는 웰 픽-업(Well Pick-Up)영역이다.
상기 제1 P+형 불순물영역(73) 및 상기 제1 N+형 불순물영역(75)는 외부의 전원전압원(Vext)에 접속되고, 상기 제2, 제3 및 제6 P+형 불순물영역(74,76,79)와 상기 제3게이트전극(83)은 출력라인(65)에 의하여 감지증폭기(62)에 공통적으로 접속된다. 상기 제4 P+형 불순물영역(77) 및 제4게이트전극(84)는 상기 내부 전원전압원(Vint)에 접속되고, 상기 제5P 형 불순물영역(78)은 상기 노드(67)에 의하여 제2 N+형 불순물영역(80)에 접속된다. 상기 펄스 형태의 제1제어신호를 입력하게 된 제1게이트전극(81)은 상기 제1제어라인(61)에 접속되고, 상기 논리신호 형태의 제2 제어신호를 입력하게 될 상기 제2게이트전극(82)는 제2제어라인(63)에 접속된다.
마지막으로, 상기 제1 및 제2N형 웰(71,72)은 한번의 공정에 의하여 형성되고, 그리고 제1 내지 제6 P+형 불순물영역(73,74,76 내지 79)도 한번의 공정에 의하여 형성된다. 그리고 제1 및 제2 N+형 불순물영역(75,80)과 제1 내지 제4게이트전극(81 내지 84)도 각각 한전의 공정에 의하여 형성된다.
상술한 바와 같이, 본 발명은 출력라인상의 전압이 증가하더라도 귀환루프를 이용하여 출력라인상의 제2PMOS 트랜지스터의 바이어스전극쪽으로 전송하여 래치-업 현상의 발생을 억제하고 구동능력을 저하를 방지 할 수 있다. 그리고 본 발명은 동일한 N형 웰상에 MOS 트랜지스터를 형성하여 제조공정의 증가를 방지할 수 있 는이점을 제공한다.

Claims (5)

  1. 감지증폭기 및 내부 전원전압원을 구비한 반도체 메모리장치에 있어서, 제1입력라인으로부터 펄스 형태의 제1제어신호를 입력하는 게이트, 외부의 전원전압원에 접속된 드레인 및 바이어스전극과, 상기 감지증폭기에 까지 이어진 출력라인에 접속된 드레인을 갖는 제1PMOS 트랜지스터와, 제2입력라인으로부터 논리신호 형태의 제2제어신호를 입력하는 게이트, 상기 내부 전원전압원에 접속된 소오스 및 상기 출력라인에 접속된 드레인을 갖는 제2PMOS 트랜지스터와, 상기 출력라인상의 전압을 상기 제2PMOS 트랜지스터의 바이어스전극쪽으로 귀환시키는 귀환수단을 구비한 것을 특징으로 하는 리스토어 회로.
  2. 제1항에 있어서, 상기 귀환수단이, 상기 내부 전원전압원에 접속된 게이트, 상기 출력라인에 접속된 소오스 및 상기 제2PMOS 트랜지스터의 바이어스전극에 공통접속된 드레인 및 바이어스전극을 갖는 제3PMOS 트랜지스터를 구비한 것을 특징으로 하는 리스토어 회로.
  3. 제2항에 있어서, 상기 귀환수단이 상기 출력라인에 접속된 게이트, 상기 내부 전원전압원에 접속된 소오스, 및 상기 제2PMOS 트랜지스터의 바이어스전극에 공통 접속된 드레인 및 바이어스전극을 갖는 제4PMOS 트랜지스터를 추가로 구비한 것을 특징으로 하는 리스토어 회로.
  4. 반도체기판의 상층부에 형성된 제1 및 제2N형 웰과, 상기 제1N형 웰에 형성된 제1 및 제2 P+형 불순물영역과, 상기 제1 및 제2 P+형 불순물영역 사이의 채널영역의 상부에 형성된 제1게이트전극과, 상기 제2N형 웰에 형성된 제3 내지 제5 P+형 불순물영역과, 상기 제2 내지 제5 P+형 불순물영역들 사이의 채널영역들의 상부에 형성된 제2 내지 제3게이트전극과, 상기 제1 P+형 불순물영역 및 상기 제1N형 웰을 외부의 전원전압원에 접속하는 제1배선과, 상기 제2 및 제3 P+형 불순물영역과 상기 제3게이트전극을 감지증폭기와 접속하는 제2배선과, 상기 제4 P+형 불순물영역을 상기 내부 전원전압원에 접속하는 제3배선과, 상기 제5P 형 불순물영역을 상기 제2N형 웰과 접속시키는 제4배선과, 펄스 형태의 제1제어신호 및 논리신호 형태의 제2제어신호가 상기 제1 및 제2게이트전극쪽으로 각각 인가되도록 하는 제5 및 제6배선을 구비한 것을 특징으로 하는 반도체 메모리장치의 리스토어 회로 구조.
  5. 제4항에 있어서, 상기 제5 P+형 불순물영역과 인접한 위치의 상기 제2N형 웰에 형성되고 상기 제2배선에 의하여 상기 감지증폭기에 접속된 제6 P+형 불순물영역과 상기 제5 및 제6 P+형 불순물영역 사이의 채널영역의 상부에 형성되고 상기 제3배선에 의하여 상기 내부 전원전압원에 접속된 제4게이트 전극을 추가로 구비한 것을 특징으로 하는 반도체 메모리장치의 리스토어 회로 구조.
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