JP3730003B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3730003B2 JP3730003B2 JP02206498A JP2206498A JP3730003B2 JP 3730003 B2 JP3730003 B2 JP 3730003B2 JP 02206498 A JP02206498 A JP 02206498A JP 2206498 A JP2206498 A JP 2206498A JP 3730003 B2 JP3730003 B2 JP 3730003B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- line
- circuit
- ground
- substrate bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係わり、特に複数の電源電圧を供給される装置に関する。
【０００２】
【従来の技術】
半導体装置には、この半導体装置と接続されるＭＰＵ(MICRO PROCESSOR UNIT)、ＣＰＵ(CENTRAL PROCESSOR UNIT)、その他のロジックの消費電力を抑えるために、入力インターフェース回路の電源を抑えたものがある。このような半導体装置では、入力信号の電圧スイング幅と異なる電圧スイング幅を持つ内部信号で動作する内部回路を持つ。このような装置は、入力信号を受信する入力回路用に入力信号と同じレベルを持つ第１の電源電圧と、入力回路からの出力を受けて処理を行う内部回路用に、内部信号と同じレベルを持つ第２の電源電圧とを供給される。図１１に、従来の半導体装置１０の構成を示す。
【０００３】
半導体装置１０は、入力バッファ回路２１、内部回路２２、出力バッファ回路２３、及び基板バイアス生成回路３３を有する。さらに、半導体装置１０には、入力パッド３１、電源線３２、３４、３６、接地パッド３５及び３７、出力パッド３８、基板バイアス電圧線７１が設けられている。電源線３２には入力信号と同じ電圧を持つ電源電圧ＶDDI が供給され、基板バイアス電圧線７１には基板バイアス電圧ＶBBが供給され、電源線３４には内部信号と同じ電圧を持つ電源電圧ＶDDが供給され、電源線３６には外部に出力すべき信号と同じ電圧を持つ電源電圧ＶDDQ が供給される。電源電圧ＶDDI 及びＶDDQ は、例えば１．８Ｖ、あるいは２．５Ｖといった低電源電圧であり、電源電圧ＶDDはこれよりも高い、例えば３．３Ｖあるいは５Ｖといった高電源電圧である。このＶDDQ 、ＶDDI はともにインターフェース用であり、同一レベルであるのが通例である。
【０００４】
また、半導体装置１０には接地パッド３５及び３７が設けられている。入力バッファ回路２１よりも充放電電流が大きい内部回路２２の接地端子４２は、配線幅の広い接地配線５２によって接地パッド３５に接続されている。入力バッファ回路２１の接地端子４１は、配線幅が狭く接地配線５２よりも大きい寄生抵抗Ｒが存在する接地線５１を介して接地パッド３５に接続されている。ここで、接地線５１の電圧を接地電圧ＶssI とする。出力バッファ回路２３の接地端子４３は、配線幅が広い接地線５３により接地パッド３７に接続されている。
【０００５】
入力バッファ回路２１は、半導体装置１０の入力部の初段に相当するもので、入力パッド３１を介して外部から入力された入力信号を与えられる。入力バッファ回路２１には、電源線３２より電源電圧ＶDDI が供給されている。
【０００６】
内部回路２２は、入力バッファ回路２１から出力された入力信号を与えられる。内部回路２２には電源線３４より電源電圧ＶDDが供給され、電源電圧ＶDDI −接地電圧Ｖssの範囲でスイングする入力信号を電源電圧ＶDD−接地電圧Ｖssの範囲でスイングする内部信号に増幅変換した後、必要な処理を行う。この後、内部回路２２からは電源電圧ＶDD−接地電圧Ｖssの範囲でスイングする内部信号が出力される。半導体装置１０が例えば半導体記憶装置である場合には、内部回路２２はメモリアレイ、デコーダ、センスアンプ及び各種制御回路を含むことになる。
【０００７】
出力バッファ回路２３には、電源線３６より電源電圧ＶDDQ が供給されている。出力バッファ回路２３は、内部回路２２から出力された内部信号を与えられ、電源電圧ＶDDQ −接地電圧Ｖssの範囲でスイングする信号を出力する。この信号は、出力パッド３８より装置１０外部に出力される。上記回路２１〜２３のうち、内部回路２２の消費電力は大きく、電源線３４と接続する電源配線６２及び接地パッド３５と接続する接地線５２の幅は広い。出力バッファ回路２３の消費電力も大きく、同様に電源線３６と接続する電源線６３及び接地パッド３７と接続する接地線５３の幅は広い。入力バッファ回路２１の消費電力は最も小さく、電源線３２と接続する電源線６１及び接地パッド３５と接続する接地線５１の幅は狭い。
【０００８】
【発明が解決しようとする課題】
しかし、上述した従来の半導体装置には次のような問題があった。電源線３２、３４及び３６は、入力バッファ回路２１、内部回路２２及び出力バッファ回路２３にそれぞれ電源線６１、６１及び６３によって接続されている。この電源線６１、６２及び６３の配線領域はそれぞれ限られており、配線容量も小さい。
【０００９】
配線容量が小さいと、電源電圧を安定化させる作用が小さい。このため、装置１０外部の電源からゆらぎを持つ電源電圧が印加されると、そのゆらぎを十分に抑えることができない。従って、ゆらぎを持つ電源電圧を入力されると装置１０が誤動作を起こす場合があった。
【００１０】
特に、入力バッファ回路２１のように他の回路２２、２３とは独立したウエル内に形成される場合が多い回路に接続される電源線６１の容量は、他の電源線６１や６３よりも極端に小さい傾向がある。入力バッファ回路２１は、外部から入力信号を入力される初段に位置するので、この回路２１で誤動作が生じるとその後の全ての処理に影響を与える。そこで、特に入力バッファ回路２１は誤動作が生じないようにする必要がある。
【００１１】
図１２に、従来の他の半導体装置の構成を示す。この装置は、入力バッファ回路２１で誤動作を生じるのを防ぐために、この回路２１へ電源電圧ＶDDI を供給する電源線３２に、寄生容量以外に容量を形成して持たせている。電源線３２には、他の電源線３４、３６、あるいは接地パッド３５、３７との間に、寄生容量が存在する場合が多い。しかし、このような寄生容量だけでは電源電圧のゆらぎを抑える作用が小さいので、電源線３２と接地パッド３５との間に容量Ｃ０を接続している。
【００１２】
ところが、接地パッド３５と内部回路２２との間には、配線幅が広く寄生抵抗の小さい接地線５２が接続されている。内部回路２２は消費電力が大きく、内部回路２２を構成するトランジスタのオン・オフの切り替わり時に接地電圧Ｖssが変動する。この接地電圧Ｖssの変動が接地線５２、接地パッド３５、及び容量Ｃ０を介して電源線３２に伝達される。即ち、容量Ｃ０を設けることで電源線３２の容量は大きくなり電源電圧のゆらぎを抑制することはできるが、容量Ｃ０の接続先の内部回路２２の電源変動が伝わってきて結果的に誤動作を招いていた。
【００１３】
図１３に、電源電圧ＶDDと接地電圧Ｖssの変動を示す。図１３（ａ）のように、電源パッド３４に供給される電源電圧ＶDDが負の側に変動し、接地パッド３５の接地電圧Ｖssが正の側に変動したとする。この接地パッド３５における接地電圧Ｖssの変動が、容量Ｃ０を介して電源線３２に伝達され、この部分の電源電圧ＶDDI が図１０（ｂ）のように正の側にレベルＬ１だけ高く変動する。これにより、図１０（ｂ）のようにハイレベル（Ｈ）の入力信号が入力された場合に、誤動作するおそれがあった。即ち、電源電圧ＶDDI が正の側にレベルＬ１だけ変動すると、入力バッファ回路２１の回路閾値Ｖthが、Ｖth＋Ｌ１だけ高くなる。このため、本来の閾値Ｖthよりも高いハイレベルの入力信号が入力されたとしても、この入力信号のレベルが回路閾値Ｖth＋Ｌ１よりも低いと、ロウレベルの入力信号として回路が認識することになる。
【００１４】
本発明は上記事情に鑑みてなされたもので、電源電圧のゆらぎにより回路に誤動作が生じるのを防止することが可能な半導体装置の提供を目的とする。
【００１８】
【課題を解決するための手段】
本発明の半導体装置は、
第１の電源線を介して第１の電源電圧を供給され、第１の接地線により接地され、外部から入力信号を入力されて内部信号を出力する入力回路と、
第２の電源線を介して第２の電源電圧を供給され、第２の接地線により接地され、前記内部信号を入力され、前記入力回路よりも充放電電流が大きい内部回路と、
基板バイアス電圧を生成し、前記入力回路と前記内部回路が形成された半導体基板に接続される基板バイアス電圧線を介して前記基板バイアス電圧を前記半導体基板に供給する基板バイアス生成回路と、
前記第１の電源線と前記第１の接地線との間に両端が接続された第１の容量と、
前記第１の電源線と前記第２の電源線との間に両端が接続された第２の容量と、
前記第１の電源線と前記基板バイアス電圧線との間に両端が接続された第３の容量と、
を備えることを特徴とする。
【００１９】
また、本発明の半導体装置は、
第１の電源線を介して第１の電源電圧を供給され、第１の接地線により接地され、外部から入力信号を入力されて内部信号を出力する入力回路と、
第２の電源線を介して第２の電源電圧を供給され、第２の接地線により接地され、前記内部信号を入力され、前記入力回路よりも充放電電流が大きい内部回路と、
第１の基板バイアス電圧を生成し、前記入力回路と前記内部回路の少なくともいずれか一方が形成された第１導電型の第１のウエルに接続される第１の基板バイアス電圧線を介して前記第１の基板バイアス電圧を前記第１のウエルに印加する第１の基板バイアス生成回路と、
第２の基板バイアス電圧を生成し、前記入力回路と前記内部回路の少なくともいずれか他方が形成された第２導電型の第２のウエルに接続される第２の基板バイアス電圧線を介して前記第２の基板バイアス電圧を前記第２のウエルに印加する第２の基板バイアス生成回路と、
前記第１の電源線と前記第１の接地線との間に両端が接続された第１の容量と、
前記第１の電源線と前記第２の電源線との間に両端が接続された第２の容量と、
前記第１の電源線と前記第１の基板バイアス電圧線との間に両端が接続された第３の容量と、
前記第１の電源線と前記第２の基板バイアス電圧線との間に両端が接続された第４の容量と、
を備えることを特徴とする。
【００２７】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
図１に、本発明の第１の実施の形態による半導体装置の構成を示す。本実施の形態では、電源電圧ＶDDI のゆらぎが原因となって入力バッファ回路２１に誤動作が発生するのを防止するために、電源線３２あるいはこの電源線に接続された電源線と、他の電圧のゆらぎが小さいパッドあるいは配線との間に容量を接続した点に特徴がある。より具体的には、入力バッファ回路２１の接地端子４１と接地パッド３５とを接続しレベルが電圧ＶssI である接地線５１と、電源線３２あるいはこの電源線に接続された電源線との間に、容量Ｃ１を接続している。他の図８に示された装置と同一の要素には、同一の番号を付して説明を省略する。
【００２８】
図１２に示された従来の装置では、上述のように電源線３２と接地電圧パッド３５との間に容量Ｃ０を接続している。このため、電源電圧ＶDDI に対する容量は増加し電圧ＶDDI のゆらぎは抑制される。しかし、容量Ｃ０の接続相手の接地電圧パッド３５の電圧が、消費電力の大きい内部回路２２の電源変動の影響を受けて変動するため、容量Ｃ０を介してこの変動が電源線３２まで伝わり、入力バッファ回路２１の誤動作を招いていた。
【００２９】
これに対し、本実施の形態では電源線３２あるいはこの電源線に接続された電源線の容量の接続相手に、入力バッファ回路２１の接地線５１を選択している。接地線５１は、寄生抵抗Ｒを有する配線幅の狭い配線である。このため、消費電力の大きい内部回路２２で電源変動が生じて接地電圧パッド３５の接地電圧Ｖssが変動したとしても、接地線５１の電圧ＶssI はこの変動が抑制されたレベルとなる。従って、内部回路２２の電源変動の影響を抑制した状態で、電源線３２の容量を増加することができ、電源電圧ＶDDI のゆらぎが抑制され入力バッファ回路２１の誤動作が防止される。
【００３０】
図１３（ａ）のように、電源線３４の電源電圧ＶDDと接地電圧パッド３５の接地電圧Ｖssとが変動した場合にも、図１３（ｃ）のように電源線３２あるいはこの電源線に接続された電源線の電源電圧ＶDDI は変動が抑制される。図１２の半導体装置において電源電圧ＶDDI がレベルＬ１だけ変動した場合にも、本実施の形態では電源電圧ＶDDI はレベルＬ１より小さいレベルＬ２しか変動しない。このため、回路閾値Ｖthの上昇はＶth＋Ｌ１にとどまり、このレベルを越えるハイレベルの入力信号が入力された場合には論理レベルを反転することなくハイレベルとして認識することができる。
【００３１】
この第１の実施の形態による半導体装置を半導体チップＳＣ上に配置したときのレイアウトの一例を図２に示す。内部回路２２の一例として４つの領域にメモリセルＭＣ１〜ＭＣ４が配置され、その周辺領域に周辺回路ＰＣ１及びＰＣ２、入力バッファ回路ＩＢ１〜ＩＢ４が配置されている。メモリセルＭＣ１〜ＭＣ４を駆動するための電源電圧ＶDDが外部から電源線ＶDDに印加され、接地パッドＶssが接地されている。周辺回路ＰＣ１およびＰＣ２も、この電源線ＶDDを介して電源電圧ＶDDを供給され、接地パッドＶssを介して接地されている。
【００３２】
電源線ＶDDとは異なる電源電圧ＶDDI を印加される電源線ＶDDI と、接地パッドＶssとは別に設けられた接地パッドＶssI とが形成されており、入力バッファ回路ＩＢ１〜ＩＢ４はこれらの電源線ＶDDI と接地パッドＶssI とに接続されている。そして、電源線ＶDDI に接続された電源線ＰＬと接地パッドＶssI に接続された接地線ＳＬとの間に、複数の容量Ｃ１が接続されている。
【００３３】
ここで、接地パッドＶssと接地パッドＶssI とをそれぞれ接地させることに関し、幾つかの構成が考えられる。例えば図３に示されたように、共通のリードフレームＬＦにワイヤＢＷ１及びＢＷ２を用いてダブルボンディングを行って接地してもよい。この場合には、電圧変動の大きい接地パッドＶssに接地パッドＶssI がボンディングワイヤＢＷ１及びＢＷ２を介して接続されることになる。しかし、ワイヤＢＷ１及びＢＷ２は寄生抵抗が比較的大きく、またボンディング箇所には寄生容量が存在する。従って、接地パッドＶssの電圧変動が接地パッドＶssI に伝達されるまでに緩和される。
【００３４】
図２又は図３に示された構成では、入力バッファ回路ＩＢ１〜ＩＢ４に接続される接地線ＳＬは、接地パッドＶssとは異なる接地パッドＶssI に接続されている。しかし、図４に示されたように接地パッドＶssI を設けることなく、接地線ＳＬが接地パッドＶssに接続されていてもよい。接地線ＳＬは例えば、シリコン・アルミニウム（Ａｌ・Ｓｉ）やシリコン・銅・アルミニウム（Ａｌ・Ｓｉ・Ｃｕ）のように、シート抵抗が比較的小さい材料を用いて形成されるが、この幅を狭くする（もしくは長くする）ことで、配線抵抗を大きくし、接地パッドＶssの電圧変動が入力バッファ回路ＩＢ１〜ＩＢ４に伝達されるのを防ぐことができる。
【００３５】
次に、本発明の第２の実施の形態による半導体装置について、図５を用いて説明する。本実施の形態は、上記第１の実施の形態における、電源線３２と接続する容量の接続相手に電源変動の小さいパッド又は配線を選ぶという特徴の他に、他のパッドや端子にも容量を接続して特定の電源電圧又は接地電圧に依存せずに容量分散を行う点に特徴がある。
【００３６】
具体的には、電源線３２と接地線５１との間に容量Ｃ１を接続した他に、電源線３２と基板バイアス生成回路３３の基板バイアス電圧線７１との間に容量Ｃ２を接続し、さらに電源線３２と電源線３４との間に容量Ｃ３を接続している。このように、接地線５１のみならず、基板バイアス電圧線７１、電源線３４に対しても、電源線３２との間に容量を接続することで、接地電圧Ｖssのみに依存せずに電源電圧ＶBB及び電源電圧ＶDDに対しても容量が分散されて、より電源電圧ＶDDI のゆらぎを抑制することができる。このような接続とすることで、寄生抵抗Ｒを介してもゆれが０とならない場合に、他のゆれの少ない箇所と容量を介して接続し、さらにゆれを少なくするとともに、他の位相を持ってゆれが発生している箇所とも容量を介して接続して、電源電圧ＶDDI のゆれを打ち消すことになる。
【００３７】
ここで、出力バッファ回路２３が接続された電源線３６と接地パッド３７とに対しては、電源線３２との間に容量が接続されていない。出力バッファ回路２３は駆動する負荷が大きいため電源変動が大きく、容量を接続すると変動が電源線３２まで伝わってくる。このため、電源変動が特に大きい出力バッファ回路のような回路に接続されたパッドあるいは配線は、接続相手に選ばない方が望ましい。
【００３８】
本発明の第３の実施の形態による半導体装置は、図６に示されるような構成を備えている。本実施の形態は、２種類の基板バイアス電圧ＶBB1 及びＶBB2 を発生する基板バイアス生成回路３３ａ及び３３ｂを有し、基板バイアス電圧線７１ａ及び７１ｂを介して半導体基板に基板バイアス電圧ＶBB1 及びＶBB2 を供給する半導体装置に対して適用される。例えば、半導体基板の表面部分に形成されたＮ型ウエルに基板バイアス電圧ＶBB1 が印加され、Ｐ型ウエルに基板バイアス電圧ＶBB2 が印加される。上記第２の実施の形態と同様に、電源線３２と接地線５１との間に容量Ｃ１が接続され、電源線３２と電源線３４との間に容量Ｃ３が接続された他に、二つの基板バイアス電圧線７１ａ及び７１ｂに対しても容量Ｃ２ａ及びＣ２ｂが接続されている。このように、４つのパッド又は線を接続相手に選ぶことで、より多く容量を分散し電源電圧ＶDDI のゆらぎを抑制することができる。
【００３９】
本発明の第４の実施の形態による半導体装置について、図７を用いて説明する。この装置は、入力初段に設けられた入力バッファ回路２１と内部回路２２との間に、例えばプリデコーダのような周辺回路２４を有している。周辺回路２４は電源電圧ＶDDを供給され、入力バッファ回路２１から出力された入力信号を受けとって一定の処理を行った後、内部回路２２に出力する。
【００４０】
上記第１の実施の形態では、電源線３２に容量を接続する電源変動の小さい相手として、入力バッファ回路２１の接地線５１を選んでいる。本実施の形態では、入力バッファ回路２１の接地端子４１と同様に周辺回路２４の接地端子４４が接続された接地線５１と電源線３２との間に、容量Ｃ１を接続している。この場合も、第１の実施の形態と同様に接地線５１には寄生抵抗Ｒが存在する。従って、内部回路２２の電源変動の影響は接地線５１には直接伝わらずに緩和され、容量Ｃ１を介して接続された電源線３２の電圧ＶDDI の変動が抑制される。
【００４１】
上記第１〜第４の実施の形態における容量は、例えば図８又は図９に示されたような接合容量を用いてもよい。図８に示された接合容量は、ｎ型半導体基板１００の表面に形成したｐ型ウエル１０２内におけるｐ+ 型不純物領域１０９に容量の一方の端子１１２を接続し、ｐ型ウエル１０２内に形成したｎ+ 型不純物領域１０１に他方の端子１０１を接続している。図９に示された接合容量は、図８の接合容量と導電型を入れ替えたものであり、ｎ型半導体基板１００の表面に形成したｎ型ウエル１０４内のｎ+ 型不純物領域１１０に容量の一方の端子１２２を接続し、ｎ型ウエル１０４内の形成したｐ+ 型不純物領域１０３に他方の端子１２１を接続している。
【００４２】
あるいは、図１０に示されたような電極容量を用いてもよい。ｎ型半導体基板１００の表面にｐ型ウエル１０６を形成し、このｐ型ウエル１０６内にｎ+ 型不純物領域１０５を形成する。ｎ+ 型不純物領域１０５の上面には、絶縁膜１０７を介して電極１０８を形成する。ｎ+ 型不純物領域１０５に端子１３２を接続し、電極１０８には端子１３１を接続する。このようにして、端子１３１に接続された電極１０８と、端子１３２に接続されたｎ+ 型不純物領域１０５との間に電極容量を形成してもよい。
【００４３】
上述した実施の形態はいずれも一例であって、本発明を限定するものではない。例えば、上記実施の形態はいずれも入力バッファ回路、内部回路及び出力バッファ回路を備える装置に対して適用している。しかし、少なくとも入力信号を与えられる入力回路と入力回路の出力を与えられる内部回路とを含み、この二つの回路が異なる電源電圧を供給される装置であればよく、他の回路を含むものに対しても本発明の適用が可能である。
【００４４】
【発明の効果】
以上説明したように、本発明は複数の電源電圧を供給される装置において、入力回路に接続された電源線と、他の電源変動の小さいパッド又は配線との間に容量を接続しているので、容量が増加し電源のゆらぎが緩和されるのみならず、容量を接続した相手の変動を受けて誤動作が生じるのが防止されるので、信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の構成を示した回路図。
【図２】同半導体装置の半導体チップ上のレイアウトの一例を示した配置図。
【図３】同半導体装置における接地パッドを接地する構成の一例を示した説明図。
【図４】同半導体装置における接地パッドを接地する構成の他の例を示した説明図。
【図５】本発明の第２の実施の形態による半導体装置の構成を示した回路図。
【図６】本発明の第３の実施の形態による半導体装置の構成を示した回路図。
【図７】本発明の第４の実施の形態による半導体装置の構成を示した回路図。
【図８】上記第１〜第４の実施の形態における容量として用いることが可能な接合容量の構造を示した縦断面図。
【図９】上記第１〜第４の実施の形態における容量として用いることが可能な接合容量の他の構造を示した縦断面図。
【図１０】上記第１〜第４の実施の形態における容量として用いることが可能な電極容量の構造を示した縦断面図。
【図１１】従来の半導体装置の構成を示した回路図。
【図１２】従来の他の半導体装置の構成を示した回路図。
【図１３】従来の半導体装置及び本発明の第１の実施の形態における半導体装置の電源変動を示した説明図。
【符号の説明】
１０ 半導体装置
２１ 入力バッファ回路
２２ 内部回路
２３ 出力バッファ回路
２４ 周辺回路
３１ 入力パッド
３２、３４、３３ａ、３３ｂ、３６ 電源線
３３、３３ａ、３３ｂ 基板バイアス生成回路
３５、３７ 接地パッド
３８ 出力パッド
４１、４２ 接地端子
５１〜５３ 接地線
７１、７１ａ、７１ｂ 基板バイアス電圧線
１００ ｎ型半導体基板
１０１、１０５、１１０ ｎ+ 型不純物領域
１０２、１０６ ｐ型ウエル
１１１、１１２、１２１、１２２、１３１、１３２ 端子
１０３、１０９ ｐ+ 型不純物領域
１０４ ｎ型ウエル
１０７ 絶縁膜
１０８ 電極
ＶDDI 、ＶDD 電源電圧
ＶBB、ＶBB1、ＶBB2 基板バイアス電圧
Ｖss、ＶSSQ 接地電圧
Ｒ 寄生抵抗
Ｃ１〜Ｃ４、Ｃ２ａ、Ｃ２ｂ 容量
【発明の属する技術分野】
本発明は半導体装置に係わり、特に複数の電源電圧を供給される装置に関する。
【０００２】
【従来の技術】
半導体装置には、この半導体装置と接続されるＭＰＵ(MICRO PROCESSOR UNIT)、ＣＰＵ(CENTRAL PROCESSOR UNIT)、その他のロジックの消費電力を抑えるために、入力インターフェース回路の電源を抑えたものがある。このような半導体装置では、入力信号の電圧スイング幅と異なる電圧スイング幅を持つ内部信号で動作する内部回路を持つ。このような装置は、入力信号を受信する入力回路用に入力信号と同じレベルを持つ第１の電源電圧と、入力回路からの出力を受けて処理を行う内部回路用に、内部信号と同じレベルを持つ第２の電源電圧とを供給される。図１１に、従来の半導体装置１０の構成を示す。
【０００３】
半導体装置１０は、入力バッファ回路２１、内部回路２２、出力バッファ回路２３、及び基板バイアス生成回路３３を有する。さらに、半導体装置１０には、入力パッド３１、電源線３２、３４、３６、接地パッド３５及び３７、出力パッド３８、基板バイアス電圧線７１が設けられている。電源線３２には入力信号と同じ電圧を持つ電源電圧ＶDDI が供給され、基板バイアス電圧線７１には基板バイアス電圧ＶBBが供給され、電源線３４には内部信号と同じ電圧を持つ電源電圧ＶDDが供給され、電源線３６には外部に出力すべき信号と同じ電圧を持つ電源電圧ＶDDQ が供給される。電源電圧ＶDDI 及びＶDDQ は、例えば１．８Ｖ、あるいは２．５Ｖといった低電源電圧であり、電源電圧ＶDDはこれよりも高い、例えば３．３Ｖあるいは５Ｖといった高電源電圧である。このＶDDQ 、ＶDDI はともにインターフェース用であり、同一レベルであるのが通例である。
【０００４】
また、半導体装置１０には接地パッド３５及び３７が設けられている。入力バッファ回路２１よりも充放電電流が大きい内部回路２２の接地端子４２は、配線幅の広い接地配線５２によって接地パッド３５に接続されている。入力バッファ回路２１の接地端子４１は、配線幅が狭く接地配線５２よりも大きい寄生抵抗Ｒが存在する接地線５１を介して接地パッド３５に接続されている。ここで、接地線５１の電圧を接地電圧ＶssI とする。出力バッファ回路２３の接地端子４３は、配線幅が広い接地線５３により接地パッド３７に接続されている。
【０００５】
入力バッファ回路２１は、半導体装置１０の入力部の初段に相当するもので、入力パッド３１を介して外部から入力された入力信号を与えられる。入力バッファ回路２１には、電源線３２より電源電圧ＶDDI が供給されている。
【０００６】
内部回路２２は、入力バッファ回路２１から出力された入力信号を与えられる。内部回路２２には電源線３４より電源電圧ＶDDが供給され、電源電圧ＶDDI −接地電圧Ｖssの範囲でスイングする入力信号を電源電圧ＶDD−接地電圧Ｖssの範囲でスイングする内部信号に増幅変換した後、必要な処理を行う。この後、内部回路２２からは電源電圧ＶDD−接地電圧Ｖssの範囲でスイングする内部信号が出力される。半導体装置１０が例えば半導体記憶装置である場合には、内部回路２２はメモリアレイ、デコーダ、センスアンプ及び各種制御回路を含むことになる。
【０００７】
出力バッファ回路２３には、電源線３６より電源電圧ＶDDQ が供給されている。出力バッファ回路２３は、内部回路２２から出力された内部信号を与えられ、電源電圧ＶDDQ −接地電圧Ｖssの範囲でスイングする信号を出力する。この信号は、出力パッド３８より装置１０外部に出力される。上記回路２１〜２３のうち、内部回路２２の消費電力は大きく、電源線３４と接続する電源配線６２及び接地パッド３５と接続する接地線５２の幅は広い。出力バッファ回路２３の消費電力も大きく、同様に電源線３６と接続する電源線６３及び接地パッド３７と接続する接地線５３の幅は広い。入力バッファ回路２１の消費電力は最も小さく、電源線３２と接続する電源線６１及び接地パッド３５と接続する接地線５１の幅は狭い。
【０００８】
【発明が解決しようとする課題】
しかし、上述した従来の半導体装置には次のような問題があった。電源線３２、３４及び３６は、入力バッファ回路２１、内部回路２２及び出力バッファ回路２３にそれぞれ電源線６１、６１及び６３によって接続されている。この電源線６１、６２及び６３の配線領域はそれぞれ限られており、配線容量も小さい。
【０００９】
配線容量が小さいと、電源電圧を安定化させる作用が小さい。このため、装置１０外部の電源からゆらぎを持つ電源電圧が印加されると、そのゆらぎを十分に抑えることができない。従って、ゆらぎを持つ電源電圧を入力されると装置１０が誤動作を起こす場合があった。
【００１０】
特に、入力バッファ回路２１のように他の回路２２、２３とは独立したウエル内に形成される場合が多い回路に接続される電源線６１の容量は、他の電源線６１や６３よりも極端に小さい傾向がある。入力バッファ回路２１は、外部から入力信号を入力される初段に位置するので、この回路２１で誤動作が生じるとその後の全ての処理に影響を与える。そこで、特に入力バッファ回路２１は誤動作が生じないようにする必要がある。
【００１１】
図１２に、従来の他の半導体装置の構成を示す。この装置は、入力バッファ回路２１で誤動作を生じるのを防ぐために、この回路２１へ電源電圧ＶDDI を供給する電源線３２に、寄生容量以外に容量を形成して持たせている。電源線３２には、他の電源線３４、３６、あるいは接地パッド３５、３７との間に、寄生容量が存在する場合が多い。しかし、このような寄生容量だけでは電源電圧のゆらぎを抑える作用が小さいので、電源線３２と接地パッド３５との間に容量Ｃ０を接続している。
【００１２】
ところが、接地パッド３５と内部回路２２との間には、配線幅が広く寄生抵抗の小さい接地線５２が接続されている。内部回路２２は消費電力が大きく、内部回路２２を構成するトランジスタのオン・オフの切り替わり時に接地電圧Ｖssが変動する。この接地電圧Ｖssの変動が接地線５２、接地パッド３５、及び容量Ｃ０を介して電源線３２に伝達される。即ち、容量Ｃ０を設けることで電源線３２の容量は大きくなり電源電圧のゆらぎを抑制することはできるが、容量Ｃ０の接続先の内部回路２２の電源変動が伝わってきて結果的に誤動作を招いていた。
【００１３】
図１３に、電源電圧ＶDDと接地電圧Ｖssの変動を示す。図１３（ａ）のように、電源パッド３４に供給される電源電圧ＶDDが負の側に変動し、接地パッド３５の接地電圧Ｖssが正の側に変動したとする。この接地パッド３５における接地電圧Ｖssの変動が、容量Ｃ０を介して電源線３２に伝達され、この部分の電源電圧ＶDDI が図１０（ｂ）のように正の側にレベルＬ１だけ高く変動する。これにより、図１０（ｂ）のようにハイレベル（Ｈ）の入力信号が入力された場合に、誤動作するおそれがあった。即ち、電源電圧ＶDDI が正の側にレベルＬ１だけ変動すると、入力バッファ回路２１の回路閾値Ｖthが、Ｖth＋Ｌ１だけ高くなる。このため、本来の閾値Ｖthよりも高いハイレベルの入力信号が入力されたとしても、この入力信号のレベルが回路閾値Ｖth＋Ｌ１よりも低いと、ロウレベルの入力信号として回路が認識することになる。
【００１４】
本発明は上記事情に鑑みてなされたもので、電源電圧のゆらぎにより回路に誤動作が生じるのを防止することが可能な半導体装置の提供を目的とする。
【００１８】
【課題を解決するための手段】
本発明の半導体装置は、
第１の電源線を介して第１の電源電圧を供給され、第１の接地線により接地され、外部から入力信号を入力されて内部信号を出力する入力回路と、
第２の電源線を介して第２の電源電圧を供給され、第２の接地線により接地され、前記内部信号を入力され、前記入力回路よりも充放電電流が大きい内部回路と、
基板バイアス電圧を生成し、前記入力回路と前記内部回路が形成された半導体基板に接続される基板バイアス電圧線を介して前記基板バイアス電圧を前記半導体基板に供給する基板バイアス生成回路と、
前記第１の電源線と前記第１の接地線との間に両端が接続された第１の容量と、
前記第１の電源線と前記第２の電源線との間に両端が接続された第２の容量と、
前記第１の電源線と前記基板バイアス電圧線との間に両端が接続された第３の容量と、
を備えることを特徴とする。
【００１９】
また、本発明の半導体装置は、
第１の電源線を介して第１の電源電圧を供給され、第１の接地線により接地され、外部から入力信号を入力されて内部信号を出力する入力回路と、
第２の電源線を介して第２の電源電圧を供給され、第２の接地線により接地され、前記内部信号を入力され、前記入力回路よりも充放電電流が大きい内部回路と、
第１の基板バイアス電圧を生成し、前記入力回路と前記内部回路の少なくともいずれか一方が形成された第１導電型の第１のウエルに接続される第１の基板バイアス電圧線を介して前記第１の基板バイアス電圧を前記第１のウエルに印加する第１の基板バイアス生成回路と、
第２の基板バイアス電圧を生成し、前記入力回路と前記内部回路の少なくともいずれか他方が形成された第２導電型の第２のウエルに接続される第２の基板バイアス電圧線を介して前記第２の基板バイアス電圧を前記第２のウエルに印加する第２の基板バイアス生成回路と、
前記第１の電源線と前記第１の接地線との間に両端が接続された第１の容量と、
前記第１の電源線と前記第２の電源線との間に両端が接続された第２の容量と、
前記第１の電源線と前記第１の基板バイアス電圧線との間に両端が接続された第３の容量と、
前記第１の電源線と前記第２の基板バイアス電圧線との間に両端が接続された第４の容量と、
を備えることを特徴とする。
【００２７】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
図１に、本発明の第１の実施の形態による半導体装置の構成を示す。本実施の形態では、電源電圧ＶDDI のゆらぎが原因となって入力バッファ回路２１に誤動作が発生するのを防止するために、電源線３２あるいはこの電源線に接続された電源線と、他の電圧のゆらぎが小さいパッドあるいは配線との間に容量を接続した点に特徴がある。より具体的には、入力バッファ回路２１の接地端子４１と接地パッド３５とを接続しレベルが電圧ＶssI である接地線５１と、電源線３２あるいはこの電源線に接続された電源線との間に、容量Ｃ１を接続している。他の図８に示された装置と同一の要素には、同一の番号を付して説明を省略する。
【００２８】
図１２に示された従来の装置では、上述のように電源線３２と接地電圧パッド３５との間に容量Ｃ０を接続している。このため、電源電圧ＶDDI に対する容量は増加し電圧ＶDDI のゆらぎは抑制される。しかし、容量Ｃ０の接続相手の接地電圧パッド３５の電圧が、消費電力の大きい内部回路２２の電源変動の影響を受けて変動するため、容量Ｃ０を介してこの変動が電源線３２まで伝わり、入力バッファ回路２１の誤動作を招いていた。
【００２９】
これに対し、本実施の形態では電源線３２あるいはこの電源線に接続された電源線の容量の接続相手に、入力バッファ回路２１の接地線５１を選択している。接地線５１は、寄生抵抗Ｒを有する配線幅の狭い配線である。このため、消費電力の大きい内部回路２２で電源変動が生じて接地電圧パッド３５の接地電圧Ｖssが変動したとしても、接地線５１の電圧ＶssI はこの変動が抑制されたレベルとなる。従って、内部回路２２の電源変動の影響を抑制した状態で、電源線３２の容量を増加することができ、電源電圧ＶDDI のゆらぎが抑制され入力バッファ回路２１の誤動作が防止される。
【００３０】
図１３（ａ）のように、電源線３４の電源電圧ＶDDと接地電圧パッド３５の接地電圧Ｖssとが変動した場合にも、図１３（ｃ）のように電源線３２あるいはこの電源線に接続された電源線の電源電圧ＶDDI は変動が抑制される。図１２の半導体装置において電源電圧ＶDDI がレベルＬ１だけ変動した場合にも、本実施の形態では電源電圧ＶDDI はレベルＬ１より小さいレベルＬ２しか変動しない。このため、回路閾値Ｖthの上昇はＶth＋Ｌ１にとどまり、このレベルを越えるハイレベルの入力信号が入力された場合には論理レベルを反転することなくハイレベルとして認識することができる。
【００３１】
この第１の実施の形態による半導体装置を半導体チップＳＣ上に配置したときのレイアウトの一例を図２に示す。内部回路２２の一例として４つの領域にメモリセルＭＣ１〜ＭＣ４が配置され、その周辺領域に周辺回路ＰＣ１及びＰＣ２、入力バッファ回路ＩＢ１〜ＩＢ４が配置されている。メモリセルＭＣ１〜ＭＣ４を駆動するための電源電圧ＶDDが外部から電源線ＶDDに印加され、接地パッドＶssが接地されている。周辺回路ＰＣ１およびＰＣ２も、この電源線ＶDDを介して電源電圧ＶDDを供給され、接地パッドＶssを介して接地されている。
【００３２】
電源線ＶDDとは異なる電源電圧ＶDDI を印加される電源線ＶDDI と、接地パッドＶssとは別に設けられた接地パッドＶssI とが形成されており、入力バッファ回路ＩＢ１〜ＩＢ４はこれらの電源線ＶDDI と接地パッドＶssI とに接続されている。そして、電源線ＶDDI に接続された電源線ＰＬと接地パッドＶssI に接続された接地線ＳＬとの間に、複数の容量Ｃ１が接続されている。
【００３３】
ここで、接地パッドＶssと接地パッドＶssI とをそれぞれ接地させることに関し、幾つかの構成が考えられる。例えば図３に示されたように、共通のリードフレームＬＦにワイヤＢＷ１及びＢＷ２を用いてダブルボンディングを行って接地してもよい。この場合には、電圧変動の大きい接地パッドＶssに接地パッドＶssI がボンディングワイヤＢＷ１及びＢＷ２を介して接続されることになる。しかし、ワイヤＢＷ１及びＢＷ２は寄生抵抗が比較的大きく、またボンディング箇所には寄生容量が存在する。従って、接地パッドＶssの電圧変動が接地パッドＶssI に伝達されるまでに緩和される。
【００３４】
図２又は図３に示された構成では、入力バッファ回路ＩＢ１〜ＩＢ４に接続される接地線ＳＬは、接地パッドＶssとは異なる接地パッドＶssI に接続されている。しかし、図４に示されたように接地パッドＶssI を設けることなく、接地線ＳＬが接地パッドＶssに接続されていてもよい。接地線ＳＬは例えば、シリコン・アルミニウム（Ａｌ・Ｓｉ）やシリコン・銅・アルミニウム（Ａｌ・Ｓｉ・Ｃｕ）のように、シート抵抗が比較的小さい材料を用いて形成されるが、この幅を狭くする（もしくは長くする）ことで、配線抵抗を大きくし、接地パッドＶssの電圧変動が入力バッファ回路ＩＢ１〜ＩＢ４に伝達されるのを防ぐことができる。
【００３５】
次に、本発明の第２の実施の形態による半導体装置について、図５を用いて説明する。本実施の形態は、上記第１の実施の形態における、電源線３２と接続する容量の接続相手に電源変動の小さいパッド又は配線を選ぶという特徴の他に、他のパッドや端子にも容量を接続して特定の電源電圧又は接地電圧に依存せずに容量分散を行う点に特徴がある。
【００３６】
具体的には、電源線３２と接地線５１との間に容量Ｃ１を接続した他に、電源線３２と基板バイアス生成回路３３の基板バイアス電圧線７１との間に容量Ｃ２を接続し、さらに電源線３２と電源線３４との間に容量Ｃ３を接続している。このように、接地線５１のみならず、基板バイアス電圧線７１、電源線３４に対しても、電源線３２との間に容量を接続することで、接地電圧Ｖssのみに依存せずに電源電圧ＶBB及び電源電圧ＶDDに対しても容量が分散されて、より電源電圧ＶDDI のゆらぎを抑制することができる。このような接続とすることで、寄生抵抗Ｒを介してもゆれが０とならない場合に、他のゆれの少ない箇所と容量を介して接続し、さらにゆれを少なくするとともに、他の位相を持ってゆれが発生している箇所とも容量を介して接続して、電源電圧ＶDDI のゆれを打ち消すことになる。
【００３７】
ここで、出力バッファ回路２３が接続された電源線３６と接地パッド３７とに対しては、電源線３２との間に容量が接続されていない。出力バッファ回路２３は駆動する負荷が大きいため電源変動が大きく、容量を接続すると変動が電源線３２まで伝わってくる。このため、電源変動が特に大きい出力バッファ回路のような回路に接続されたパッドあるいは配線は、接続相手に選ばない方が望ましい。
【００３８】
本発明の第３の実施の形態による半導体装置は、図６に示されるような構成を備えている。本実施の形態は、２種類の基板バイアス電圧ＶBB1 及びＶBB2 を発生する基板バイアス生成回路３３ａ及び３３ｂを有し、基板バイアス電圧線７１ａ及び７１ｂを介して半導体基板に基板バイアス電圧ＶBB1 及びＶBB2 を供給する半導体装置に対して適用される。例えば、半導体基板の表面部分に形成されたＮ型ウエルに基板バイアス電圧ＶBB1 が印加され、Ｐ型ウエルに基板バイアス電圧ＶBB2 が印加される。上記第２の実施の形態と同様に、電源線３２と接地線５１との間に容量Ｃ１が接続され、電源線３２と電源線３４との間に容量Ｃ３が接続された他に、二つの基板バイアス電圧線７１ａ及び７１ｂに対しても容量Ｃ２ａ及びＣ２ｂが接続されている。このように、４つのパッド又は線を接続相手に選ぶことで、より多く容量を分散し電源電圧ＶDDI のゆらぎを抑制することができる。
【００３９】
本発明の第４の実施の形態による半導体装置について、図７を用いて説明する。この装置は、入力初段に設けられた入力バッファ回路２１と内部回路２２との間に、例えばプリデコーダのような周辺回路２４を有している。周辺回路２４は電源電圧ＶDDを供給され、入力バッファ回路２１から出力された入力信号を受けとって一定の処理を行った後、内部回路２２に出力する。
【００４０】
上記第１の実施の形態では、電源線３２に容量を接続する電源変動の小さい相手として、入力バッファ回路２１の接地線５１を選んでいる。本実施の形態では、入力バッファ回路２１の接地端子４１と同様に周辺回路２４の接地端子４４が接続された接地線５１と電源線３２との間に、容量Ｃ１を接続している。この場合も、第１の実施の形態と同様に接地線５１には寄生抵抗Ｒが存在する。従って、内部回路２２の電源変動の影響は接地線５１には直接伝わらずに緩和され、容量Ｃ１を介して接続された電源線３２の電圧ＶDDI の変動が抑制される。
【００４１】
上記第１〜第４の実施の形態における容量は、例えば図８又は図９に示されたような接合容量を用いてもよい。図８に示された接合容量は、ｎ型半導体基板１００の表面に形成したｐ型ウエル１０２内におけるｐ+ 型不純物領域１０９に容量の一方の端子１１２を接続し、ｐ型ウエル１０２内に形成したｎ+ 型不純物領域１０１に他方の端子１０１を接続している。図９に示された接合容量は、図８の接合容量と導電型を入れ替えたものであり、ｎ型半導体基板１００の表面に形成したｎ型ウエル１０４内のｎ+ 型不純物領域１１０に容量の一方の端子１２２を接続し、ｎ型ウエル１０４内の形成したｐ+ 型不純物領域１０３に他方の端子１２１を接続している。
【００４２】
あるいは、図１０に示されたような電極容量を用いてもよい。ｎ型半導体基板１００の表面にｐ型ウエル１０６を形成し、このｐ型ウエル１０６内にｎ+ 型不純物領域１０５を形成する。ｎ+ 型不純物領域１０５の上面には、絶縁膜１０７を介して電極１０８を形成する。ｎ+ 型不純物領域１０５に端子１３２を接続し、電極１０８には端子１３１を接続する。このようにして、端子１３１に接続された電極１０８と、端子１３２に接続されたｎ+ 型不純物領域１０５との間に電極容量を形成してもよい。
【００４３】
上述した実施の形態はいずれも一例であって、本発明を限定するものではない。例えば、上記実施の形態はいずれも入力バッファ回路、内部回路及び出力バッファ回路を備える装置に対して適用している。しかし、少なくとも入力信号を与えられる入力回路と入力回路の出力を与えられる内部回路とを含み、この二つの回路が異なる電源電圧を供給される装置であればよく、他の回路を含むものに対しても本発明の適用が可能である。
【００４４】
【発明の効果】
以上説明したように、本発明は複数の電源電圧を供給される装置において、入力回路に接続された電源線と、他の電源変動の小さいパッド又は配線との間に容量を接続しているので、容量が増加し電源のゆらぎが緩和されるのみならず、容量を接続した相手の変動を受けて誤動作が生じるのが防止されるので、信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の構成を示した回路図。
【図２】同半導体装置の半導体チップ上のレイアウトの一例を示した配置図。
【図３】同半導体装置における接地パッドを接地する構成の一例を示した説明図。
【図４】同半導体装置における接地パッドを接地する構成の他の例を示した説明図。
【図５】本発明の第２の実施の形態による半導体装置の構成を示した回路図。
【図６】本発明の第３の実施の形態による半導体装置の構成を示した回路図。
【図７】本発明の第４の実施の形態による半導体装置の構成を示した回路図。
【図８】上記第１〜第４の実施の形態における容量として用いることが可能な接合容量の構造を示した縦断面図。
【図９】上記第１〜第４の実施の形態における容量として用いることが可能な接合容量の他の構造を示した縦断面図。
【図１０】上記第１〜第４の実施の形態における容量として用いることが可能な電極容量の構造を示した縦断面図。
【図１１】従来の半導体装置の構成を示した回路図。
【図１２】従来の他の半導体装置の構成を示した回路図。
【図１３】従来の半導体装置及び本発明の第１の実施の形態における半導体装置の電源変動を示した説明図。
【符号の説明】
１０ 半導体装置
２１ 入力バッファ回路
２２ 内部回路
２３ 出力バッファ回路
２４ 周辺回路
３１ 入力パッド
３２、３４、３３ａ、３３ｂ、３６ 電源線
３３、３３ａ、３３ｂ 基板バイアス生成回路
３５、３７ 接地パッド
３８ 出力パッド
４１、４２ 接地端子
５１〜５３ 接地線
７１、７１ａ、７１ｂ 基板バイアス電圧線
１００ ｎ型半導体基板
１０１、１０５、１１０ ｎ+ 型不純物領域
１０２、１０６ ｐ型ウエル
１１１、１１２、１２１、１２２、１３１、１３２ 端子
１０３、１０９ ｐ+ 型不純物領域
１０４ ｎ型ウエル
１０７ 絶縁膜
１０８ 電極
ＶDDI 、ＶDD 電源電圧
ＶBB、ＶBB1、ＶBB2 基板バイアス電圧
Ｖss、ＶSSQ 接地電圧
Ｒ 寄生抵抗
Ｃ１〜Ｃ４、Ｃ２ａ、Ｃ２ｂ 容量
Claims (2)
- 第１の電源線を介して第１の電源電圧を供給され、第１の接地線により接地され、外部から入力信号を入力されて内部信号を出力する入力回路と、
第２の電源線を介して第２の電源電圧を供給され、第２の接地線により接地され、前記内部信号を入力され、前記入力回路よりも充放電電流が大きい内部回路と、
基板バイアス電圧を生成し、前記入力回路と前記内部回路が形成された半導体基板に接続される基板バイアス電圧線を介して前記基板バイアス電圧を前記半導体基板に供給する基板バイアス生成回路と、
前記第１の電源線と前記第１の接地線との間に両端が接続された第１の容量と、
前記第１の電源線と前記第２の電源線との間に両端が接続された第２の容量と、
前記第１の電源線と前記基板バイアス電圧線との間に両端が接続された第３の容量と、
を備えることを特徴とする半導体装置。 - 第１の電源線を介して第１の電源電圧を供給され、第１の接地線により接地され、外部から入力信号を入力されて内部信号を出力する入力回路と、
第２の電源線を介して第２の電源電圧を供給され、第２の接地線により接地され、前記内部信号を入力され、前記入力回路よりも充放電電流が大きい内部回路と、
第１の基板バイアス電圧を生成し、前記入力回路と前記内部回路の少なくともいずれか一方が形成された第１導電型の第１のウエルに接続される第１の基板バイアス電圧線を介して前記第１の基板バイアス電圧を前記第１のウエルに印加する第１の基板バイアス生成回路と、
第２の基板バイアス電圧を生成し、前記入力回路と前記内部回路の少なくともいずれか他方が形成された第２導電型の第２のウエルに接続される第２の基板バイアス電圧線を介して前記第２の基板バイアス電圧を前記第２のウエルに印加する第２の基板バイアス生成回路と、
前記第１の電源線と前記第１の接地線との間に両端が接続された第１の容量と、
前記第１の電源線と前記第２の電源線との間に両端が接続された第２の容量と、
前記第１の電源線と前記第１の基板バイアス電圧線との間に両端が接続された第３の容量と、
前記第１の電源線と前記第２の基板バイアス電圧線との間に両端が接続された第４の容量と、
を備えることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02206498A JP3730003B2 (ja) | 1997-02-18 | 1998-02-03 | 半導体装置 |
| US09/025,662 US6060946A (en) | 1997-02-18 | 1998-02-18 | Semiconductor device having improved immunity to power supply voltage fluctuations |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3397197 | 1997-02-18 | ||
| JP9-33971 | 1997-02-18 | ||
| JP02206498A JP3730003B2 (ja) | 1997-02-18 | 1998-02-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294429A JPH10294429A (ja) | 1998-11-04 |
| JP3730003B2 true JP3730003B2 (ja) | 2005-12-21 |
Family
ID=26359221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02206498A Expired - Fee Related JP3730003B2 (ja) | 1997-02-18 | 1998-02-03 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6060946A (ja) |
| JP (1) | JP3730003B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4408500B2 (ja) | 1999-11-18 | 2010-02-03 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US6731154B2 (en) * | 2002-05-01 | 2004-05-04 | International Business Machines Corporation | Global voltage buffer for voltage islands |
| US7369741B2 (en) * | 2003-11-17 | 2008-05-06 | Fiber Optics Network Solutions Corp. | Storage adapter with dust cap posts |
| JP5175597B2 (ja) * | 2007-11-12 | 2013-04-03 | エスケーハイニックス株式会社 | 半導体集積回路 |
| KR100907009B1 (ko) * | 2007-11-12 | 2009-07-08 | 주식회사 하이닉스반도체 | 반도체 집적 회로 |
| US8502590B2 (en) * | 2009-12-14 | 2013-08-06 | The Boeing Company | System and method of controlling devices operating within different voltage ranges |
| TWI727204B (zh) * | 2018-09-13 | 2021-05-11 | 瑞昱半導體股份有限公司 | 管線化類比數位轉換器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481178A (en) * | 1993-03-23 | 1996-01-02 | Linear Technology Corporation | Control circuit and method for maintaining high efficiency over broad current ranges in a switching regulator circuit |
| US5399920A (en) * | 1993-11-09 | 1995-03-21 | Texas Instruments Incorporated | CMOS driver which uses a higher voltage to compensate for threshold loss of the pull-up NFET |
| JP3625851B2 (ja) * | 1993-12-28 | 2005-03-02 | 沖電気工業株式会社 | レベルシフタ回路 |
| US5736869A (en) * | 1996-05-16 | 1998-04-07 | Lsi Logic Corporation | Output driver with level shifting and voltage protection |
-
1998
- 1998-02-03 JP JP02206498A patent/JP3730003B2/ja not_active Expired - Fee Related
- 1998-02-18 US US09/025,662 patent/US6060946A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6060946A (en) | 2000-05-09 |
| JPH10294429A (ja) | 1998-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3874247B2 (ja) | 半導体集積回路装置 | |
| JP2888898B2 (ja) | 半導体集積回路 | |
| US7692997B2 (en) | Semiconductor integrated circuit device | |
| US7542329B2 (en) | Virtual power rails for integrated circuits | |
| US5635860A (en) | Overvoltage-tolerant self-biasing CMOS output buffer | |
| JP3730003B2 (ja) | 半導体装置 | |
| US7688104B2 (en) | On-die termination device to compensate for a change in an external voltage | |
| JP3267479B2 (ja) | 半導体集積回路装置 | |
| US5773872A (en) | Semiconductor device having an integrated differential circuit with an improved common-mode rejection ratio (CMRR) | |
| JPH06325569A (ja) | 半導体集積回路の中間電圧発生回路 | |
| JP2003347921A (ja) | 半導体装置及びシステム | |
| JPH10107235A (ja) | ゲートアレーｌｓｉの構成方法とこれを用いた回路装置 | |
| KR0144410B1 (ko) | 반도체 메모리 장치의 리스토어 회로 및 그 구조 | |
| JP3641345B2 (ja) | 基板バイアス効果を利用した遅延回路 | |
| JPH04123466A (ja) | 半導体装置 | |
| KR101211683B1 (ko) | 반도체 집적회로 | |
| JPH02146761A (ja) | 半導体集積回路装置 | |
| JP3586985B2 (ja) | 半導体装置の出力回路 | |
| JPH08203279A (ja) | 半導体集積回路装置 | |
| US6380795B1 (en) | Semiconductor integrated circuit | |
| JP3437867B2 (ja) | 半導体メモリ | |
| JPH03212955A (ja) | 半導体装置 | |
| KR19980082531A (ko) | 반도체소자의 파워라인 장치 | |
| JPS61150365A (ja) | 半導体集積回路装置 | |
| JPH08316323A (ja) | 電源配線の形成方法及びそれを用いた回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040618 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040618 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050322 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050520 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050927 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051005 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081014 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |