JP3267479B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP3267479B2 JP3267479B2 JP26263495A JP26263495A JP3267479B2 JP 3267479 B2 JP3267479 B2 JP 3267479B2 JP 26263495 A JP26263495 A JP 26263495A JP 26263495 A JP26263495 A JP 26263495A JP 3267479 B2 JP3267479 B2 JP 3267479B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- diffusion region
- semiconductor
- supply line
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 108
- 238000009792 diffusion process Methods 0.000 claims description 135
- 239000000758 substrate Substances 0.000 claims description 106
- 239000012535 impurity Substances 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 238000000034 method Methods 0.000 claims 1
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 9
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 9
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- -1 VDD2 Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 101150014950 gnd gene Proteins 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装
置、特に半導体集積回路を構成するセルの入出力端子等
に生じるノイズを防止する構成を有する半導体集積回路
装置に関する。
置、特に半導体集積回路を構成するセルの入出力端子等
に生じるノイズを防止する構成を有する半導体集積回路
装置に関する。
【０００２】
【従来の技術】半導体基板により構成されるチップ上に
は、通常、互いに複数のセルが形成され、この複数のセ
ルの集合体が一つの半導体集積回路を構成している。各
セルにはその動作目的に応じてトランジスタ、抵抗、キ
ャパシタ等の素子が形成されており、それらの組み合わ
せによってメモリ回路や演算回路等、特定の機能を有す
る回路が形成される。これらの各セルは、メガセル或い
はマクロセル等と称されており、以下の説明においては
これをマクロセルと称することにする。
は、通常、互いに複数のセルが形成され、この複数のセ
ルの集合体が一つの半導体集積回路を構成している。各
セルにはその動作目的に応じてトランジスタ、抵抗、キ
ャパシタ等の素子が形成されており、それらの組み合わ
せによってメモリ回路や演算回路等、特定の機能を有す
る回路が形成される。これらの各セルは、メガセル或い
はマクロセル等と称されており、以下の説明においては
これをマクロセルと称することにする。
【０００３】第７図（ａ）、（ｂ）に従来の技術による
複数のマクロセルが形成されたチップの模式図を示す。
ここで図７（ａ）は半導体チップ１１１の上面図であ
り、図７（ｂ）は、図７（ａ）に示したＡ−Ａ面におけ
る断面の模式図である。これらの図においては説明のた
め、形成されているトランジスタ等の素子は省略し、ま
た配線等についてもその概略のみを示している。このチ
ップには互いに適当な間隔をあけて、複数のマクロセル
１１２が構成されている。
複数のマクロセルが形成されたチップの模式図を示す。
ここで図７（ａ）は半導体チップ１１１の上面図であ
り、図７（ｂ）は、図７（ａ）に示したＡ−Ａ面におけ
る断面の模式図である。これらの図においては説明のた
め、形成されているトランジスタ等の素子は省略し、ま
た配線等についてもその概略のみを示している。このチ
ップには互いに適当な間隔をあけて、複数のマクロセル
１１２が構成されている。
【０００４】これら複数のマクロセル１１２内の各素子
には、電源端子VDD から電源ライン１１３を介して、回
路を駆動するための電圧が与えられ、電源端子GND が電
源ライン１１４を介して接続されている。電源ライン１
１３、１１４は基板上に形成される導電膜による配線
や、基板内に形成される導電性不純物による拡散等によ
り構成されている。
には、電源端子VDD から電源ライン１１３を介して、回
路を駆動するための電圧が与えられ、電源端子GND が電
源ライン１１４を介して接続されている。電源ライン１
１３、１１４は基板上に形成される導電膜による配線
や、基板内に形成される導電性不純物による拡散等によ
り構成されている。
【０００５】また各マクロセル１１２或いは半導体チッ
プ１１１には、データ信号やクロック信号の入出力のた
め入出力端子１１５が形成されている。これらの入出力
端子１１５は、例えば基板に導電性不純物が高濃度に拡
散された拡散領域１１６を介して、半導体チップに形成
される導電層による配線や拡散などにより構成される信
号ライン１１７に接続されている。
プ１１１には、データ信号やクロック信号の入出力のた
め入出力端子１１５が形成されている。これらの入出力
端子１１５は、例えば基板に導電性不純物が高濃度に拡
散された拡散領域１１６を介して、半導体チップに形成
される導電層による配線や拡散などにより構成される信
号ライン１１７に接続されている。
【０００６】以上のように、従来の半導体チップ１１１
には各種の素子より構成されるマクロセル１１２を複数
有しており、これらのマクロセル１１２は、互いに１つ
のチップ１１１上に適当な間隔をあけて基板上に形成さ
れている。また各マクロセル１１２には電源端子VDD か
ら電圧が供給され、さらに電源端子GND に接続されてい
る。これらの電源ラインは、拡散或いは導電膜を介して
所定の電圧が供給されている。また、各マクロセル１１
２には、データ信号の入出力のための入出力端子１１５
が基板内に形成された拡散を通して接続されている。
には各種の素子より構成されるマクロセル１１２を複数
有しており、これらのマクロセル１１２は、互いに１つ
のチップ１１１上に適当な間隔をあけて基板上に形成さ
れている。また各マクロセル１１２には電源端子VDD か
ら電圧が供給され、さらに電源端子GND に接続されてい
る。これらの電源ラインは、拡散或いは導電膜を介して
所定の電圧が供給されている。また、各マクロセル１１
２には、データ信号の入出力のための入出力端子１１５
が基板内に形成された拡散を通して接続されている。
【０００７】上記に示した従来の半導体チップにおいて
は、次に示すような問題点がある。すなわち、例えばマ
クロセル内に形成されているトランジスタが、集積回路
に供給されるクロック信号に同期してスイッチング動作
を行った場合には、VDD からGND へ貫通電流が流れる場
合がある。この現象は例えばＣＭＯＳトランジスタによ
りインバータを構成した場合等では特に顕著であり、一
例としてその電流の流れを図７（ｂ）において矢印
（１）により示す。今日、チップの高集積化が進んでお
り、一つのチップ上には何千、何万ものトランジスタが
形成されるようになっている。このような場合、集積回
路に供給されるクロック信号に応じて、瞬時に多数のト
ランジスタが一斉にスイッチング動作を行うことにな
り、これに応じて数百ｍＡ程度の貫通電流が、基板内に
流れることになる。前述のように複数のマクロセルが形
成されている基板には、電源端子や入出力端子が設置さ
れているが、このような電流値の大きな貫通電流が生じ
た場合、電源端子のみによってでは、この貫通電流を十
分に吸収することができず、その変化が入出力端子に現
れたり、またこの貫通電流と、基板の有する抵抗や容量
のために、本来一定の値に安定しているべき基板の電位
自体が変化し、この電位の揺れが入出力端子に現れるこ
とになる。
は、次に示すような問題点がある。すなわち、例えばマ
クロセル内に形成されているトランジスタが、集積回路
に供給されるクロック信号に同期してスイッチング動作
を行った場合には、VDD からGND へ貫通電流が流れる場
合がある。この現象は例えばＣＭＯＳトランジスタによ
りインバータを構成した場合等では特に顕著であり、一
例としてその電流の流れを図７（ｂ）において矢印
（１）により示す。今日、チップの高集積化が進んでお
り、一つのチップ上には何千、何万ものトランジスタが
形成されるようになっている。このような場合、集積回
路に供給されるクロック信号に応じて、瞬時に多数のト
ランジスタが一斉にスイッチング動作を行うことにな
り、これに応じて数百ｍＡ程度の貫通電流が、基板内に
流れることになる。前述のように複数のマクロセルが形
成されている基板には、電源端子や入出力端子が設置さ
れているが、このような電流値の大きな貫通電流が生じ
た場合、電源端子のみによってでは、この貫通電流を十
分に吸収することができず、その変化が入出力端子に現
れたり、またこの貫通電流と、基板の有する抵抗や容量
のために、本来一定の値に安定しているべき基板の電位
自体が変化し、この電位の揺れが入出力端子に現れるこ
とになる。
【０００８】またこの貫通電流の他に、トランジスタが
動作状態にある場合は、一般的にはソースからドレイン
へ動作電流が流れるが、この動作電流の一部が基板内部
へも流れ、基板電流を生じることがある。一例としてそ
の電流の流れを図７（ｂ）において矢印（２）により示
す。この基板電流も前述の貫通電流と同様に、入出力端
子に現れたり、また基板電位を変化させ、この変化が入
出力端子に現れることになる。
動作状態にある場合は、一般的にはソースからドレイン
へ動作電流が流れるが、この動作電流の一部が基板内部
へも流れ、基板電流を生じることがある。一例としてそ
の電流の流れを図７（ｂ）において矢印（２）により示
す。この基板電流も前述の貫通電流と同様に、入出力端
子に現れたり、また基板電位を変化させ、この変化が入
出力端子に現れることになる。
【０００９】入出力端子にノイズとして現れる電流や電
位の変化は、例えば回路しきい値を変動させたり、周辺
回路に影響を与え、回路の動作に誤動作を生じさせる原
因となる。これらは、近年の電源電圧の低電圧化や回路
の高精度化の要求に伴って、特に大きな問題点となって
いる。
位の変化は、例えば回路しきい値を変動させたり、周辺
回路に影響を与え、回路の動作に誤動作を生じさせる原
因となる。これらは、近年の電源電圧の低電圧化や回路
の高精度化の要求に伴って、特に大きな問題点となって
いる。
【００１０】
【発明が解決しようとする課題】上記のように従来の半
導体集積回路においては、例えばマクロセル内に形成さ
れているトランジスタが、集積回路に供給されるクロッ
ク信号に同期してスイッチング動作を行った場合には、
VDD からGND へ貫通電流が流れる。またこの貫通電流の
他に、トランジスタの動作電流の一部が基板内部へも流
れ、基板電流を生じることがある。この貫通電流や基板
電流が直接入出力端子に現れたり、またこの貫通電流や
基板電流と、基板の有する抵抗や容量のために、本来一
定の値に安定しているべき基板の電位自体が変化し、こ
の電位の揺れが入出力端子に現れることになる。
導体集積回路においては、例えばマクロセル内に形成さ
れているトランジスタが、集積回路に供給されるクロッ
ク信号に同期してスイッチング動作を行った場合には、
VDD からGND へ貫通電流が流れる。またこの貫通電流の
他に、トランジスタの動作電流の一部が基板内部へも流
れ、基板電流を生じることがある。この貫通電流や基板
電流が直接入出力端子に現れたり、またこの貫通電流や
基板電流と、基板の有する抵抗や容量のために、本来一
定の値に安定しているべき基板の電位自体が変化し、こ
の電位の揺れが入出力端子に現れることになる。
【００１１】入出力端子にノイズとして現れる電流や電
位の変化は、例えば回路しきい値を変動させたり、また
周辺回路に誤動作を生じさせる原因となる。これらは、
近年の電源電圧の低電圧化や回路の高精度化の要求に伴
って、特に大きな問題点となっている。
位の変化は、例えば回路しきい値を変動させたり、また
周辺回路に誤動作を生じさせる原因となる。これらは、
近年の電源電圧の低電圧化や回路の高精度化の要求に伴
って、特に大きな問題点となっている。
【００１２】
【課題を解決するための手段】本発明は上記の問題点を
解決するために以下のような手段をとる。すなわち、本
願の第一発明においては、半導体基板に複数の半導体素
子が集合して形成された複数のマクロセルと、前記半導
体素子に動作電圧を与える電源電圧印加手段及び接地電
圧印加手段と、少なくとも一つの前記マクロセルの周囲
を取り囲み、前記マクロセルから離間した前記半導体基
板内に導電性不純物により形成された第一拡散領域と、
前記第一拡散領域に第一バイアス電圧を印加する第一バ
イアス電圧印加手段とを有することを特徴とする半導体
集積回路装置を提供する。
解決するために以下のような手段をとる。すなわち、本
願の第一発明においては、半導体基板に複数の半導体素
子が集合して形成された複数のマクロセルと、前記半導
体素子に動作電圧を与える電源電圧印加手段及び接地電
圧印加手段と、少なくとも一つの前記マクロセルの周囲
を取り囲み、前記マクロセルから離間した前記半導体基
板内に導電性不純物により形成された第一拡散領域と、
前記第一拡散領域に第一バイアス電圧を印加する第一バ
イアス電圧印加手段とを有することを特徴とする半導体
集積回路装置を提供する。
【００１３】また本願の第二発明においては、半導体基
板に複数の半導体素子が集合して形成された複数のマク
ロセルと、前記半導体素子に動作電圧を与える電源電圧
端子及び接地電圧端子と、少なくとも一つの前記マクロ
セルの周囲を取り囲み、前記マクロセルから離間した前
記半導体基板内に導電性不純物により形成された拡散領
域と、前記拡散領域と前記電源電圧端子とを接続する第
一電源ラインと、前記半導体素子と前記電源電圧端子と
を接続する前記第一電源ラインより高インピーダンスの
第二電源ラインと、前記半導体素子と前記接地電圧端子
とを接続する第三電源ラインとを有することを特徴とす
る半導体集積回路装置を提供する。
板に複数の半導体素子が集合して形成された複数のマク
ロセルと、前記半導体素子に動作電圧を与える電源電圧
端子及び接地電圧端子と、少なくとも一つの前記マクロ
セルの周囲を取り囲み、前記マクロセルから離間した前
記半導体基板内に導電性不純物により形成された拡散領
域と、前記拡散領域と前記電源電圧端子とを接続する第
一電源ラインと、前記半導体素子と前記電源電圧端子と
を接続する前記第一電源ラインより高インピーダンスの
第二電源ラインと、前記半導体素子と前記接地電圧端子
とを接続する第三電源ラインとを有することを特徴とす
る半導体集積回路装置を提供する。
【００１４】さらに本願の第三発明においては、半導体
基板に複数の半導体素子が集合して形成された複数のマ
クロセルと、前記半導体素子に動作電圧を与える電源電
圧印加手段及び接地電圧印加手段と、少なくとも一つの
前記マクロセルの周囲を取り囲み、前記マクロセルから
離間した前記半導体基板内に導電性不純物により形成さ
れた第一拡散領域と、前記半導体素子と前記電源電圧端
子とを接続する第一電源ラインと、前記半導体素子と前
記接地電圧端子とを接続する第二電源ラインと、前記拡
散領域と前記電源電圧端子または前記接地電圧端子とを
接続する第三電源ラインとを有することを特徴とする半
導体集積回路装置を提供する。
基板に複数の半導体素子が集合して形成された複数のマ
クロセルと、前記半導体素子に動作電圧を与える電源電
圧印加手段及び接地電圧印加手段と、少なくとも一つの
前記マクロセルの周囲を取り囲み、前記マクロセルから
離間した前記半導体基板内に導電性不純物により形成さ
れた第一拡散領域と、前記半導体素子と前記電源電圧端
子とを接続する第一電源ラインと、前記半導体素子と前
記接地電圧端子とを接続する第二電源ラインと、前記拡
散領域と前記電源電圧端子または前記接地電圧端子とを
接続する第三電源ラインとを有することを特徴とする半
導体集積回路装置を提供する。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て以下、図面を参照して説明する。図１（ａ）は本発明
の第一の実施の形態における半導体チップについての上
面からの模式図であり、図１（ｂ）は、図１（ａ）に示
したＡ−Ａ面における断面の模式図である。説明のた
め、形成されているトランジスタ等の素子は省略し、ま
た配線等についてもその概略のみを示している。このチ
ップ１１上には、互いに適当な間隔をあけて、複数のマ
クロセル１２が構成されている。これら複数のマクロセ
ル１２内の各素子は、電源端子VDD1から電源ライン１３
を介して回路を駆動するための電圧が供給され、さらに
電源端子GND1に電源ライン１４を介して接続されてい
る。電源ライン１３、１４は基板上に形成される導電膜
による配線や、基板内に形成される導電性不純物による
拡散等により構成されている。また、各マクロセル１２
或いは半導体チップ１１上には、データ信号やクロック
信号の入出力のため入出力端子１５が形成されている。
これらの入出力端子１５は、例えば基板に導電性不純物
が高濃度に拡散された拡散領域１６を介して、半導体チ
ップに形成される導電層による配線や拡散等により構成
される信号ライン１７に接続されている。以上の構成
は、従来の半導体集積回路と同様である。
て以下、図面を参照して説明する。図１（ａ）は本発明
の第一の実施の形態における半導体チップについての上
面からの模式図であり、図１（ｂ）は、図１（ａ）に示
したＡ−Ａ面における断面の模式図である。説明のた
め、形成されているトランジスタ等の素子は省略し、ま
た配線等についてもその概略のみを示している。このチ
ップ１１上には、互いに適当な間隔をあけて、複数のマ
クロセル１２が構成されている。これら複数のマクロセ
ル１２内の各素子は、電源端子VDD1から電源ライン１３
を介して回路を駆動するための電圧が供給され、さらに
電源端子GND1に電源ライン１４を介して接続されてい
る。電源ライン１３、１４は基板上に形成される導電膜
による配線や、基板内に形成される導電性不純物による
拡散等により構成されている。また、各マクロセル１２
或いは半導体チップ１１上には、データ信号やクロック
信号の入出力のため入出力端子１５が形成されている。
これらの入出力端子１５は、例えば基板に導電性不純物
が高濃度に拡散された拡散領域１６を介して、半導体チ
ップに形成される導電層による配線や拡散等により構成
される信号ライン１７に接続されている。以上の構成
は、従来の半導体集積回路と同様である。
【００１６】本発明の各実施の形態において特徴となる
構成は、従来と同様にチップ上に形成されているマクロ
セルの周囲に、これを取り囲んで基板内に形成された拡
散領域を有し、さらにこの拡散領域に、マクロセル内に
形成されている各素子に電源として供給する電圧とは別
の系統で、バイアス電圧を印加する点である。以下その
形態について説明する。
構成は、従来と同様にチップ上に形成されているマクロ
セルの周囲に、これを取り囲んで基板内に形成された拡
散領域を有し、さらにこの拡散領域に、マクロセル内に
形成されている各素子に電源として供給する電圧とは別
の系統で、バイアス電圧を印加する点である。以下その
形態について説明する。
【００１７】まず図１に示すように、本発明の第一の実
施の形態においては、上記の構成の他に、マクロセルを
取り囲んで形成された拡散領域と、VDD1、GND1とは異な
る別の系統の電源端子VDD2、GND2、及びこれらの電源端
子と拡散領域を接続する電源ラインとを有する。
施の形態においては、上記の構成の他に、マクロセルを
取り囲んで形成された拡散領域と、VDD1、GND1とは異な
る別の系統の電源端子VDD2、GND2、及びこれらの電源端
子と拡散領域を接続する電源ラインとを有する。
【００１８】拡散領域に印加するバイアス電圧は、特に
限定はされないがそれ自体の電圧が変動した場合でも、
回路の動作に悪影響を及ぼさないように別系統の電源端
子を用いる。回路設計上これらの電位としては、マクロ
セル内の各素子に電源を供給するためのVDD1、GND1と同
電位の電圧とすれば、新たに電圧を供給する手段を設け
る必要はないが、ここで重要な点は、電源端子から各マ
クロセル内の素子に電圧を供給するための電源ライン
と、拡散領域に電圧を供給するための電源ラインとを別
系統に設置することである。
限定はされないがそれ自体の電圧が変動した場合でも、
回路の動作に悪影響を及ぼさないように別系統の電源端
子を用いる。回路設計上これらの電位としては、マクロ
セル内の各素子に電源を供給するためのVDD1、GND1と同
電位の電圧とすれば、新たに電圧を供給する手段を設け
る必要はないが、ここで重要な点は、電源端子から各マ
クロセル内の素子に電圧を供給するための電源ライン
と、拡散領域に電圧を供給するための電源ラインとを別
系統に設置することである。
【００１９】尚、以下の説明においてはVDD1の値と等し
いか、或いはそれに近い値の電圧をVDD2とし、GND1の値
と等しいか、或いはそれに近い値の電圧をGND2とし、こ
れらの電圧を拡散領域に供給するものとし説明を進め
る。
いか、或いはそれに近い値の電圧をVDD2とし、GND1の値
と等しいか、或いはそれに近い値の電圧をGND2とし、こ
れらの電圧を拡散領域に供給するものとし説明を進め
る。
【００２０】拡散領域の導電型についても特に限定はさ
れないが、基板がＮ型で拡散領域にVDD2を接続する場合
には、反対導電型であるＰ型により、またGND2を接続す
る場合には、基板と同じ導電型であるＮ型により形成す
るのが望ましい。また基板がＰ型の場合には、それぞれ
上記に示したものとは反対の導電型で形成するのが望ま
しい。
れないが、基板がＮ型で拡散領域にVDD2を接続する場合
には、反対導電型であるＰ型により、またGND2を接続す
る場合には、基板と同じ導電型であるＮ型により形成す
るのが望ましい。また基板がＰ型の場合には、それぞれ
上記に示したものとは反対の導電型で形成するのが望ま
しい。
【００２１】拡散領域の不純物濃度は、拡散領域の周囲
の半導体基板の不純物濃度より高ければ、すなわち抵抗
値が低ければその機能を果たすが、基板の不純物濃度と
比較し、１０倍〜１００倍程度高濃度であればよい。
の半導体基板の不純物濃度より高ければ、すなわち抵抗
値が低ければその機能を果たすが、基板の不純物濃度と
比較し、１０倍〜１００倍程度高濃度であればよい。
【００２２】また上記の実施の形態においては、拡散領
域２１はチップ１１に形成されている全てのマクロセル
１２の周辺に形成するように示したが、これに限定され
ることなく、一つのマクロセル１２の周辺にのみ形成し
てもよい。この場合、特にノイズの発生源となる回路が
形成されたマクロセル１２の周辺に形成することによ
り、それを有効なものとすることができる。
域２１はチップ１１に形成されている全てのマクロセル
１２の周辺に形成するように示したが、これに限定され
ることなく、一つのマクロセル１２の周辺にのみ形成し
てもよい。この場合、特にノイズの発生源となる回路が
形成されたマクロセル１２の周辺に形成することによ
り、それを有効なものとすることができる。
【００２３】また第一の実施の形態においては、一系統
の電源端子に接続された一つの拡散領域について示した
が、この他、この一つの拡散領域（以下、第一拡散領域
と称する。）を取り囲んで第二拡散領域を形成し、この
第二拡散領域には、第一拡散領域とは別のバイアス電圧
を供給する構成としてもよい。この場合、第一、第二拡
散領域の導電型はそれぞれ反対導電型とし、また第一拡
散領域にVDD2を接続している場合には、第二拡散領域に
はGND2を、また第一拡散領域にGND2を接続している場合
には、第一拡散領域にはVDD2を接続するのが望ましい。
の電源端子に接続された一つの拡散領域について示した
が、この他、この一つの拡散領域（以下、第一拡散領域
と称する。）を取り囲んで第二拡散領域を形成し、この
第二拡散領域には、第一拡散領域とは別のバイアス電圧
を供給する構成としてもよい。この場合、第一、第二拡
散領域の導電型はそれぞれ反対導電型とし、また第一拡
散領域にVDD2を接続している場合には、第二拡散領域に
はGND2を、また第一拡散領域にGND2を接続している場合
には、第一拡散領域にはVDD2を接続するのが望ましい。
【００２４】図１において本発明の第一の実施の形態と
して、その代表的な例についての模式図を示したが、第
一の実施の形態としては上記に説明したようにその態様
については種々存在するので、これらをまとめると図２
（ａ）〜（ｃ）に示す形態となる。尚、各面において図
１と同一の構成物については同一の符号を記し、また周
囲に拡散領域が形成されたマクロセルと、そのバイアス
電圧についてのみ示している。
して、その代表的な例についての模式図を示したが、第
一の実施の形態としては上記に説明したようにその態様
については種々存在するので、これらをまとめると図２
（ａ）〜（ｃ）に示す形態となる。尚、各面において図
１と同一の構成物については同一の符号を記し、また周
囲に拡散領域が形成されたマクロセルと、そのバイアス
電圧についてのみ示している。
【００２５】図２（ａ）は、図１に示した構成の一部を
示してあり、マクロセル１２内の各素子にはVDD1が電源
ライン１３を介して接続され、またGND1が電源ライン１
４を介して接続されている。マクロセル１２の周囲に形
成された拡散領域２１には、VDD2が電源ライン２４を介
して接続されている。この拡散領域の導電型は、基板と
反対導電型である。
示してあり、マクロセル１２内の各素子にはVDD1が電源
ライン１３を介して接続され、またGND1が電源ライン１
４を介して接続されている。マクロセル１２の周囲に形
成された拡散領域２１には、VDD2が電源ライン２４を介
して接続されている。この拡散領域の導電型は、基板と
反対導電型である。
【００２６】図２（ｂ）は、第一の実施の形態の変形例
を示してあり、マクロセル１２内の各素子にはVDD1が電
源ライン１３を介して接続され、またGND1が電源ライン
１４を介して接続されている。マクロセル１２の周囲に
形成された拡散領域２１には、GND2が電源ライン２５を
介して接続されている。この拡散領域の導電型は、基板
と同じ導電型である。
を示してあり、マクロセル１２内の各素子にはVDD1が電
源ライン１３を介して接続され、またGND1が電源ライン
１４を介して接続されている。マクロセル１２の周囲に
形成された拡散領域２１には、GND2が電源ライン２５を
介して接続されている。この拡散領域の導電型は、基板
と同じ導電型である。
【００２７】図２（ｃ）は、第一の実施の形態の変形例
を示してあり、これは図２（ａ）及び図２（ｂ）とを組
み合わせた構成となっている。すなわちマクロセル１２
内の各素子にはVDD1が電源ライン１３を介して接続さ
れ、またGND1が電源ライン１４を介して供給されてい
る。マクロセル１２の周囲に形成された第一拡散領域２
１には、VDD2が電源ライン２４を介して接続され、さら
に第一拡散領域の周囲に形成された第二拡散領域２２に
GND2が電源ライン２５を介して接続されている。第一拡
散領域の導電型は、基板と反対導電型、第二拡散領域の
導電型は基板と同じ導電型である。さらにこの第一、第
二拡散領域のバイアス電圧、及びその導電型は全く反対
とすることもできる。
を示してあり、これは図２（ａ）及び図２（ｂ）とを組
み合わせた構成となっている。すなわちマクロセル１２
内の各素子にはVDD1が電源ライン１３を介して接続さ
れ、またGND1が電源ライン１４を介して供給されてい
る。マクロセル１２の周囲に形成された第一拡散領域２
１には、VDD2が電源ライン２４を介して接続され、さら
に第一拡散領域の周囲に形成された第二拡散領域２２に
GND2が電源ライン２５を介して接続されている。第一拡
散領域の導電型は、基板と反対導電型、第二拡散領域の
導電型は基板と同じ導電型である。さらにこの第一、第
二拡散領域のバイアス電圧、及びその導電型は全く反対
とすることもできる。
【００２８】第一の実施の形態では、拡散領域２１、２
２は、マクロセル１２内の各素子に接続されるVDD1、GN
D1とは系統の異なる別の電源端子VDD2、GND2によってバ
イアスされる。従って、各素子の動作によって生じる基
板電流や貫通電流を、別の電源端子VDD2、GND2によって
完全に吸収することができる。
２は、マクロセル１２内の各素子に接続されるVDD1、GN
D1とは系統の異なる別の電源端子VDD2、GND2によってバ
イアスされる。従って、各素子の動作によって生じる基
板電流や貫通電流を、別の電源端子VDD2、GND2によって
完全に吸収することができる。
【００２９】続いて図３は、本発明の第二の実施の形態
における半導体チップについての上面からの模式図であ
り、断面図については省略する。図１における第一の実
施の形態と同様の構成物については同一の符号を記し、
説明を省略する。
における半導体チップについての上面からの模式図であ
り、断面図については省略する。図１における第一の実
施の形態と同様の構成物については同一の符号を記し、
説明を省略する。
【００３０】第二の実施の形態は、第一の実施の形態と
は拡散領域に供給するバイアス電圧の印加手段が異なっ
ている。すなわち従来と同様の構成の他に、マクロセル
１２を取り囲んで形成された拡散領域２１を有し、さら
にこの拡散領域２１とVDD 或いはGND を接続する電源ラ
イン１３、１４と、マクロセル１２内の各素子にVDD及
びGND を供給する電源ライン１３、１４とを共通とし、
その途中にて分岐させ、マクロセル１２内の各素子に電
源を供給する電源ライン２４或いは２５のみを高インピ
ーダンスとするように形成されている。
は拡散領域に供給するバイアス電圧の印加手段が異なっ
ている。すなわち従来と同様の構成の他に、マクロセル
１２を取り囲んで形成された拡散領域２１を有し、さら
にこの拡散領域２１とVDD 或いはGND を接続する電源ラ
イン１３、１４と、マクロセル１２内の各素子にVDD及
びGND を供給する電源ライン１３、１４とを共通とし、
その途中にて分岐させ、マクロセル１２内の各素子に電
源を供給する電源ライン２４或いは２５のみを高インピ
ーダンスとするように形成されている。
【００３１】尚、ここでマクロセル内の各素子に電源を
供給する電源ラインのみ高インピーダンスにする手段と
しては、配線の一部を基板表面上に形成する高抵抗の多
結晶シリコン等により形成することにより行うことがで
きる。尚、新たなノイズの発生源となったり、基板の電
位変化の影響を受けることがないように、この抵抗は、
基板内に拡散等により形成することはない。
供給する電源ラインのみ高インピーダンスにする手段と
しては、配線の一部を基板表面上に形成する高抵抗の多
結晶シリコン等により形成することにより行うことがで
きる。尚、新たなノイズの発生源となったり、基板の電
位変化の影響を受けることがないように、この抵抗は、
基板内に拡散等により形成することはない。
【００３２】またこの第二の実施の形態においても、第
一の実施の形態と同様に、拡散領域の不純物濃度は、拡
散領域の周囲の半導体基板の不純物濃度より高ければ、
すなわち抵抗値が低ければその機能を果たすが、基板の
不純物濃度と比較し、１０倍〜１００倍程度高濃度であ
ればよい。また図３においては、拡散領域２１はチップ
１１に形成されている全てのマクロセル１２の周辺に形
成するように示したが、これに限定されることなく、一
つのマクロセル１２の周辺にのみ形成してもよい。この
場合、特にノイズの発生源となる回路が形成されたマク
ロセル１２の周辺に形成することにより、それを有効な
ものとすることができる。
一の実施の形態と同様に、拡散領域の不純物濃度は、拡
散領域の周囲の半導体基板の不純物濃度より高ければ、
すなわち抵抗値が低ければその機能を果たすが、基板の
不純物濃度と比較し、１０倍〜１００倍程度高濃度であ
ればよい。また図３においては、拡散領域２１はチップ
１１に形成されている全てのマクロセル１２の周辺に形
成するように示したが、これに限定されることなく、一
つのマクロセル１２の周辺にのみ形成してもよい。この
場合、特にノイズの発生源となる回路が形成されたマク
ロセル１２の周辺に形成することにより、それを有効な
ものとすることができる。
【００３３】この第二の実施の形態についてもその態様
については種々存在するので、これらをまとめると図４
（ａ）〜（ｃ）のようになる。尚、各図において図２と
同一の構成物については同一の符号を記し、また周囲に
拡散領域が形成されたマクロセルと、そのバイアス電圧
についてのみ示している。
については種々存在するので、これらをまとめると図４
（ａ）〜（ｃ）のようになる。尚、各図において図２と
同一の構成物については同一の符号を記し、また周囲に
拡散領域が形成されたマクロセルと、そのバイアス電圧
についてのみ示している。
【００３４】図４（ａ）は、図３に示した構成の一部を
示してあり、マクロセル１２内の各素子には、VDD が電
源ライン１３から抵抗３１を介して接続され、またGND
が電源ライン１４を介して直接接続されている。マクロ
セル１２の周囲に形成された拡散領域２１には、VDD が
電源ライン１３を介して直接接続されている。この拡散
領域の導電型は、基板とは反対導電型である。
示してあり、マクロセル１２内の各素子には、VDD が電
源ライン１３から抵抗３１を介して接続され、またGND
が電源ライン１４を介して直接接続されている。マクロ
セル１２の周囲に形成された拡散領域２１には、VDD が
電源ライン１３を介して直接接続されている。この拡散
領域の導電型は、基板とは反対導電型である。
【００３５】図４（ｂ）は、第一の実施の形態の変形例
を示してあり、マクロセル１２内の各素子には、VDD が
電源ライン１３を介して直接接続されている。また、GN
D には、電源ライン１４から抵抗３１を介して接続され
ている。マクロセル１２の周囲に形成された拡散領域２
１には、GND が電源ライン１４を介して直接接続されて
いる。この拡散領域の導電型は、基板と同じ導電型であ
る。
を示してあり、マクロセル１２内の各素子には、VDD が
電源ライン１３を介して直接接続されている。また、GN
D には、電源ライン１４から抵抗３１を介して接続され
ている。マクロセル１２の周囲に形成された拡散領域２
１には、GND が電源ライン１４を介して直接接続されて
いる。この拡散領域の導電型は、基板と同じ導電型であ
る。
【００３６】図４（ｃ）は、第一の実施の形態の変形例
を示してあり、これは図４（ａ）及び図４（ｂ）とを組
み合わせた構成となっている。すなわちマクロセル１２
内の各素子には、VDD が電源ライン１３から抵抗３１を
介して接続され、またGND が電源ライン１４から抵抗３
１を介して接続されている。さらにマクロセル１２の周
囲に形成された第一拡散領域２１には、電源端子VDD が
電源ライン１３を介して直接接続され、さらに第一拡散
領域２１を取り囲んで形成された第二拡散領域には、GN
D が電源ライン１４を介して直接接続されている。第一
拡散領域２１の導電型は、基板と反対導電型、第二拡散
領域２２の導電型は基板と同じ導電型である。さらにこ
の第一、第二拡散領域のバイアス電圧、及びその導電型
は全く反対とすることもできる。
を示してあり、これは図４（ａ）及び図４（ｂ）とを組
み合わせた構成となっている。すなわちマクロセル１２
内の各素子には、VDD が電源ライン１３から抵抗３１を
介して接続され、またGND が電源ライン１４から抵抗３
１を介して接続されている。さらにマクロセル１２の周
囲に形成された第一拡散領域２１には、電源端子VDD が
電源ライン１３を介して直接接続され、さらに第一拡散
領域２１を取り囲んで形成された第二拡散領域には、GN
D が電源ライン１４を介して直接接続されている。第一
拡散領域２１の導電型は、基板と反対導電型、第二拡散
領域２２の導電型は基板と同じ導電型である。さらにこ
の第一、第二拡散領域のバイアス電圧、及びその導電型
は全く反対とすることもできる。
【００３７】第二の実施の形態では、拡散領域２１、２
２とマクロセル１２内の各素子に接続される電源端子は
同一の電源端子を用いるが、各素子と電源端子とを接続
する電源ライン１３、１４のインピーダンスが、拡散領
域２１、２２と電源端子とを接続する電源ライン２４、
２５よりも高くなるように、電源ライン１３、１４に抵
抗を直列に接続している。従って、各素子の動作によっ
て生じる基板電流や貫通電流は、インピーダンスが比較
的低い電源ライン２４、２５に流れ込むことになり、VD
D 、GND によって吸収することができる。尚、第二の実
施の形態では、第一の実施の形態と比較して電源端子の
数を増加させることがなく、本発明の効果を得ることが
できる。
２とマクロセル１２内の各素子に接続される電源端子は
同一の電源端子を用いるが、各素子と電源端子とを接続
する電源ライン１３、１４のインピーダンスが、拡散領
域２１、２２と電源端子とを接続する電源ライン２４、
２５よりも高くなるように、電源ライン１３、１４に抵
抗を直列に接続している。従って、各素子の動作によっ
て生じる基板電流や貫通電流は、インピーダンスが比較
的低い電源ライン２４、２５に流れ込むことになり、VD
D 、GND によって吸収することができる。尚、第二の実
施の形態では、第一の実施の形態と比較して電源端子の
数を増加させることがなく、本発明の効果を得ることが
できる。
【００３８】続いて図５は、本発明の第三の実施の形態
における半導体チップについての上面からの模式図であ
り、図１における第一の実施の形態と同様の構成物につ
いては同一の符号を記し、説明を省略する。
における半導体チップについての上面からの模式図であ
り、図１における第一の実施の形態と同様の構成物につ
いては同一の符号を記し、説明を省略する。
【００３９】第三の実施の形態は、第一の実施の形態と
は拡散領域に供給するバイアス電圧の印加手段が異なっ
ている。すなわち従来と同様の構成の他に、マクロセル
を取り囲んで形成された拡散領域２１と、この拡散領域
にバイアス電圧をVDD 或いはGND を接続する電源ライン
２４、２５が追加されている。すなわちマクロセル内の
各素子に接続される電源端子と、拡散領域に接続される
電源端子とは同一であるが、それぞれ別の電源ラインに
よって電源端子に接続されることを特徴とする。 また
この第三の実施の形態においても、第一及び第二の実施
の形態と同様に、拡散領域の不純物濃度は、拡散領域の
周囲の半導体基板の不純物濃度より高ければ、すなわち
抵抗値が低ければその機能を果たすが、基板の不純物濃
度と比較し、１０倍〜１００倍程度高濃度であればよ
い。また図５においては、拡散領域２１はチップ１１に
形成されている全てのマクロセル１２の周辺に形成する
ように示したが、これに限定されることなく、一つのマ
クロセル１２の周辺にのみ形成してもよい。この場合、
特にノイズの発生源となる回路が形成されたマクロセル
１２の周辺に形成することにより、それを有効なものと
することができる。
は拡散領域に供給するバイアス電圧の印加手段が異なっ
ている。すなわち従来と同様の構成の他に、マクロセル
を取り囲んで形成された拡散領域２１と、この拡散領域
にバイアス電圧をVDD 或いはGND を接続する電源ライン
２４、２５が追加されている。すなわちマクロセル内の
各素子に接続される電源端子と、拡散領域に接続される
電源端子とは同一であるが、それぞれ別の電源ラインに
よって電源端子に接続されることを特徴とする。 また
この第三の実施の形態においても、第一及び第二の実施
の形態と同様に、拡散領域の不純物濃度は、拡散領域の
周囲の半導体基板の不純物濃度より高ければ、すなわち
抵抗値が低ければその機能を果たすが、基板の不純物濃
度と比較し、１０倍〜１００倍程度高濃度であればよ
い。また図５においては、拡散領域２１はチップ１１に
形成されている全てのマクロセル１２の周辺に形成する
ように示したが、これに限定されることなく、一つのマ
クロセル１２の周辺にのみ形成してもよい。この場合、
特にノイズの発生源となる回路が形成されたマクロセル
１２の周辺に形成することにより、それを有効なものと
することができる。
【００４０】この第三の実施の形態についてもその態様
については種々存在するので、これらをまとめると図６
（ａ）〜（ｃ）のようになる。尚、各図において図５と
同一の構成物については同一の符号を記し、また周囲に
拡散領域が形成されたマクロセルと、そのバイアス電圧
についてのみ示している。
については種々存在するので、これらをまとめると図６
（ａ）〜（ｃ）のようになる。尚、各図において図５と
同一の構成物については同一の符号を記し、また周囲に
拡散領域が形成されたマクロセルと、そのバイアス電圧
についてのみ示している。
【００４１】図６（ａ）は、図５に示した構成の一部を
示してあり、マクロセル１２内の各素子にはVDD が電源
ライン１３を介して接続され、GND が電源ライン１４を
介してそれぞれ接続されている。マクロセル２１の周囲
に形成された拡散領域２１にはVDD が電源ライン２４を
介して直接接続されている。この拡散領域２１の導電型
は、基板と反対導電型である。
示してあり、マクロセル１２内の各素子にはVDD が電源
ライン１３を介して接続され、GND が電源ライン１４を
介してそれぞれ接続されている。マクロセル２１の周囲
に形成された拡散領域２１にはVDD が電源ライン２４を
介して直接接続されている。この拡散領域２１の導電型
は、基板と反対導電型である。
【００４２】図６（ｂ）は、第一の実施の形態の変形例
を示してあり、マクロセル１２内の各素子には、VDD が
電源ライン１３を介して接続され、またGND が電源ライ
ン１４を介して接続されており、マクロセル１２の周囲
に形成された拡散領域２１にはGND が電源ライン２５を
介して接続されている。この拡散領域の導電型は、基板
と同じ導電型である。
を示してあり、マクロセル１２内の各素子には、VDD が
電源ライン１３を介して接続され、またGND が電源ライ
ン１４を介して接続されており、マクロセル１２の周囲
に形成された拡散領域２１にはGND が電源ライン２５を
介して接続されている。この拡散領域の導電型は、基板
と同じ導電型である。
【００４３】図６（ｃ）は、第一の実施の形態の変形例
を示してあり、これは図６（ａ）及び図６（ｂ）とを組
み合わせた構成となっている。すなわちマクロセル内の
各素子にはVDD が電源ライン１３を介して接続され、ま
たGND が電源ライン１４を介して接続されいる。マクロ
セルの周囲に形成された第一拡散領域２１にはVDD が電
源ライン２４を介して接続され、さらに第一拡散領域２
１の周囲に形成された第二拡散領域２２にはGND が電源
ライン２５を介して接続されている。第一拡散領域２１
の導電型は、基板と反対導電型、第二拡散領域の導電型
は基板と同じ導電型である。さらにこの第一、第二拡散
領域のバイアス電圧、及びその導電型は全く反対とする
こともできる。
を示してあり、これは図６（ａ）及び図６（ｂ）とを組
み合わせた構成となっている。すなわちマクロセル内の
各素子にはVDD が電源ライン１３を介して接続され、ま
たGND が電源ライン１４を介して接続されいる。マクロ
セルの周囲に形成された第一拡散領域２１にはVDD が電
源ライン２４を介して接続され、さらに第一拡散領域２
１の周囲に形成された第二拡散領域２２にはGND が電源
ライン２５を介して接続されている。第一拡散領域２１
の導電型は、基板と反対導電型、第二拡散領域の導電型
は基板と同じ導電型である。さらにこの第一、第二拡散
領域のバイアス電圧、及びその導電型は全く反対とする
こともできる。
【００４４】第三の実施の形態では、拡散領域２１、２
２とマクロセル１２内の各素子に接続される電源端子は
同一の電源端子を用いるが、各素子と電源端子とを接続
する電源ラインと、拡散領域２１、２２と電源端子とを
接続する電源ラインとを異なる経路により構成する。す
なわち各素子と電源端子とVDD 及びGND とを接続する電
源ライン１３、１４と、拡散領域２１、２２とVDD 、GN
D とを接続する電源ライン２４、２５とをそれぞれ別々
に形成する。これにより、基板よりも抵抗値が低く形成
されている拡散領域２１、２２によって吸収された基板
電流や貫通電流は、電源ライン２４、２５を通過し、折
り返して電源ライン１３、１４を通過しなければ各素子
には伝搬せず、この経路の途中で吸収される。尚、第三
の実施の形態では電源端子の数を増加させたり、抵抗等
の素子を形成する必要もなく、拡散領域と電源端子とを
接続する電源ラインのみを形成することにより、本発明
の効果を得ることができる。
２とマクロセル１２内の各素子に接続される電源端子は
同一の電源端子を用いるが、各素子と電源端子とを接続
する電源ラインと、拡散領域２１、２２と電源端子とを
接続する電源ラインとを異なる経路により構成する。す
なわち各素子と電源端子とVDD 及びGND とを接続する電
源ライン１３、１４と、拡散領域２１、２２とVDD 、GN
D とを接続する電源ライン２４、２５とをそれぞれ別々
に形成する。これにより、基板よりも抵抗値が低く形成
されている拡散領域２１、２２によって吸収された基板
電流や貫通電流は、電源ライン２４、２５を通過し、折
り返して電源ライン１３、１４を通過しなければ各素子
には伝搬せず、この経路の途中で吸収される。尚、第三
の実施の形態では電源端子の数を増加させたり、抵抗等
の素子を形成する必要もなく、拡散領域と電源端子とを
接続する電源ラインのみを形成することにより、本発明
の効果を得ることができる。
【００４５】続いて本発明の実施の形態における、作用
及び効果について説明する。本発明の各実施の形態にお
いては、マクロセル内に形成されているトランジスタ等
の各素子の動作によって生じる貫通電流や基板電流を、
この発生源となるマクロセルを取り囲んで、マクロセル
の各素子とは別の配線等により接続される電源端子によ
りバイアスされた拡散領域により吸収することができ
る。従って、これらのノイズが基板内を伝搬することを
防ぐことができるため、データ信号やクロック信号の入
出力のために同一のチップ上に形成されている入出力端
子に、これらのノイズが出力されてしまうことを防ぐこ
とができる。また、貫通電流や基板電流が基板内を流れ
ることによって生じる基板電位の変化も同時に抑制する
ことができるため、基板電位を安定化させ、基板電位の
変化を上記の入出力端子に現れるのを防ぐことができ
る。
及び効果について説明する。本発明の各実施の形態にお
いては、マクロセル内に形成されているトランジスタ等
の各素子の動作によって生じる貫通電流や基板電流を、
この発生源となるマクロセルを取り囲んで、マクロセル
の各素子とは別の配線等により接続される電源端子によ
りバイアスされた拡散領域により吸収することができ
る。従って、これらのノイズが基板内を伝搬することを
防ぐことができるため、データ信号やクロック信号の入
出力のために同一のチップ上に形成されている入出力端
子に、これらのノイズが出力されてしまうことを防ぐこ
とができる。また、貫通電流や基板電流が基板内を流れ
ることによって生じる基板電位の変化も同時に抑制する
ことができるため、基板電位を安定化させ、基板電位の
変化を上記の入出力端子に現れるのを防ぐことができ
る。
【００４６】従って、拡散領域が周囲に形成されたマク
ロセル内の各素子の誤動作を防ぐことはもとより、この
拡散領域が周囲に形成されたマクロセルと同一のチップ
上に存在するマクロセル内の各素子の誤動作を防ぐこと
ができる。さらにこのチップ上にクロック信号やデータ
信号の入出力のために形成されている入出力端子に、ノ
イズが現れるのを防ぐことができるので、システムとし
て複数のチップにより電子回路を構成した場合でも、こ
の電子回路自体の誤動作を防止することができる。
ロセル内の各素子の誤動作を防ぐことはもとより、この
拡散領域が周囲に形成されたマクロセルと同一のチップ
上に存在するマクロセル内の各素子の誤動作を防ぐこと
ができる。さらにこのチップ上にクロック信号やデータ
信号の入出力のために形成されている入出力端子に、ノ
イズが現れるのを防ぐことができるので、システムとし
て複数のチップにより電子回路を構成した場合でも、こ
の電子回路自体の誤動作を防止することができる。
【００４７】
【発明の効果】本発明の各実施の形態によれば、マクロ
セル内に形成されているトランジスタ等の各素子の動作
によって生じる貫通電流や基板電流を、この発生源とな
るマクロセルを取り囲んで、マクロセルの各素子とは別
の配線による電源端子によりバイアスされた拡散領域に
より吸収することができる。従って、これらのノイズが
基板内を伝搬することを防ぐことができるため、データ
信号やクロック信号の入出力のために同一のチップ上に
形成されている入出力端子に、これらのノイズが出力さ
れてしまうことを防ぐことができる。また、貫通電流や
基板電流が基板内を流れることによって生じる基板電位
の変化も同時に抑制することができるため、基板電位を
安定化させ、基板電位の変化を上記の入出力端子に現れ
るのを防ぐことができる。すなわち、拡散領域が周囲に
形成されたマクロセル内の各素子の誤動作を防ぐことは
もとより、この拡散領域が周囲に形成されたマクロセル
と同一のチップ上に存在するマクロセル内の各素子の誤
動作を防ぐことができる。さらにこのチップ上にクロッ
ク信号やデータ信号の入出力のために形成されている入
出力端子に、ノイズが現れるのを防ぐことができるの
で、システムとして複数のチップにより電子回路を構成
した場合でも、この電子回路自体の誤動作を防止するこ
とができる。
セル内に形成されているトランジスタ等の各素子の動作
によって生じる貫通電流や基板電流を、この発生源とな
るマクロセルを取り囲んで、マクロセルの各素子とは別
の配線による電源端子によりバイアスされた拡散領域に
より吸収することができる。従って、これらのノイズが
基板内を伝搬することを防ぐことができるため、データ
信号やクロック信号の入出力のために同一のチップ上に
形成されている入出力端子に、これらのノイズが出力さ
れてしまうことを防ぐことができる。また、貫通電流や
基板電流が基板内を流れることによって生じる基板電位
の変化も同時に抑制することができるため、基板電位を
安定化させ、基板電位の変化を上記の入出力端子に現れ
るのを防ぐことができる。すなわち、拡散領域が周囲に
形成されたマクロセル内の各素子の誤動作を防ぐことは
もとより、この拡散領域が周囲に形成されたマクロセル
と同一のチップ上に存在するマクロセル内の各素子の誤
動作を防ぐことができる。さらにこのチップ上にクロッ
ク信号やデータ信号の入出力のために形成されている入
出力端子に、ノイズが現れるのを防ぐことができるの
で、システムとして複数のチップにより電子回路を構成
した場合でも、この電子回路自体の誤動作を防止するこ
とができる。
【図１】本発明の第一の実施の形態の概略を説明する上
面図及び断面図。
面図及び断面図。
【図２】本発明の第一の実施の形態の変形例の種々を説
明する上面図。
明する上面図。
【図３】本発明の第二の実施の形態の概略を説明する上
面図。
面図。
【図４】本発明の第二の実施の形態の変形例の種々を説
明する上面図。
明する上面図。
【図５】本発明の第三の実施の形態の概略を説明する上
面図。
面図。
【図６】本発明の第三の実施の形態の変形例の種々を説
明する上面図。
明する上面図。
【図７】従来の例を説明する上面図及び断面図。
１１、１１１ 半導体チップ １２、１１２ マクロセル（メガセル） １３、１４、２４、２５、１１３、１１４ 電源ライ
ン １５、１１５ 入出力端子 １６、１１６ 高濃度拡散層 １７、１１７ 信号ライン ２１、２２ 拡散領域 ３１ 抵抗 VDD 、VDD1、VDD2、GND 、GND1、GND2 電源端子
ン １５、１１５ 入出力端子 １６、１１６ 高濃度拡散層 １７、１１７ 信号ライン ２１、２２ 拡散領域 ３１ 抵抗 VDD 、VDD1、VDD2、GND 、GND1、GND2 電源端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04
Claims (14)
- 【請求項１】 半導体基板と、 この半導体基板上に形成された複数の半導体素子の集合
からなる複数のマクロセルと、 半導体素子の動作によって生じる貫通電流や基板電流を
吸収するため該半導体基板の表面であって、該複数のマ
クロセルの少なくとも一つのマクロセル周辺に形成され
た高不純物濃度の拡散領域と、この拡散領域に、前記半導体素子に電圧を供給する電源
とは別の系統でバイアス電圧を印加するバイアス電圧印
加手段と を備えたことを特徴とする半導体集積回路装
置。 - 【請求項２】 半導体基板と、 この半導体基板上に形成された複数の半導体素子の集合
からなる複数のマクロセルと、 該半導体素子に動作電圧を与える電源電圧印加手段およ
び接地電圧印加手段と、 少なくとも一つの該マクロセルの周囲を取り囲み、該マ
クロセルから離間して該半導体基板の表面に形成された
該半導体基板よりも高不純物濃度の第一拡散領域と、 この第一拡散領域に、前記半導体素子に電圧を供給する
電源とは別の系統で第一バイアス電圧を印加する第一バ
イアス電圧印加手段とを備えたことを特徴とする半導体
集積回路装置。 - 【請求項３】 前記第一拡散領域の周囲を取り囲み、前
記第一拡散領域から離間して前記半導体基板内の表面に
形成された、前記半導体基板よりも高不純物濃度の第二
拡散領域と、 前記第二拡散領域に、前記半導体素子に電圧を供給する
電源とは別の系統で第二バイアス電圧を印加する第二バ
イアス電圧印加手段とを備え、 該第一拡散領域および第二拡散領域の一つは前記半導体
基板とは異なる導電型の不純物で形成されていることを
特徴とする請求項２記載の半導体集積回路装置。 - 【請求項４】 半導体基板と、 この半導体基板上に形成された複数の半導体素子の集合
からなる複数のマクロセルと、 該半導体素子に動作電圧を与える電源電圧端子および接
地電圧端子と、 少なくとも一つの該マクロセルの周囲を取り囲み、該マ
クロセルから離間して該半導体基板の表面に形成された
該半導体基板よりも高不純物濃度の第一拡散領域と、 この第一拡散領域と該電源電圧端子とを接続する第一電
源ラインと、 該半導体素子と該電源電圧端子とを接続する該第一電源
ラインより高インピーダンスの第二電源ラインと、 該半導体素子と該接地電圧端子とを接続する第三電源ラ
インとを備えたことを特徴とする半導体集積回路装置。 - 【請求項５】 半導体基板と、 この半導体基板上に形成された複数の半導体素子の集合
からなる複数のマクロセルと、 該半導体素子に動作電圧を与える電源電圧端子および接
地電圧端子と、 少なくとも一つの該マクロセルの周囲を取り囲み、該マ
クロセルから離間して該半導体基板の表面に形成された
該半導体基板よりも高不純物濃度の第一拡散領域と、 この第一拡散領域と該接地電圧端子とを接続する第一電
源ラインと、 該半導体素子と該電源電圧端子とを接続する該第一電源
ラインより高インピーダンスの第二電源ラインと、 該半導体素子と該電源電圧端子とを接続する第三電源ラ
インとを備えたことを特徴とする半導体集積回路装置。 - 【請求項６】 前記第二電源ラインは、前記第一電源ラ
インの経路の途中から分岐して形成されていることを特
徴とする請求項４又は請求項５のいずれかに記載の半導
体集積回路装置。 - 【請求項７】 前記第二電源ラインは、少なくとも一部
を多結晶シリコン膜により構成されていることを特徴と
する請求項４又は請求項５のいずれかに記載の半導体集
積回路装置。 - 【請求項８】 前記第一電源ラインおよび前記第二電源
ラインは独立しており、前記電圧端子は第一電源ライン
および第二電源ラインにそれぞれ接続された第一電圧端
子および第二電圧端子とを備えていることを特徴とする
請求項４又は請求項５のいずれかに記載の半導体集積回
路装置。 - 【請求項９】 半導体基板と、 この半導体基板上に形成された複数の半導体素子の集合
からなる複数のマクロセルと、 該半導体素子に動作電圧を与える電源電圧端子および接
地電圧端子と、 少なくとも一つの該マクロセルの周囲を取り囲み、該マ
クロセルから離間して該半導体基板の表面に形成された
該半導体基板よりも高不純物濃度の第一拡散領域と、 この第一拡散領域の周囲を取り囲み、該第一拡散領域か
ら離間して該半導体基板内の表面に形成された、該半導
体基板よりも高不純物濃度の第二拡散領域と、 該第一拡散領域と該電源電圧端子とを接続する第一電源
ラインと、 該半導体素子と該電源電圧端子とを接続する該第一電源
ラインより高インピーダンスの第二電源ラインと、 該第二拡散領域と該接地電圧端子とを接続する第三電源
ラインと、 該半導体素子と該電源電圧端子とを接続する該第三電源
ラインより高インピーダンスの第四電源ラインとを備え
たことを特徴とする半導体集積回路装置。 - 【請求項１０】 前記第二電源ラインは、前記第一電源
ラインの経路の途中から分岐して形成され、前記第四電
源ラインは、前記第三電源ラインの経路途中から分岐し
て形成されていることを特徴とする請求項９記載の半導
体集積回路装置。 - 【請求項１１】 前記第二電源ラインおよび前記第四電
源ラインは、少なくとも一部を多結晶シリコン膜により
構成されていることを特徴とする請求項９記載の半導体
集積回路装置。 - 【請求項１２】 半導体基板と、 この半導体基板上に形成された複数の半導体素子の集合
からなる複数のマクロセルと、 該半導体素子に動作電圧を与える電源電圧端子および接
地電圧端子と、 少なくとも一つの該マクロセルの周囲を取り囲み、該マ
クロセルから離間して該半導体基板の表面に形成された
該半導体基板よりも高不純物濃度の第一拡散領域と、 該半導体素子と該電源電圧端子とを接続する第一電源ラ
インと、 該半導体素子と該接地電圧端子とを接続する第二電源ラ
インと、 該拡散領域と該電源電圧端子又は該接地電圧端子とを接
続する第三電源ラインとを備えたことを特徴とする半導
体集積回路装置。 - 【請求項１３】 前記第一拡散領域の周囲を取り囲み、
前記第一拡散領域から離間して前記半導体基板内の表面
に形成された前期半導体基板よりも高不純物濃度の第二
拡散領域と、 該第二拡散領域と前記接地電圧端子又は前記電源電圧端
子とを接続する第四電源ラインとを備え、該第一拡散領
域および該第二拡散領域の一つは前記半導体基板とは異
なる導電型の不純物で形成されていることを特徴とする
請求項１２記載の半導体集積回路装置。 - 【請求項１４】 前記第一拡散領域と前記第二拡散領域
とは、互いに異なる導電型の不純物で形成されているこ
とを特徴とする請求項３、請求項９、又は請求項１３の
いずれかに記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26263495A JP3267479B2 (ja) | 1995-10-11 | 1995-10-11 | 半導体集積回路装置 |
| US08/728,501 US5828108A (en) | 1995-10-11 | 1996-10-09 | Semiconductor integrated circuit suppressing noises due to short-circuit/substrate currents |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26263495A JP3267479B2 (ja) | 1995-10-11 | 1995-10-11 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09107070A JPH09107070A (ja) | 1997-04-22 |
| JP3267479B2 true JP3267479B2 (ja) | 2002-03-18 |
Family
ID=17378517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26263495A Expired - Fee Related JP3267479B2 (ja) | 1995-10-11 | 1995-10-11 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5828108A (ja) |
| JP (1) | JP3267479B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10229129A (ja) * | 1997-02-18 | 1998-08-25 | Oki Electric Ind Co Ltd | 半導体集積回路のチップレイアウト及びその検証方法 |
| FR2769132B1 (fr) * | 1997-09-29 | 2003-07-11 | Sgs Thomson Microelectronics | Amelioration de l'isolement entre alimentations d'un circuit analogique-numerique |
| US6414360B1 (en) * | 1998-06-09 | 2002-07-02 | Aeroflex Utmc Microelectronic Systems, Inc. | Method of programmability and an architecture for cold sparing of CMOS arrays |
| US6157051A (en) * | 1998-07-10 | 2000-12-05 | Hilevel Technology, Inc. | Multiple function array based application specific integrated circuit |
| EP0977264B1 (en) * | 1998-07-31 | 2006-04-26 | Freescale Semiconductor, Inc. | Semiconductor structure for driver circuits with level shifting |
| TW473983B (en) * | 1999-07-28 | 2002-01-21 | Rohm Co Ltd | Semiconductor integrated circuit device |
| JP3302665B2 (ja) * | 1999-10-25 | 2002-07-15 | ローム株式会社 | 半導体集積回路装置 |
| JP2003037178A (ja) * | 2001-07-25 | 2003-02-07 | Nec Corp | 半導体集積回路装置 |
| JP2005183696A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3868721A (en) * | 1970-11-02 | 1975-02-25 | Motorola Inc | Diffusion guarded metal-oxide-silicon field effect transistors |
| US4027325A (en) * | 1975-01-30 | 1977-05-31 | Sprague Electric Company | Integrated full wave diode bridge rectifier |
| US4117507A (en) * | 1976-06-22 | 1978-09-26 | Sgs-Ates Componeti Elettronici S.P.A. | Diode formed in integrated-circuit structure |
| US4240093A (en) * | 1976-12-10 | 1980-12-16 | Rca Corporation | Integrated circuit device including both N-channel and P-channel insulated gate field effect transistors |
| JPS596514B2 (ja) * | 1977-03-08 | 1984-02-13 | 日本電信電話株式会社 | Ｐｎ接合分離法による低漏話モノリシツクｐｎｐｎスイツチマトリクス |
| US4757363A (en) * | 1984-09-14 | 1988-07-12 | Harris Corporation | ESD protection network for IGFET circuits with SCR prevention guard rings |
| US4924111A (en) * | 1988-10-31 | 1990-05-08 | Motorola, Inc. | Microprocessor layout minimizing temperature and current effects |
| DE69314401T2 (de) * | 1992-07-20 | 1998-04-09 | Koninkl Philips Electronics Nv | Halbleiteranordnung für hohe Spannungen |
| JPH0786430A (ja) * | 1993-09-14 | 1995-03-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1995
- 1995-10-11 JP JP26263495A patent/JP3267479B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-09 US US08/728,501 patent/US5828108A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5828108A (en) | 1998-10-27 |
| JPH09107070A (ja) | 1997-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4868705A (en) | Insulated-gate semicustom integrated circuit | |
| US20050218959A1 (en) | Semiconductor integrated circuit device | |
| US7304506B2 (en) | Differential output circuit and semiconductor device having the same | |
| JP3267479B2 (ja) | 半導体集積回路装置 | |
| KR100197989B1 (ko) | 정전기 보호회로를 구비한 반도체장치 | |
| JP2570610B2 (ja) | 半導体装置 | |
| US20070257316A1 (en) | Semiconductor device | |
| JPH10107235A (ja) | ゲートアレーｌｓｉの構成方法とこれを用いた回路装置 | |
| JPH0410225B2 (ja) | ||
| JP2751898B2 (ja) | 半導体装置 | |
| JP2982250B2 (ja) | 半導体装置 | |
| EP0160077A1 (en) | Cmos integrated circuit configuration for eliminating latchup | |
| JP3190169B2 (ja) | 半導体集積回路 | |
| JP3535744B2 (ja) | 半導体集積回路 | |
| JP3173030B2 (ja) | 半導体集積回路装置 | |
| JPH08316323A (ja) | 電源配線の形成方法及びそれを用いた回路装置 | |
| JPH0532908B2 (ja) | ||
| JPH0513680A (ja) | 半導体装置 | |
| US6198673B1 (en) | Semiconductor integrated circuit having a unit cell including NMOS and PMOS transistors | |
| JPH0553075B2 (ja) | ||
| JP2727994B2 (ja) | 半導体集積回路 | |
| JPH0244153B2 (ja) | ||
| JPH0536950A (ja) | ゲートアレイ型半導体集積回路装置 | |
| JPS61150229A (ja) | 集積回路 | |
| JPH04271142A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011221 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080111 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090111 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100111 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |