JP2751898B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＬＣＤ（Liquid Crystal Display；液晶表示装
置）駆動端子近傍のレイアウトを工夫したＣＭＯＳ型の
半導体装置に関する。
【０００２】
【従来の技術】図４に、ＬＣＤ駆動端子の回路の従来の
構成例を示す。図４を参照して、ＬＣＤ駆動端子の回路
は、電源502と接地（グラウンド）端子503間に直列形態
に接続された３つの抵抗520で電源電圧ＶＤＤを分圧
し、端子501からグラウンド電位、ＶＤＤ電位の1/3の電
位、ＶＤＤ電位の2/3の電位、ＶＤＤ電位のいずれかを
出力する。抵抗520の各端子と、ダイオード接続された
Ｐ型ＭＯＳＦＥＴ514およびＮ型ＭＯＳＦＥＴ519の双方
のドレインの接続点（すなわち端子501）と、の間に
は、パストランジスタとして作用するＮ型ＭＯＳＦＥＴ
517、相補信号がゲートに入力されＣＭＯＳ型パストラ
ンジスタとして作用するＮ型ＭＯＳＦＥＴ516とＰ型Ｍ
ＯＳＦＥＴ512、およびＮ型ＭＯＳＦＥＴ515とＰ型ＭＯ
ＳＦＥＴ511、パストランジスタとして作用するＰ型Ｍ
ＯＳＦＥＴ510が並設されている。
【０００３】図５は、図４に示す回路の信号ａ〜ｄに与
えられる電位と端子501から出力される電位の関係を示
した図である。
【０００４】信号ａ〜ｄはいずれか１本がハイ（Ｈig
h）レベルとなるように制御され、信号ａがハイレベル
であればＮ型ＭＯＳＦＥＴ517が導通状態となり端子501
はグラウンド電位となる。また、信号ｂがハイレベルで
あれば、Ｐ型ＭＯＳＦＥＴ512およびＮ型ＭＯＳＦＥＴ5
16が共に導通状態となり端子501はＶＤＤ電位の1/3の電
位となる。そして、信号ｃがハイレベルであれば、Ｐ型
ＭＯＳＦＥＴ511およびＮ型ＭＯＳＦＥＴ515が共に導通
状態となり端子501はＶＤＤ電位の2/3の電位となり、信
号ｄがハイレベルであれば、Ｐ型ＭＯＳＦＥＴ510が導
通状態となり、端子501はＶＤＤ電位となる。
【０００５】ＬＣＤの駆動には従来いくつかの駆動方法
が用いられているが、一般には数多くのパターンを表示
するために、電気的には、図６に示すようなマトリック
ス状の駆動方法が用いられている。ＣＯＭ0〜ＣＯＭ3お
よびＳ0、Ｓ1はＬＣＤの入力であり、それぞれが、図４
に示したＬＣＤ駆動端子回路にて駆動される。
【０００６】図７は、ＬＣＤの表示パターンの配置例を
示す図である。図７に示す例は、数字を表示するために
用いられ、例えば数字の「１」を表示するには、図７の
パターン１とパターン２を表示させ、残りのパターンを
非表示とすればよい。なお、Ｓ0はパターン０〜パター
ン３に、Ｓ1はパターン４〜パターン７に接続され（図
７（Ａ）参照）、ＣＯＭ0はパターン０とパターン４
に、ＣＯＭ1はパターン１とパターン５に、ＣＯＭ2はパ
ターン２とパターン６に、ＣＯＭ3はパターン３とパタ
ーン７に接続されている（図７（Ｂ）参照）。
【０００７】この場合、ＣＯＭ0〜ＣＯＭ3、およびＳ
0、Ｓ1には、図８に示すような電圧が与えられる。これ
により、ＣＯＭ1とＳ0の間（図８のＣＯＭ1−Ｓ0参
照）、およびＣＯＭ2とＳ0の間（図８のＣＯＭ2−Ｓ0参
照）には大きな電圧振幅が加わり、パターン１とパター
ン２が表示状態になる。
【０００８】また、ＣＯＭ0とＳ0の間、およびＣＯＭ3
とＳ0の間には、図９に示すように、電圧振幅（図９の
ＣＯＭ0−Ｓ0及びＣＯＭ3−Ｓ0参照）は小さいのでパタ
ーン０、３は非表示状態となる。ＣＯＭ0〜3とＳ1の間
も同様に電圧振幅は小さいので、パターン４〜７は非表
示状態となる。
【０００９】図１０は、図４のＬＣＤ駆動端子の回路配
置の一例を示す図である。Ｐ型ＭＯＳＦＥＴ514、およ
びＮ型ＭＯＳＦＥＴ519は静電破壊に対する保護素子と
して作用する。
【００１０】図１１は、図１０の詳細な配置および配線
を示す図である。
【００１１】図１１において、Ｐ型拡散層601がＰ型Ｍ
ＯＳＦＥＴ514のソースおよびドレインとなり、ポリシ
リコン604がＰ型ＭＯＳＦＥＴ514のゲートとなる。第２
アルミ（Ａｌ）607はＰ型ＭＯＳＦＥＴ514のソースおよ
びゲートの電位となる電源電位を供給する配線である。
【００１２】Ｎ型拡散層602はＮ型ＭＯＳＦＥＴ519のソ
ースおよびドレインとなり、ポリシリコン603がＮ型Ｍ
ＯＳＦＥＴ519のゲートとなる。第２アルミ606はＮ型Ｍ
ＯＳＦＥＴ519のソース電位となるグラウンド電位を供
給する配線である。
【００１３】第１アルミ609は、Ｐ型ＭＯＳＦＥＴ514と
Ｎ型ＭＯＳＦＥＴ519のドレインと、パッド541（端子50
1に対応）と、Ｐ型ＭＯＳＦＥＴ510〜512のドレイン
と、Ｎ型ＭＯＳＦＥＴ515〜517のドレインと、を相互に
接続している。
【００１４】周知のように、一般にＭＯＳ型のＩＣは静
電気による破壊が起きやすいが、これは、図１２に示す
ように、端子に高い静電気が加わると、端子に接続され
ているＰＮ接合に電流が流れることでＰＮ接合が破壊さ
れたり、薄い酸化膜で形成されているゲートに絶縁破壊
が起きることによる。
【００１５】このような静電気による破壊が起きにくく
するために、通常ＭＯＳ型のＩＣの端子には、図１０に
示すようなＮ型ＭＯＳＦＥＴ519、Ｐ型ＭＯＳＦＥＴ514
のように、大型の保護素子を設けて、静電気が端子に加
わった時に発生する電流の密度を小さくし、破壊を防ぐ
という手段が設けられている。
【００１６】そして、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦ
ＥＴを共に用いるＬＳＩは、ＣＭＯＳ型ＬＳＩと呼ばれ
るが、このＣＭＯＳ型ＬＳＩには一般にラッチアップと
呼ばれる問題が存在する。
【００１７】ラッチアップとは、例えば文献（菅野卓雄
氏監修、「ＣＭＯＳ超ＬＳＩの設計」、培風館）にて説
明されるように、ＣＭＯＳの構造に付随する寄生サイリ
スタに電流が流れる現象であり、最悪の場合、チップの
破壊をもたらすものである。
【００１８】図１３に、この寄生サイリスタ構造を示
す。電源とグラウンドの間にＰＮＰＮ構造の寄生サイリ
スタができる。この部分でラッチアップが発生すると、
図１３の電源とグラウンドの間を大きな電流が流れる。
【００１９】ＣＭＯＳ型の半導体装置でラッチアップが
最も良く起こるのは、端子に電源電圧より高い電位もし
くはグラウンド電位より低い電位すなわち過電圧が加わ
る場合である。
【００２０】図１４に示すように、端子には、通常、何
らかのＰ型拡散層、Ｎ型拡散層が接続されている。
【００２１】例えば、端子501にグラウンド電位より低
い電位が加わると、端子501に接続されているＮ型ＭＯ
ＳＦＥＴ519のドレインとグラウンドに接続されている
Ｐ型基板の間でできているＰＮ接合が順バイアスとな
り、大きな電流が流れる。
【００２２】このＰ型基板に流れる大きな電流の一部
は、近傍にある、図１３に示すサイリスタ構造に到達す
る。
【００２３】図１３に示すサイリスタ構造において、Ｐ
型基板はサイリスタのゲートとなるので、到達した電流
がこのサイリスタを導通状態にするのに十分である場
合、この寄生サイリスタが導通状態となりラッチアップ
となる。
【００２４】このラッチアップは最悪の場合、チップの
破壊をもたらすので、可能なかぎりラッチアップ現象が
発生しないようにチップの設計がなされ、特に端子に直
接接続されるＰ型拡散層、Ｎ型拡散層は、他のＰ型拡散
層、Ｎ型拡散層と一定の距離を確保されるのが一般的で
ある。そして、前述したように、端子に直接接続される
Ｐ型拡散層、Ｎ型拡散層は、端子に過電圧が加わった場
合に、ラッチアップを引き起こす原因となる電流の侵入
口となり、寄生サイリスタにラッチアップを導通状態に
するのに十分な電流が到達しないようにするものであ
る。
【００２５】このラッチアップを防ぐ配慮から、図１０
に示す回路配置においては、Ｎ型ＭＯＳＦＥＴ519とＰ
型ＭＯＳＦＥＴ514、およびＰ型ＭＯＳＦＥＴ514とＰ型
ＭＯＳＦＥＴ510〜513、Ｎ型ＭＯＳＦＥＴ515〜517との
間に所定の間隔が設けられている。
【００２６】
【発明が解決しようとする課題】ＬＣＤ駆動機能を実現
する半導体装置においては、通常、ＬＣＤは多数の表示
素片を有するため、駆動端子の数も多数になる。
【００２７】このため、上記従来のＬＣＤ駆動端子回路
においては、多数設けられたＬＣＤ駆動用端子のそれぞ
れにラッチアップ対策の間隔が確保されることになり、
このためチップサイズが増大すると共にコストが増大す
るという問題点を有する。
【００２８】従って、本発明は上記問題点に鑑みてなさ
れたものであって、静電破壊およびラッチアップに対す
る耐性を損なうことなく、チップサイズの増大を抑止低
減するＬＣＤ駆動端子を持つ半導体装置を提供すること
にある。
【００２９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ドレインを外部入出力端子に接続し、ゲ
ートとソースとをグラウンド（ＧＮＤ）に接続してなる
ＮチャネルＭＯＳＦＥＴと、ドレインを前記外部入出力
端子に接続し、ゲートとソースとを電源に接続してなる
ＰチャネルＭＯＳＦＥＴと、を含む半導体装置におい
て、前記ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦ
ＥＴとの間に、ソースとドレインとが電源又はグラウン
ドに接続されていないＭＯＳＦＥＴを配置してなること
を特徴とする半導体装置を提供する。
【００３０】すなわち、本発明によれば、端子に接続さ
れる第１の保護用拡散層と、前記端子に接続される前記
第１の保護用拡散層と異なる導電型の第２の保護用拡散
層と、の間に、電源もしくはＧＮＤに接続されていない
ＭＯＳＦＥＴを配置したことにより、特に、例えばＬＣ
Ｄ駆動端子回路等の半導体装置において、静電破壊に対
する耐性、およびラッチアップに対する耐性を損なうこ
となく、チップサイズを縮小することができる。
【００３１】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
【００３２】図１は、本発明の一実施形態に係る回路配
置の例を示す図である。配置されている回路は、図４に
示した前記従来例と同じものである。
【００３３】図１は、図４に示される素子のうち、端子
501に接続されるＰ型ＭＯＳＦＥＴ510〜512、514、およ
びＮ型ＭＯＳＦＥＴ515〜517、519の配置の概要を示し
ている。
【００３４】図１では、ソースが電源に直接接続されな
いＰ型ＭＯＳＦＥＴ511、512、およびソースがグラウン
ドに直接接続されないＮ型ＭＯＳＦＥＴ515、516がＰ型
ＭＯＳＦＥＴ514とＮ型ＭＯＳＦＥＴ519との間に配置さ
れている。
【００３５】図２は、図１に示した配置の詳細を示した
図である。図２を参照して、Ｐ型拡散層601はＰ型ＭＯ
ＳＦＥＴ514のソースおよびドレインとなり、ポリシリ
コン604がＰ型ＭＯＳＦＥＴ514のゲートとなる。第２ア
ルミ（Ａｌ）607はＰ型ＭＯＳＦＥＴ514のソースおよび
ゲートの電位となる電源電位を供給する配線である。
【００３６】Ｎ型拡散層602はＮ型ＭＯＳＦＥＴ519のソ
ースおよびドレインとなり、ポリシリコン603がＮ型Ｍ
ＯＳＦＥＴ519のゲートとなる。第２アルミ606はＮ型Ｍ
ＯＳＦＥＴ519のソース電位となるグラウンド電位を供
給する配線である。
【００３７】第１アルミ609は、前記従来例と同様に、
Ｐ型ＭＯＳＦＥＴ514とＮ型ＭＯＳＦＥＴ519のドレイン
と、パッド541（端子501に対応）と、Ｐ型ＭＯＳＦＥＴ
510〜512のドレインと、Ｎ型ＭＯＳＦＥＴ515〜517のド
レインと、を相互に接続している。
【００３８】一般にＬＣＤを表示するには、ＬＣＤの電
極の電位を変化させるだけであり、定常的電流を必要と
しないので、ＬＣＤ駆動用のＭＯＳＦＥＴは小型のもの
で十分である。本実施形態では、Ｐ型ＭＯＳＦＥＴ51
1、512、Ｎ型ＭＯＳＦＥＴ515、516は小型のものであ
り、かつＰ型ＭＯＳＦＥＴ511とＰ型ＭＯＳＦＥＴ512の
ドレイン、およびＮ型ＭＯＳＦＥＴ515とＮ型ＭＯＳＦ
ＥＴ516のドレインはそれぞれ拡散層とコンタクトを共
有している。
【００３９】本実施形態に係る駆動端子回路の回路構成
は、図４に示した前記従来例と同じであり、ＬＣＤの表
示動作も前記従来例で説明したものと同一であることか
ら、その説明は省略する。
【００４０】また、Ｐ型ＭＯＳＦＥＴ514とＮ型ＭＯＳ
ＦＥＴ519とが静電破壊に対する保護の役割を果たして
いることも前記従来例と同様である。
【００４１】前述したように、端子に接続される拡散層
ではラッチアップ発生の可能性がある。図１を参照し
て、例えばＰ型ＭＯＳＦＥＴ511とＮ型ＭＯＳＦＥＴ519
が近接しているので、ラッチアップ発生の可能性がある
ことになる。
【００４２】しかし、この部分は、図３に示すように、
Ｐ型ＭＯＳＦＥＴ511のソース側に抵抗が入ったものと
なる。
【００４３】一般にＬＣＤの表示のために必要な電位を
生成するための分圧抵抗である、図４の抵抗520とし
て、例えば100ＫΩ程度の高抵抗が用いられる。
【００４４】この抵抗のため、図３のサイリスタ構造
は、ＶＤＤ電位が通常の５Ｖ程度では導通状態となるこ
とはない。すなわち、本実施形態によれば、ラッチアッ
プ発生の可能性が増すことはない。
【００４５】これは、図１に示すＰ型ＭＯＳＦＥＴ512
とＮ型ＭＯＳＦＥＴ519についても同様であり、またＮ
型ＭＯＳＦＥＴ515とＰ型ＭＯＳＦＥＴ514、Ｎ型ＭＯＳ
ＦＥＴ516とＰ型ＭＯＳＦＥＴ514においても拡散層のＰ
型とＮ型およびＶＤＤ電位とグラウンド電位の関係が各
々入れ替わる以外、同様である。
【００４６】すなわち、本実施形態においては、ソース
が電源もしくはグラウンドに接続されないＭＯＳＦＥＴ
を選択し、このＭＯＳＦＥＴを端子に接続される極性が
異なる２つの保護用拡散層の間に配置することにより、
半導体装置のチップ面積を有効に利用することができ、
且つコスト低減を実現できる。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
静電破壊に対する耐性、およびラッチアップに対する耐
性を損なうことなく、チップサイズの縮小すなわちコス
ト低減を実現することができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＬＣＤ駆動端子の配
置の例を示す図である。
【図２】図１の配置の詳細を示す図である。
【図３】図１の、ＬＣＤ駆動部におけるサイリスタ構造
を説明するための図である。
【図４】ＬＣＤ駆動端子の回路の従来例を示す図であ
る。
【図５】図４の回路への制御入力信号ａ〜ｄと端子501
から出力される電位との関係を示した図である。
【図６】ＬＣＤの駆動における接続の一例を示す図であ
る。
【図７】ＬＣＤの表示部分の接続の一例を示す図であ
る。
【図８】ＬＣＤの電極に与えられる駆動信号の一例を示
す図である。
【図９】ＬＣＤの電極に与えられる駆動信号の一例を示
す図である。
【図１０】従来の半導体装置のＬＣＤ駆動端子の配置の
例を示す図である。
【図１１】図１０の配置の詳細を示す図である。
【図１２】端子に静電気が加わったときの電流の経路を
示す図である。
【図１３】ＣＭＯＳ型ＩＣの寄生サイリスタ構造を示す
図である。
【図１４】ＣＭＯＳ型ＩＣの端子部分の接続関係を示す
図である。
【符号の説明】
501 端子 502 電源 503 グラウンド 510、511、512、514 Ｐ型ＭＯＳＦＥＴ 515、516、517、519 Ｎ型ＭＯＳＦＥＴ 520 抵抗 530、531、532 インバータ 541 パッド 601 Ｐ型拡散層 602 Ｎ型拡散層 603、604 ポリシリコン 606、607、650 第２アルミ 609 第１アルミ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】ドレインを外部入出力端子に接続し、ゲー
    トとソースとをグラウンド（ＧＮＤ）に接続してなるＮ
    チャネルＭＯＳＦＥＴと、 ドレインを前記外部入出力端子に接続し、ゲートとソー
    スとを電源に接続してなるＰチャネルＭＯＳＦＥＴと、 を含む半導体装置において、 前記ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴ
    との間に、ソースとドレインとが電源又はグラウンドに
    接続されていないＭＯＳＦＥＴを配置してなることを特
    徴とする半導体装置。
  2. 【請求項２】前記ＮチャネルＭＯＳＦＥＴとＰチャネル
    ＭＯＳＦＥＴとの間に、ソースが電源もしくはグラウン
    ドに接続されないＭＯＳＦＥＴを選択的に配置し、液晶
    ディスプレイに駆動信号を供給するための端子回路を構
    成したことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】端子に接続される第１の保護用拡散層と、
    前記端子に接続される前記第１の保護用拡散層と異なる
    導電型の第２の保護用拡散層と、の間に、電源又は接地
    （ＧＮＤ）に接続されていないＭＯＳＦＥＴを配置する
    ことを特徴とする半導体装置。
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