JPS6329964A - 相補型金属酸化膜半導体集積回路装置 - Google Patents
相補型金属酸化膜半導体集積回路装置Info
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- JPS6329964A JPS6329964A JP17416486A JP17416486A JPS6329964A JP S6329964 A JPS6329964 A JP S6329964A JP 17416486 A JP17416486 A JP 17416486A JP 17416486 A JP17416486 A JP 17416486A JP S6329964 A JPS6329964 A JP S6329964A
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- 229910044991 metal oxide Inorganic materials 0.000 title claims description 10
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は相補型金属酸化膜半導体（以下（ｌｉＯ８と
称する）集積回路装置に関し、特に電源に乗った外部サ
ージを吸収もしくは減衰する素子の配置に関するもので
ある。
称する）集積回路装置に関し、特に電源に乗った外部サ
ージを吸収もしくは減衰する素子の配置に関するもので
ある。
第３図は従来のＱｉｌＯ８集積回路装置くおける配線並
びにレイアウト図である。図において（１）は電源配線
部、（２）はグランド配線部、（４）は前記電源装線素
子、（５）は前記電源配線部（１）に外部から電力を供
給するポンディングバンドである。（１０）は前記電源
配線部（１）とドレインが接続されゲート及びソースが
接地され常時ＯＦＦになってるＮチャネル金属酸化膜半
導体トランジスタ（以下ＮチャネルＭＯＳトランジスタ
と称する）であり半導体チップ上Ｋｌケ所投けられてい
る。
びにレイアウト図である。図において（１）は電源配線
部、（２）はグランド配線部、（４）は前記電源装線素
子、（５）は前記電源配線部（１）に外部から電力を供
給するポンディングバンドである。（１０）は前記電源
配線部（１）とドレインが接続されゲート及びソースが
接地され常時ＯＦＦになってるＮチャネル金属酸化膜半
導体トランジスタ（以下ＮチャネルＭＯＳトランジスタ
と称する）であり半導体チップ上Ｋｌケ所投けられてい
る。
次に動作について説明する。
半導体基板の外部から与えられた電力はポンディングパ
ッド（５）を通して電源配線部（１） Ｋ至る。そして
前記電源配線部（１）より内部ロジック（４）に電力を
供給するが前記電源配線部に外Ｓサージが乗るとゲート
及びソースが接地されたＮチャネルトランジスタ（１０
）で吸収される。
ッド（５）を通して電源配線部（１） Ｋ至る。そして
前記電源配線部（１）より内部ロジック（４）に電力を
供給するが前記電源配線部に外Ｓサージが乗るとゲート
及びソースが接地されたＮチャネルトランジスタ（１０
）で吸収される。
〔発明が解決しようとする問題点Ｊ
このように従来のＣＭＯ８集積回路装置はゲート及びソ
ースが接地されているＮチャネルＭＯＳトランジスタ（
１０）はチップ上の任意の′！Ｅ間部分に適宜段けられ
ていたためその個数は制限されていた。
ースが接地されているＮチャネルＭＯＳトランジスタ（
１０）はチップ上の任意の′！Ｅ間部分に適宜段けられ
ていたためその個数は制限されていた。
七のため前記電源配線５（１）に乗った外部サージを十
分に吸収出来なく内部ロジック（４）まで到達するので
Ｃｌ１ＤＳ論理素子にランチアンプ等の障害を起こす問
題がある。
分に吸収出来なく内部ロジック（４）まで到達するので
Ｃｌ１ＤＳ論理素子にランチアンプ等の障害を起こす問
題がある。
これを防止するためＫＩ″ｉ一般的には内部論理素子の
例えばｐチャネルトランジスタとｎ−ｆ−イネルトラン
ジスタの間隔を広げるか各拡散間にフェル基板の電位を
安定させるための配線帯を設けなければならない。
例えばｐチャネルトランジスタとｎ−ｆ−イネルトラン
ジスタの間隔を広げるか各拡散間にフェル基板の電位を
安定させるための配線帯を設けなければならない。
このために、チンブテイズが大きくなるデメリットがあ
った。
った。
そこでこの発明は上記のように問題点を解消するためＫ
なされ虎もので前記電源配線部（１）に外部サージが乗
っても内部ロジック（４〕にランチアップ等が生じるこ
とがないＣＭＯ３集積回路装置を得ることを目的とする
。
なされ虎もので前記電源配線部（１）に外部サージが乗
っても内部ロジック（４〕にランチアップ等が生じるこ
とがないＣＭＯ３集積回路装置を得ることを目的とする
。
ｃ問題点を解決するための手段Ｊ
この発明に係るＣＭｏ５集積回路装置はそのドレインが
電源配線部と接続されゲート及びソースが接地された複
数のＮチャネル金属酸化膜半導体トランジスタを前記半
導体基板の辺に沿ってレイアウトしたものである。
電源配線部と接続されゲート及びソースが接地された複
数のＮチャネル金属酸化膜半導体トランジスタを前記半
導体基板の辺に沿ってレイアウトしたものである。
〔作用］
この発明におけるｃ’ｍｓ集積回路装置は電源配線部に
外部サージが乗っても半導体基板の辺に沿ってレイアウ
トされた複数のＮチャネルＭＯＳトランジスタによりサ
ージが吸収あるいは減衰される。
外部サージが乗っても半導体基板の辺に沿ってレイアウ
トされた複数のＮチャネルＭＯＳトランジスタによりサ
ージが吸収あるいは減衰される。
以下第１図においてこの発明の一実施例について説明す
る。
る。
なお図中第２図と同一符号は同一または相等部分であり
説明は省略する。
説明は省略する。
第１図（ａ） Ｉｉ・ｙ（，９集積回路装置の全体の概
略図を示している。
略図を示している。
（３）は電源配線＠（１）及びポンディングパッドを含
む周辺部である。
む周辺部である。
そして第１図（ｂ）は前記周辺部（３）を拡大した拡大
図である。
図である。
（６）はゲート及びソースが接地されたＮチャネルＭＯ
Ｓトランジスタ（１０）のコンタクトである。
Ｓトランジスタ（１０）のコンタクトである。
（７）はゲート及びンスが接地されたＮチャネルＭＯＳ
トランジスタ（１０）のゲートである。
トランジスタ（１０）のゲートである。
（８）はゲート及びソースが接地されたＮチャネルＭＯ
Ｓトランジスタ（１０）の構成要素であるドレインであ
る。
Ｓトランジスタ（１０）の構成要素であるドレインであ
る。
（９） Ｖｉゲート及びソースが接地されたＮチャネル
トランジスタ（１０）のソースである。
トランジスタ（１０）のソースである。
第１図では周辺部分の面積が若干式がるが大規模集積回
路になると内部ロジックを設けるべき空間の余裕は大き
くなるのでチップ全体の面積にはさほど影響はない。
路になると内部ロジックを設けるべき空間の余裕は大き
くなるのでチップ全体の面積にはさほど影響はない。
次に上記実施例の作用及び動作について説明する。
第１図（ｂ）において、ゲート及びソースを接地された
ＮチャネルＭＯ８）ランジスタ（１０）は電源配線部に
沿ってレイアウトされるためにその個数は従来のものと
比べ大きくすることが出来る。
ＮチャネルＭＯ８）ランジスタ（１０）は電源配線部に
沿ってレイアウトされるためにその個数は従来のものと
比べ大きくすることが出来る。
そして第１図（ａ）において示す電源配線部（υに涜っ
て前記ゲート及びソースを接地された複数のＮチャネル
ＭＯ８トランジスタ（ｌＯ）を設けることで電源配線部
（１）を含む周辺部分と内部論理素子（４）の小さな隙
間にトータル的に１一ト幅の非常に大きなゲート及びソ
ースが接地されたＮチャネルＭＯＳトランジスタを形成
したことになる。；（第１図（ａ）の等価回路である第
２図参照） そして前記ゲート幅の非常に大きなゲート及びソースを
接地されたＮチャネルトランジスタの総ドレイン容量（
１０）は非常に大きくなり前記電源配線部（１）にかか
つてくるため前記電源配線部（１）とグランド間の容量
は非常に大きくなることとゲート及びソースを接地され
たＮチャネルＭＯ８）ランジスタが外部から乗った正の
サージに対してはビン千オフで負のサージに対してはダ
イオードとしてそのサージは前記電源配線部で減衰され
内Ｓ論理素子（４）に安定した電力を供給することが可
能になる。
て前記ゲート及びソースを接地された複数のＮチャネル
ＭＯ８トランジスタ（ｌＯ）を設けることで電源配線部
（１）を含む周辺部分と内部論理素子（４）の小さな隙
間にトータル的に１一ト幅の非常に大きなゲート及びソ
ースが接地されたＮチャネルＭＯＳトランジスタを形成
したことになる。；（第１図（ａ）の等価回路である第
２図参照） そして前記ゲート幅の非常に大きなゲート及びソースを
接地されたＮチャネルトランジスタの総ドレイン容量（
１０）は非常に大きくなり前記電源配線部（１）にかか
つてくるため前記電源配線部（１）とグランド間の容量
は非常に大きくなることとゲート及びソースを接地され
たＮチャネルＭＯ８）ランジスタが外部から乗った正の
サージに対してはビン千オフで負のサージに対してはダ
イオードとしてそのサージは前記電源配線部で減衰され
内Ｓ論理素子（４）に安定した電力を供給することが可
能になる。
〔発明の効果」
以上のようにこの発明によれば電源配線部と接続されゲ
ート及びソースを接地されたＮチャネルＮ ＯＳ トラ
ンジスタを半萼体基板の周辺に沿ってレイアウトするこ
とにより内部論理素子に対してサージの少ない電力の供
給がｉＪ組な四部集積回路装置を得ることができる。
ート及びソースを接地されたＮチャネルＮ ＯＳ トラ
ンジスタを半萼体基板の周辺に沿ってレイアウトするこ
とにより内部論理素子に対してサージの少ない電力の供
給がｉＪ組な四部集積回路装置を得ることができる。
第１図はこの発明の一実施例による半導体回路装置を示
す図、第２図は第１図（ａ）の等価回路を示す図、第３
図は従来の半導体回路装置を示す図である。 （１）は電源配線部、（２）はグランド配線部、（３）
は周辺部、（４）は内部論理素子、（ｌＯ）￥ｉＮチャ
ネルトランジスタである。 なお図中の同−符Ｊｉｊは同−又は相等部分を示す。 第１図 ＜ａ） 第２図 １０：Ｎ＋→ルトテンジスク 第３図 手続補正書（自発） １．事件の表示 特願昭６１−１７４１６４号２、
発明の名称 相補型金属酸化膜半導体集積回路装置 ３、補正をする者 名 称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 ５、補正の対象 （１）明細書の発明の詳細な説明忘よび図面の簡単な説
明の橢（２）図面 ６、補正の内容 （１）明細書をつぎのとおり訂正する。 （２）図面の第１図、第２図を別紙のとおり訂正する。 ７、添付書類の目録 （１）図面（第１図、第２図）各１通 以上 第１図 （α） り
す図、第２図は第１図（ａ）の等価回路を示す図、第３
図は従来の半導体回路装置を示す図である。 （１）は電源配線部、（２）はグランド配線部、（３）
は周辺部、（４）は内部論理素子、（ｌＯ）￥ｉＮチャ
ネルトランジスタである。 なお図中の同−符Ｊｉｊは同−又は相等部分を示す。 第１図 ＜ａ） 第２図 １０：Ｎ＋→ルトテンジスク 第３図 手続補正書（自発） １．事件の表示 特願昭６１−１７４１６４号２、
発明の名称 相補型金属酸化膜半導体集積回路装置 ３、補正をする者 名 称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 ５、補正の対象 （１）明細書の発明の詳細な説明忘よび図面の簡単な説
明の橢（２）図面 ６、補正の内容 （１）明細書をつぎのとおり訂正する。 （２）図面の第１図、第２図を別紙のとおり訂正する。 ７、添付書類の目録 （１）図面（第１図、第２図）各１通 以上 第１図 （α） り
Claims (2)
- （１）ｐ、ｎ両チャネルの金属酸化膜半導体トランジス
タから構成される論理素子と、この論理素子を囲繞する
電源配線部と、この電源配線部に接続されゲート及びソ
ースが接地された複数の金属酸化膜半導体トランジスタ
もしくはダイオードとを備えたものにおいて前記トラン
ジスタまたはダイオードが前記半導体基板の辺に沿つて
レイアウトされたことを特徴とする相補型金属酸化膜半
導体集積回路装置。 - （２）金属酸化膜半導体トランジスタをＮチャネル金属
酸化膜半導体トランジスタで構成したことを特徴とする
特許請求の範囲第１項に記載の相補型金属酸化膜半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17416486A JPS6329964A (ja) | 1986-07-23 | 1986-07-23 | 相補型金属酸化膜半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17416486A JPS6329964A (ja) | 1986-07-23 | 1986-07-23 | 相補型金属酸化膜半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329964A true JPS6329964A (ja) | 1988-02-08 |
Family
ID=15973817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17416486A Pending JPS6329964A (ja) | 1986-07-23 | 1986-07-23 | 相補型金属酸化膜半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0774786A3 (en) * | 1995-11-17 | 1999-11-03 | Nec Corporation | CMOS semiconductor device |
-
1986
- 1986-07-23 JP JP17416486A patent/JPS6329964A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0774786A3 (en) * | 1995-11-17 | 1999-11-03 | Nec Corporation | CMOS semiconductor device |
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