JPS62235770A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路装置に関し、さらに詳しくは
、Ｎウェル０ＭＯ８製造プロセスを用いる半導体集積回
路装置におけるラッチアップ対策のための改良構造に係
るものである。

〔従来の技術〕

従来例によるこの種のラッチアップ対策を施した半導体
集積回路装置を第５図（ａ）、（ｂ）ないし第７図に示
す。

第５図（ａ）は従来例での一般的なＣ１１ｌＯＳインバ
ータ回路を示す回路図、同図（ｂ）は同上回路を構成す
るラッチアップ対策を施した半導体集積回路装置の概要
を示す断面図、第６図は第５図（ｂ）におけるＣＭＯＳ
インバータ回路構造の平面パターン図であり、第７図は
他のラッチアップ対策例による同上装置の要部構成を示
す断面図である。

まず、第５図（ａ）に示す回路において、符号１はＰチ
ャネル型ＭＯ３）ランジスタ、２はＮチャネル型ＭＯ９
）ランジスタであり、これらの各トランジスタ１，２に
よりＣＭＯＳインバータ回路を構成している。

次に、同図（ｂ）において、符号１１はＰ−半導体基板
、１２は同基板１１内のＮ−ウェルである。そして１３
および１４は前記Ｐチャネル型ＭＯ９）ランジスタ１の
ソースおよびドレインとなるそれぞれにＰ＋拡散層、１
５および１Ｂは同上ラッチアップ対策のためのそれぞれ
にＮ１拡散層であって、Ｎ−ウェル１２に形成される。

また１７および１８は前記Ｎチャネル型ＭＯＳトランジ
スタ２のソースおよびドレインとなるそれぞれにＮ＋拡
散層、１９および２０は同上ラッチアップ対策のための
それぞれにＰ＋拡散層であって、Ｐ−半導体基板１１に
形成される。

なお、２１は内部電源配線、２２および２３はＣＭＯＳ
インバータ回路の入力および出力配線、２４はＧＮ［ｌ
配線である。

さらに第７図において、符号２５および２６はラッチア
ップ対策のためのそれぞれにＮ＋拡散層、２７は内部電
源信号である。

こへで、前記第５図（ａ）、（ｂ）および第６図に示す
従来例の装置構成にあって、外部電源配線２１に正の外
来雑音が入力された場合には、よく知られている通りに
、この外来雑音により外部電源配線２１からＧＮＤ配線
２４にトリガ電流が流れて、半導体基板１１の電位が浮
き上り、寄生トランジスタを導通状態にする。すなわち
いわゆるラッチアップ現象を生ずることになり、この現
象は、外部電源をＯＦＦするまで継続され、結果的に装
置デバイスの劣化を招き、あるいはまた、これを破壊す
ることすらある。

このため、前記従来例装置においては、　Ｐチャネル型
ＭＯ９）ランジメタ１側にあって、Ｎ−ウェルアイラン
ド１２の電位を安定させるためのＮ＋拡散層１５、およ
びトリガ電流を吸収するためのＮ＋拡散層１６を設け、
またＮチャネル型ＭＯＳ　）ランジメタ２側にあって、
Ｐ−半導体基板１１の電位を安定させるためのＮ＋拡散
層１８．およびトリガ電流を吸収するためのＮ＋拡散層
２０を設け、これらによってラッチアップ耐量の向上を
図るようにしている。

また第７図実施例装置は、アイランド拡散層で形成した
抵抗成分を、外部電源に直列に挿入しようとするもので
、内部電源としては、この直列抵抗を通った後の信号を
用い、これにより寄生トランジスタの保持電流値を大き
くして、ラッチアップを発生しにくいようにしている。

〔発明が解決しようとする問題点〕

このように、従来例での半導体集積回路装置においては
、そのラッチアップ対策として、　Ｐチャネル型ＭＯ９
）ランジスタとＮチャネル型ＭＯＳトランジスタとの間
に、トランジスタ領域を形成することのない拡散層、あ
るいは抵抗層などを設けるようピしており、これらの拡
散層、あるいは抵抗層などの存在が、装置デバイス構成
上の集積度増加の妨げとなるばかりか、この対策自体、
必ずしも完全ではなくて、未だラッチアップ発生の惧れ
が残るなどの問題点を有するものであった。

この発明は従来例装置でのこのような問題点を改善しよ
うとするもので、その目的とするところは、チップ面積
を増加させずに、ラッチアップ耐量を大きく向上し得る
ようにした半導体集積回路装置を提供することである。

〔問題点を解決するための手段〕

前記目的を達成するために、この発明に係る半導体集積
回路装置は、ＮウェルＣＭＯＳ製造プロセスにおいて、
チップ内での内部電源配線パターンの下側全域に、同電
源配線に接続する半導体基板とは逆導電形の拡散層を形
成させて、外来雑音吸収のための電源−ＧＮＩ）間の静
電容量を構成させたものである。

〔作　　　用〕

すなわち、この発明の場合には、従来と変らない製造工
程で、しかも特にデバイスの集積度を妨げることなく、
内部電源配線パターンの下側全域に拡散層を接続形成で
き、この拡散層により充分に大きな電源−ＧＮＤ間の静
電容量を構成し得て、電源に到来する外来雑音を効果的
かつ良好に吸収できるのである。

〔実　施　例〕

以下、この発明に係る半導体集積回路装置の一実施例に
つき、第１図ないし第４図を参照して詳細に説明する。

第１図はこの実施例を適用した半導体集積回路装置の要
部構造を示す部分断面図、第２図は同上要部構造の平面
パターン図、第３図は電源−ＧＮＤ間容量とラッチアッ
プ耐量との関係を示すグラフであり、また第４図は半導
体集積回路装置におけるチップ内での内部電源配線の配
置例を示す平面パターン図である。

これらの第１図ないし第３図実施例構成にあって、前記
第５図（ａ）　、　（ｂ）ないし第７図従来例構成と同
一符号は同一または相当部分を示しており、この実施例
では、Ｎウェル０ＭＯ８製造プロセスにより装置構造を
構成させる場合、前記Ｐ−半導体基板１１の内部電源配
線に該当する領域に、前記Ｎ−ウェルアイランド１２と
同一工程でＮ−ウェル拡散層２８を形成させ、かつ絶縁
膜としてのスムースコート膜２９、および内部電源配線
３０の形成に先立って、前記Ｎ−ウェル拡散層２８内に
これよりも高濃度のＮ＋拡散層３１を形成させ、このＮ
＋拡散層３１をコンタクト孔３２を通して内部電源配線
３０に接続させたものである。

ご覧で、第３図のグラフに示されている通り、電源−Ｇ
ＮＤ間容量とラッチアップ耐量とは比例関係にあって、
容量の増加に伴ないラッチアップ耐量も増加するもので
あり、この発明においては、電源−ＧＮＩＩ間容量全容
量させることによって、ラッチアップ耐量の増加を図っ
ている。

また一方、一般的な半導体集積回路装置にあっては、通
常の場合、第４図から明らかなように、外部電源が一つ
のポンディングパッドに供給されると共に、デバイス全
体の内部回路に対する電源供給は、内部電源配線３０を
通して行なうようにしており、このため内部電源配線３
０は、相当広範囲に亘って形成され、デバイス全体の面
積に占める内部電源配線３０の総面積の割合がかなり大
きくなっている。

そこで、この実施例装置においては、前記第１図および
第２図に示されているように、内部電源配線３０の下側
全域、つまりこ−では、絶縁膜としてのスムースコート
膜２８を介した内部電源配線３゜の下側全域に、Ｐ−半
導体基板１１とは逆導電形のＮ−拡散層２８を形成させ
ると共に、コンタクト孔３２を通してこれらの両者を接
続させることによって、電源配線と半導体基板（ＧＮＩ
ｌｌ）間にＰＮ接合、すなわち広範囲に亘るＰＮ接合を
形成しており、しかもこの場合、Ｎ−拡散層２日は正に
、Ｐ−半導体基板１１は負にバイアスされるために、こ
のＰＮ接合がいわゆるバイアス接合となって、Ｐ、Ｎそ
れぞれの接合部分に空乏層が拡がり、こ−に配線下側の
全域に及ぶかなり容量の大きな静電容量が形成され、ラ
ッチアップ耐量を格段に向上させ得るのである。

すなわち、この実施例構成の場合にあって、前記した電
源に到来する外来雑音は、電源配線下側の全域に及ぶ大
きな静電容量によって完全に吸収され、これが内部回路
にまで達する惧れがなく、従ってラッチアップ現象を良
好かつ効果的に解消できるのである。

しかして、前記実施例構成の場合、前記Ｎ−拡散層２８
の形成については、ＮウェルＣＭＯＳ製造プロセス方式
での必須の工程である。Ｎ−ウェルアイランド１２の形
成工程を、そのまへ利用して同時に形成することができ
る。そして、この場合、Ｎ−ウェルアイランド１２．つ
まりひいてはＮ−拡散層２８は、一般に高温マの熱処理
を伴なうために、通常のソース・ドレイン拡散層などよ
りも、基板方向に深く形成され、Ｐ−半導体基板１１と
の接合面積を広くとることができて、同接合部での静電
容量を大きくし得るのであり、しかもこのＮ−拡散層２
８を、内部電源配線３０の下側全域に形成するために、
特にデバイスの集積度自体を妨げる慣れがない。

さらに、Ｎ−ウェルアイランド１２中にあって、別に形
成されるＮ＋拡散層３１は、このＮ−ウェルアイランド
１２と内部電源配線３０．すなわちアルミ配線との接合
性を良好にさせ、併せてＰＮ接合に充分な逆バイアスを
印加できるようにしており、こゝのＮ＋拡散層３１の形
成についても、前記したＮウェルＣＭＯＳ製造プロセス
方式でのソース・ドレイン拡散工程を、そのまへ利用し
て同時に形成することができる。

つまり、こ＼では換言すると、この実施例構成における
ところの、ラッチアップ対策としての耐量増加のための
Ｎ−拡散層２８ならびにＣ拡散層３１の形成に関しては
、これらをＮウェルＣにＯ８製造プロセス方式における
。既存工程中に容易に併合して組入れることが可能で、
何等の新たな工程をも付加させる必要がなく、従って従
来と全く同様にして製造し得るのである。

〔発明の効果〕

以上詳述したようにこの発明によれば、　ＮウェルＣＭ
Ｏ９製造プロセスを用いる半導体集積回路装置おいて、
チップ内での内部電源配線パターンの下側全域に、同電
源配線に接続する半導体基板とは逆導電形の拡散層を形
成させることにより、これらの拡散層、半導体基板間に
ＰＮ接合を形成させ、このＰＮ接合の逆バイアスによっ
て、外来雑音吸収のための電源−ＧＮＤ間静電容量を構
成させたので、ＮウェルＣＭＯ９製造プロセスを用いた
従来と変るところのない製造工程で、しかも併せて、特
に装置デバイスの集積度を妨げることなしに、広範に亘
る内部電源配線パターンの下側全域に対して、ラッチア
ップ対策のための拡散層を接続形成でき、この拡散層に
よって充分に大きな電源−ＧＮＤ間の静電容量を構成す
ることができて、この種の半導体集積回路装置でのラッ
チアップ耐量を格段に増加し得るのであり、装置自体の
信頼性を向上すると共に、装置構成の高密度集積化に役
立つほか、従来と殆んど変らない価格での提供が可能で
あるなどの優れた特長を有するものである。

【図面の簡単な説明】

第１図はこの発明に係る半導体集積回路装置の一実施例
による要部構造を示す部分断面図、第２図は同上要部構
造の平面パターン図、第３図は電源−ＧＮＤ間容量とラ
ッチアップ耐量との関係を示すグラフ、第４図は半導体
集積回路装置おけるチップ内での内部電源配線の配置例
を示す平面パターン図であり、また第５図（ａ）は従来
例での一般的なＣＭＯＳインバータ回路を示す回路図、
同図（ｂ）は同上回路を構成するラッチアップ対策を施
した半導体集積回路装置の概要を示す断面図、第６図は
第５図（ｂ）におけるＣＭＯＳインバータ回路構造の平
面パターン図であり、第７図は他のラッチアップ対策例
による同上装置の要部構成を示す断面図である。 １および２・・・・Ｐチャネル型およびＮチャネル型Ｍ
ＯＳトランジスタ、１１・・・・Ｐ−半導体基板、１２
・・−Ｎ−ウｘルア　イーｙ　７ド、１３，１４，１１
１１．２０−−−−Ｐ＋ｍ散層、１５．ｌｆｌ、１７．
１８，２５．２８．３ｌ−−−−Ｎ＋拡散層、２１．３
０・・・・内部電源配線、２２および２３・・・・入力
および出力配線、２４・・・・ＧＮＩＩ配線、２８・・
・・Ｎ−拡散層、２８・・・・スムースコートＩ１．３
２−−−−コンタクト孔。 代理人　　大　　岩　　増　　雄 第１図 第２図 Ｙ−善傳、ｔル１４ｈｔ 手続補正書（自発） 特許庁長官殿　　　　　　　　　　　　　　　　　　　
咽ｂ１、事件の表示　　　特願昭　６１−７８７５４号
２、発明の名称 半導体集積回路装置 ３、補正をする者 代表者志岐守哉 ４、代理人 ５、補正の対象 ６、補正の内容 （１）　　明細書４頁８〜９行の「ウェルアイランド」
を「ウェル」と補正する。 （２）　　同書４頁１３行、１４行の「Ｎ拡散層」を「
Ｐ　拡散層」と補正する。 （３）同書７頁１０〜１１行の「ウェルアイランド」を
「ウェル」と補正する。 （４）同書９頁４行の「バイアス接合」を「逆バイアス
接合」と補正する。 （５）同書９頁１６〜１７行、１８〜１９行の「ウェル
アイランド」を「ウェル」と補正する。 （６）同書１０頁７行、８〜９行の「ウェルアイランド
」を「ウェル」と補正する。 （７）同書１３頁２行の「ウェルアイランド」を「ウェ
ル」と補正する。 （８）図面の第５図伽）を別紙のとおシ補正する。 以　　上

Claims (2)

【特許請求の範囲】
1. （１）ＮウェルＣＭＯＳ製造プロセスを用いる半導体集
   積回路装置において、チップ内での内部電源配線パター
   ンの下側全域に、同電源配線に接続する半導体基板とは
   逆導電形の拡散層を形成させ、これらの拡散層、半導体
   基板間に形成されて、逆バイアスされるＰＮ接合により
   、外来雑音吸収のための電源−ＧＮＤ間静電容量を構成
   させたことを特徴とする半導体集積回路装置。
2. （２）拡散層内に同一導電形の高濃度拡散層を形成させ
   、この高濃度拡散層を介して、拡散層を内部電源配線パ
   ターンに接続させた特許請求の範囲第１項記載の半導体
   集積回路装置。