JPS60120569A - 入力回路 - Google Patents
入力回路Info
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- JPS60120569A JPS60120569A JP58227863A JP22786383A JPS60120569A JP S60120569 A JPS60120569 A JP S60120569A JP 58227863 A JP58227863 A JP 58227863A JP 22786383 A JP22786383 A JP 22786383A JP S60120569 A JPS60120569 A JP S60120569A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は集積回路の入力回路に関し、特に外部から印
加されるサージ電圧に対する内部素子の保＠を図った入
力回路に関する。
加されるサージ電圧に対する内部素子の保＠を図った入
力回路に関する。
第１図は集積回路における従来の入力回路を示す回路図
である。′外部からの信号は入力・やラド１１に印加さ
れ、この信号は配線１２を介してＮチャネル、・０人力
段トランジスタ１３のｒ−トに伝達される。上記配線１
２の途中には、上記入カバ、ド１１に＋３００Ｖないし
＋１ｏｏｏｖ程度のサージ電圧が印加された際に配線１
２に流れる電流及び配線１２を介して入力段トランジス
タ１３のダートに印加される電圧それぞれを低下させる
ための、保護抵抗１４とダイオードとして作用する保護
用のＮチャネルＭＯ８）ランジスタ１５からなる保護回
路上玉が設けられている。また上記配線１２の途中には
、ソースが正極性の電源電圧ｖｃｃ印加点に接続されて
ぃる負荷用のディプレッション型ＮチャネルＭＯＳトラ
ンジスタ１７のドレインが接続されている。
である。′外部からの信号は入力・やラド１１に印加さ
れ、この信号は配線１２を介してＮチャネル、・０人力
段トランジスタ１３のｒ−トに伝達される。上記配線１
２の途中には、上記入カバ、ド１１に＋３００Ｖないし
＋１ｏｏｏｖ程度のサージ電圧が印加された際に配線１
２に流れる電流及び配線１２を介して入力段トランジス
タ１３のダートに印加される電圧それぞれを低下させる
ための、保護抵抗１４とダイオードとして作用する保護
用のＮチャネルＭＯ８）ランジスタ１５からなる保護回
路上玉が設けられている。また上記配線１２の途中には
、ソースが正極性の電源電圧ｖｃｃ印加点に接続されて
ぃる負荷用のディプレッション型ＮチャネルＭＯＳトラ
ンジスタ１７のドレインが接続されている。
このＭＯＳトランジスタ１７は上記配線１２を常時電源
電圧ｖｃｃにゾルアップすることによって、前記入力パ
ッド１１に信号が印加されていないときの前記入力段ト
ランジスタ１３の誤動作を防止している。また、上記Ｍ
Ｏ８）ランジスタ１７のｒ−）は、そのドレインが接続
されている配線１２の第１の箇所１８に対して、入カッ
４ッド１１側に抵抗１９を介し一〇隔てられた配線１２
の第２の箇所２０に接続されている。さらに上記第１の
箇所１８と前記入力段トランジスタ１３のダートとの間
にも抵抗２１が接続されている。上記配線１２は、ＭＯ
Ｓトランジスタ１５のソースおよびＭＯＳ ）ランジス
タ１７のドレインである拡散領域を延長して構成されて
おυ、上記抵抗１４．１９および２１はこの拡散領域に
存在する抵抗成分を等価的に示したものである。
電圧ｖｃｃにゾルアップすることによって、前記入力パ
ッド１１に信号が印加されていないときの前記入力段ト
ランジスタ１３の誤動作を防止している。また、上記Ｍ
Ｏ８）ランジスタ１７のｒ−）は、そのドレインが接続
されている配線１２の第１の箇所１８に対して、入カッ
４ッド１１側に抵抗１９を介し一〇隔てられた配線１２
の第２の箇所２０に接続されている。さらに上記第１の
箇所１８と前記入力段トランジスタ１３のダートとの間
にも抵抗２１が接続されている。上記配線１２は、ＭＯ
Ｓトランジスタ１５のソースおよびＭＯＳ ）ランジス
タ１７のドレインである拡散領域を延長して構成されて
おυ、上記抵抗１４．１９および２１はこの拡散領域に
存在する抵抗成分を等価的に示したものである。
第１図のように構成された従来回路において、いま人力
パッド１１に高電圧のサージが印加されたとする。この
サージ電圧は保護回路１６−によっである程度まで下げ
られたものとなるが、この保護回路り互の出力電圧は依
然として高い。
パッド１１に高電圧のサージが印加されたとする。この
サージ電圧は保護回路１６−によっである程度まで下げ
られたものとなるが、この保護回路り互の出力電圧は依
然として高い。
従来回路では負荷用のＭＯＳ ）シンジスタ１７のダー
トが上記保護回路１６の出力点に相当する配線１２の第
２の箇所２０に接続されているので、高い電圧がこのＭ
ＯＳ）ジンジスタ１７のダートに直接印加されてしまい
、デート絶縁膜が絶縁破壊を起こしてしまう。このため
、上記ＭＯ８）ランジスタ１７のサージ耐圧が著しく低
下してしまう。
トが上記保護回路１６の出力点に相当する配線１２の第
２の箇所２０に接続されているので、高い電圧がこのＭ
ＯＳ）ジンジスタ１７のダートに直接印加されてしまい
、デート絶縁膜が絶縁破壊を起こしてしまう。このため
、上記ＭＯ８）ランジスタ１７のサージ耐圧が著しく低
下してしまう。
しかも、上記負荷用のＭＯＳ ）ランジスタ１７として
エン・−ンスメント型のものが用いられることがあ勺、
この場合に入力パッド１１がアース電圧にされている状
態からサージ電圧が印加されると、このＭＯＳ ）ラン
ジスタ１７ではまずダートに高電圧が印加される。この
とき、ドレインは抵抗１９による信号遅れのため未だア
ース電圧に保たれているので、このＭＯＳ ）ランジス
タ１７のダート、ドレイン間は等価的に順／（イアスさ
れたダイオード構造となる。したがって、上記ＭＯ８）
ランジスタ１７のダート、ドレイン間には大電流が流れ
て、ダート、ドレイン間が絶縁破壊を起こしてしまう。
エン・−ンスメント型のものが用いられることがあ勺、
この場合に入力パッド１１がアース電圧にされている状
態からサージ電圧が印加されると、このＭＯＳ ）ラン
ジスタ１７ではまずダートに高電圧が印加される。この
とき、ドレインは抵抗１９による信号遅れのため未だア
ース電圧に保たれているので、このＭＯＳ ）ランジス
タ１７のダート、ドレイン間は等価的に順／（イアスさ
れたダイオード構造となる。したがって、上記ＭＯ８）
ランジスタ１７のダート、ドレイン間には大電流が流れ
て、ダート、ドレイン間が絶縁破壊を起こしてしまう。
このように従来回路では高電圧のサージ入力に対して弱
いという欠点がある。
いという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、高電圧のサージ入力に
対して強固な人力回路を提供することにある。
あり、その目的とするところは、高電圧のサージ入力に
対して強固な人力回路を提供することにある。
この発明による入力回路は、信号入力端子の信号を入力
段トランジスタのダートに伝達する配線の途中にそのド
レインが接続されている負荷用のＭＯＳ ）ランノスタ
のダートを、ドレインが接続されている箇所から入力段
トランジスタ側に抵抗を介して隔てられた上記配線の箇
所に接続するようにしている。
段トランジスタのダートに伝達する配線の途中にそのド
レインが接続されている負荷用のＭＯＳ ）ランノスタ
のダートを、ドレインが接続されている箇所から入力段
トランジスタ側に抵抗を介して隔てられた上記配線の箇
所に接続するようにしている。
以下、図面を参照してこの発明の一実施例を説明する。
第２図はこの発明に係る入力回路の回路図であシ、前記
第１図の従来回路と対応する箇所には同一符号を付して
その説明は省略する。この実施例回路が第１図の従来回
路と異なっているところは、負荷用のＭＯＳ ）ランノ
スタ１７のダートが、そのドレインが接続されている配
線１２の第１の箇所１８に対して、入力段トランジスタ
１３側に抵抗２２を介して隔てられた配線１２０第３の
箇所２３に接続されている点である。また、上記第３の
箇所２３と入力段トランジスタ１３のダートとの間には
抵抗２４が接続されている。
第１図の従来回路と対応する箇所には同一符号を付して
その説明は省略する。この実施例回路が第１図の従来回
路と異なっているところは、負荷用のＭＯＳ ）ランノ
スタ１７のダートが、そのドレインが接続されている配
線１２の第１の箇所１８に対して、入力段トランジスタ
１３側に抵抗２２を介して隔てられた配線１２０第３の
箇所２３に接続されている点である。また、上記第３の
箇所２３と入力段トランジスタ１３のダートとの間には
抵抗２４が接続されている。
このような構成において、入カッ４ ラド１１に高電圧
のサージが印加されると、保護回路皿によってこのサー
ジ電圧がある程度捷で下げられる。そしてこの電圧は、
抵抗１９によってさらに下げられて配線１２の第１の箇
所１８すなわチＭＯＳトランジスタ１７のドレインに印
加される。さらに上記第１の箇所１８に印加された電圧
は、抵抗２２によって下げられて配線１２の第３の箇所
２３すなわち上記ＭＯ８）ランジスタ１７のダートに印
加される。このように、Ｍｏ８ ）ランジスタ１７のダ
ートに印加される電圧は、従来に比べて抵抗２２による
電圧降下分だけ低くされている。このため、同じ値のサ
ージ電圧が入カノヤ、ド１１に印加された場合に、従来
回路よシもＭｏ８ ）ランジスタ１７のダート絶縁膜破
壊が起こシにくくなシ、従来よシもサージ耐圧を高める
ことができる。
のサージが印加されると、保護回路皿によってこのサー
ジ電圧がある程度捷で下げられる。そしてこの電圧は、
抵抗１９によってさらに下げられて配線１２の第１の箇
所１８すなわチＭＯＳトランジスタ１７のドレインに印
加される。さらに上記第１の箇所１８に印加された電圧
は、抵抗２２によって下げられて配線１２の第３の箇所
２３すなわち上記ＭＯ８）ランジスタ１７のダートに印
加される。このように、Ｍｏ８ ）ランジスタ１７のダ
ートに印加される電圧は、従来に比べて抵抗２２による
電圧降下分だけ低くされている。このため、同じ値のサ
ージ電圧が入カノヤ、ド１１に印加された場合に、従来
回路よシもＭｏ８ ）ランジスタ１７のダート絶縁膜破
壊が起こシにくくなシ、従来よシもサージ耐圧を高める
ことができる。
しかも、予め入力パッド１１がアース電圧にされている
状態からサージ電圧が印加されると、Ｍｏ８’ ）ラン
ジスタ１７では先ず始めにドレインに高電圧が印加され
、この後、抵抗２２によっである値だけ低下された電圧
がダートに印加されることになる。すなわち、ＭＯＳト
ランジスタ１７ではドレイン電圧が始めにある電圧にさ
れ、この後ダート電圧が印加されるので、このＷＤＳト
ランジスタ１７がデイゾレッション型のものあるいはエ
ンハンスメント型のものであってもｒ−ト、ドレイン間
に大電流が流れる恐れはない。このため、ダート、ドレ
イン間の絶縁破壊は起こシにくくなる。さらに、上記Ｍ
ｏＳトランジスタ１７のドレインに高電圧が印加された
とき、ダートは未だアース電圧にされておシ、ドレイン
、ダート間は、等制約に逆バイアスされたダイオード構
造となるので、このＭｏＳトランジスタ１７も保護回路
１６内のＭｏ８ トランジスタ１５と同様に保護ダイオ
ードとして働く。このため、入力段トランジスタ１３は
サージ入力に対して従来よシも強固とすることができる
。
状態からサージ電圧が印加されると、Ｍｏ８’ ）ラン
ジスタ１７では先ず始めにドレインに高電圧が印加され
、この後、抵抗２２によっである値だけ低下された電圧
がダートに印加されることになる。すなわち、ＭＯＳト
ランジスタ１７ではドレイン電圧が始めにある電圧にさ
れ、この後ダート電圧が印加されるので、このＷＤＳト
ランジスタ１７がデイゾレッション型のものあるいはエ
ンハンスメント型のものであってもｒ−ト、ドレイン間
に大電流が流れる恐れはない。このため、ダート、ドレ
イン間の絶縁破壊は起こシにくくなる。さらに、上記Ｍ
ｏＳトランジスタ１７のドレインに高電圧が印加された
とき、ダートは未だアース電圧にされておシ、ドレイン
、ダート間は、等制約に逆バイアスされたダイオード構
造となるので、このＭｏＳトランジスタ１７も保護回路
１６内のＭｏ８ トランジスタ１５と同様に保護ダイオ
ードとして働く。このため、入力段トランジスタ１３は
サージ入力に対して従来よシも強固とすることができる
。
第３図は上記第２図の実施例回路を実際に集積回路内に
集積した場合のパターン平面図である。なお、基板とし
てＰ型不純物を含むシリコン基板が用いられている。な
お、第３図において、前記第２図と対応する箇所には同
一符号を付している。入カバ、ド１１は基板上に絶縁膜
（図示せず）を介して設けられたアルミニウム層によっ
て構成されておシ、この人カッ９ッド１１はコンタクト
ホール３ノを介して、Ｎ型不純物が拡散されたＮ拡散層
による配線１２の一端に接続されている。この配線１２
の他端はダイレクトコンタクト部３２を介して、前記入
力段トランジスタ１３のダート電極である多結晶シリコ
ン層３３に接続されている。上記配線１２の途中では、
この配線１２と所定間隔を保って隣接するように！型拡
散領域３４が設けられており、このＮ加拡散領域３４と
上記配線１２との間には、前記保護用のＭｏ８ ）ラン
ノスタ１５のダート電極である多結晶シリコン層３５が
設けられている。したがって、この保護用のＭｏ８ ）
ランジスタ１５のソースは上記Ｎ１型拡散領域３４によ
って、ドレインはこの領域３４と隣接する配線１２の一
部でそれぞれ構成されている。また上記Ｎ”！拡散領域
３４上にはアルミニウムによるアース電圧供給用の配線
３６が設けられ、Ｎ１型拡散領域３４はコンタクトホー
ル３７を介して、また上記多結晶シリコン層３５はコン
タクトホール３８を介してそれぞれこの配線３６に接続
されている。
集積した場合のパターン平面図である。なお、基板とし
てＰ型不純物を含むシリコン基板が用いられている。な
お、第３図において、前記第２図と対応する箇所には同
一符号を付している。入カバ、ド１１は基板上に絶縁膜
（図示せず）を介して設けられたアルミニウム層によっ
て構成されておシ、この人カッ９ッド１１はコンタクト
ホール３ノを介して、Ｎ型不純物が拡散されたＮ拡散層
による配線１２の一端に接続されている。この配線１２
の他端はダイレクトコンタクト部３２を介して、前記入
力段トランジスタ１３のダート電極である多結晶シリコ
ン層３３に接続されている。上記配線１２の途中では、
この配線１２と所定間隔を保って隣接するように！型拡
散領域３４が設けられており、このＮ加拡散領域３４と
上記配線１２との間には、前記保護用のＭｏ８ ）ラン
ノスタ１５のダート電極である多結晶シリコン層３５が
設けられている。したがって、この保護用のＭｏ８ ）
ランジスタ１５のソースは上記Ｎ１型拡散領域３４によ
って、ドレインはこの領域３４と隣接する配線１２の一
部でそれぞれ構成されている。また上記Ｎ”！拡散領域
３４上にはアルミニウムによるアース電圧供給用の配線
３６が設けられ、Ｎ１型拡散領域３４はコンタクトホー
ル３７を介して、また上記多結晶シリコン層３５はコン
タクトホール３８を介してそれぞれこの配線３６に接続
されている。
さらに上記拡散層による配線１２の途中では、この配線
１２と所定間隔を保って隣接するようにＮ＋型拡散領域
３９が設けられておシ、この離型拡散領域３９と上記配
線１２との間には、前記負荷用のＭＯＳ トランジスタ
Ｌ１の’ｙ” −上電極であシ、前記入力段トランジス
タ１３のダート電極としてんいられる多結晶シリコン層
３３が延長されている。したがって、負荷用のＭｏ３
）ランジスタ１７のソースは上記Ｎ型拡散領域３９によ
って、ドレインはこの領域３９と隣接する配線１２の一
部でそれぞれ構成されている。
１２と所定間隔を保って隣接するようにＮ＋型拡散領域
３９が設けられておシ、この離型拡散領域３９と上記配
線１２との間には、前記負荷用のＭＯＳ トランジスタ
Ｌ１の’ｙ” −上電極であシ、前記入力段トランジス
タ１３のダート電極としてんいられる多結晶シリコン層
３３が延長されている。したがって、負荷用のＭｏ３
）ランジスタ１７のソースは上記Ｎ型拡散領域３９によ
って、ドレインはこの領域３９と隣接する配線１２の一
部でそれぞれ構成されている。
上記Ｎ”７１拡散領域３９上にはアルミニウムによる電
源電圧ｖｃｃ供給用の配線４０が設けられ、上記Ｎ〜拡
散領域３９はコンタクトホール４１を介してこの配線４
０に接続されている。前記多結晶シリコン層３３をはさ
むようにして基板内には、前記入力段トランジスタ１３
０ソース。
源電圧ｖｃｃ供給用の配線４０が設けられ、上記Ｎ〜拡
散領域３９はコンタクトホール４１を介してこの配線４
０に接続されている。前記多結晶シリコン層３３をはさ
むようにして基板内には、前記入力段トランジスタ１３
０ソース。
ドレインとなる１対のＮ１型拡散領域４２ 、４３が設
けられておシ、このうち一方のＮ型拡散領域４３はコン
タクトホール４４を介して前記アース電圧供給用の配線
３６に接続されている。
けられておシ、このうち一方のＮ型拡散領域４３はコン
タクトホール４４を介して前記アース電圧供給用の配線
３６に接続されている。
ここで前記抵抗１４は、コンタクトホール３１と保護用
ＭＯ８）ランジスタ１５のソース部分との間の配線１２
に存在する拡散抵抗を等価的に表わしたものでｉｂ、抵
抗１９は保護用ＭＯ８）う／ジスタム五のソース部分と
負荷用ＭＯ８）ランジスタ１１のドレイン部分との間の
配線１２に存在する拡散抵抗を等価的に表わしたもので
あシ、さらに抵抗２２は負荷用ＭＯ８）ランジスタＬヱ
のドレイン部分と前記ダイレクトコンタクト部３２との
間の配線１２に存在する拡散抵抗を等価的に表わしたも
のである。また、前記抵抗２４は多結晶シリコン層３３
に存在する抵抗成分を等価的に表わしたものである。
ＭＯ８）ランジスタ１５のソース部分との間の配線１２
に存在する拡散抵抗を等価的に表わしたものでｉｂ、抵
抗１９は保護用ＭＯ８）う／ジスタム五のソース部分と
負荷用ＭＯ８）ランジスタ１１のドレイン部分との間の
配線１２に存在する拡散抵抗を等価的に表わしたもので
あシ、さらに抵抗２２は負荷用ＭＯ８）ランジスタＬヱ
のドレイン部分と前記ダイレクトコンタクト部３２との
間の配線１２に存在する拡散抵抗を等価的に表わしたも
のである。また、前記抵抗２４は多結晶シリコン層３３
に存在する抵抗成分を等価的に表わしたものである。
このように前記第２図回路を実現するには、多結晶シリ
コン層３３と拡散層による配線１２とのコンタクト部分
を、負荷用ＭＯ８）ランジスタ１７のドレイン部分から
みて入力・！ラド１１とは反対側すなわち入力段トラン
ジスタｉｓ側に設けるようなパターン形状とするのみで
よい。
コン層３３と拡散層による配線１２とのコンタクト部分
を、負荷用ＭＯ８）ランジスタ１７のドレイン部分から
みて入力・！ラド１１とは反対側すなわち入力段トラン
ジスタｉｓ側に設けるようなパターン形状とするのみで
よい。
第４図は第２図回路に対応した他のパターン平面図であ
シ、負荷用ＭＯ８）ランジスタＬヱの部分のみを示しで
ある。なお、第３図と対応する箇所には同一符号を用い
る。この例では前記抵抗２２に相当する配線１２０部分
が十分長くなるように延長されておシ、これによって抵
抗２２の値を十分に大きくして入力段トランジスタ１３
の保護効果を高めている。
シ、負荷用ＭＯ８）ランジスタＬヱの部分のみを示しで
ある。なお、第３図と対応する箇所には同一符号を用い
る。この例では前記抵抗２２に相当する配線１２０部分
が十分長くなるように延長されておシ、これによって抵
抗２２の値を十分に大きくして入力段トランジスタ１３
の保護効果を高めている。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることは７いうまでもない。たと
えば、入力パッド１１にサージ電圧が印加された場合に
、負荷用のＭＯＳ ）ランジスタ１２が保護用のＭＯＳ
）ランジスタ１５と同じ働きをするため、保護用のＭ
ＯＳトランジスタ１５を省略してその作用を負荷用のＭ
ＯＳ ）ランジスタ１２で行なわせるようにしてもよい
。
種々の変形が可能であることは７いうまでもない。たと
えば、入力パッド１１にサージ電圧が印加された場合に
、負荷用のＭＯＳ ）ランジスタ１２が保護用のＭＯＳ
）ランジスタ１５と同じ働きをするため、保護用のＭ
ＯＳトランジスタ１５を省略してその作用を負荷用のＭ
ＯＳ ）ランジスタ１２で行なわせるようにしてもよい
。
以上説明したようにこの発明によれば、高電圧のサージ
入力に対して強固な入力回路を提供することができる。
入力に対して強固な入力回路を提供することができる。
第１図は従来の入力回路を示す回路図、第２図はこの発
明の一実施例に係る入力回路の回路図、第３図は第２図
回路のノリーン平面図、第４図は第２図回路の他のノや
ターン平面図である。 １１・・・入力パッド、１２・・・配線、１３・・・入
力段トランジスタ、１６・・・保護回路、１７・・・負
荷のＭＯＳ ）ランジスタ、１９．２２．２４・・・抵
抗。 出願人代理人 弁理士 鈴 江 武 彦第１図 Ｖｃｃ 第２図 ｒＣ 第３図 第４図
明の一実施例に係る入力回路の回路図、第３図は第２図
回路のノリーン平面図、第４図は第２図回路の他のノや
ターン平面図である。 １１・・・入力パッド、１２・・・配線、１３・・・入
力段トランジスタ、１６・・・保護回路、１７・・・負
荷のＭＯＳ ）ランジスタ、１９．２２．２４・・・抵
抗。 出願人代理人 弁理士 鈴 江 武 彦第１図 Ｖｃｃ 第２図 ｒＣ 第３図 第４図
Claims (3)
- （１）信号入力端子と、上記信号入力端子の信号を入力
段トランジスタのダートに伝達する信号伝達手段と、電
流通路の一端が上記信号伝達手段上の任意の箇所に、他
端が電源電圧印加点にそれぞれ接続され、ｒ−）が上記
箇所から入力段トランジスタ側に抵抗成分を介して隔て
られた他の箇所に接続された負荷トランジスタとを具備
したことを特徴とする入力回路。 - （２） 前記抵抗成分が前記信号伝達手段に存在してい
る等価抵抗である特許請求の範囲第１項に記載の入力回
路。 - （３） 前記信号伝達手段が、一方導電型半導体領域内
に形成された他方導電型半導体領域で構成されている特
許請求の範囲第１項に記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227863A JPS60120569A (ja) | 1983-12-02 | 1983-12-02 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227863A JPS60120569A (ja) | 1983-12-02 | 1983-12-02 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60120569A true JPS60120569A (ja) | 1985-06-28 |
Family
ID=16867533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58227863A Pending JPS60120569A (ja) | 1983-12-02 | 1983-12-02 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60120569A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181565A (ja) * | 1988-01-11 | 1989-07-19 | Toshiba Corp | Ｍｏｓ型半導体装置の入力保護回路 |
| US5019883A (en) * | 1987-01-28 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Input protective apparatus of semiconductor device |
| JPH0629154U (ja) * | 1992-09-10 | 1994-04-15 | 横河電機株式会社 | 半導体集積回路 |
-
1983
- 1983-12-02 JP JP58227863A patent/JPS60120569A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019883A (en) * | 1987-01-28 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Input protective apparatus of semiconductor device |
| JPH01181565A (ja) * | 1988-01-11 | 1989-07-19 | Toshiba Corp | Ｍｏｓ型半導体装置の入力保護回路 |
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