JP2870923B2 - 半導体集積回路の保護回路 - Google Patents
半導体集積回路の保護回路Info
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- JP2870923B2 JP2870923B2 JP2264890A JP2264890A JP2870923B2 JP 2870923 B2 JP2870923 B2 JP 2870923B2 JP 2264890 A JP2264890 A JP 2264890A JP 2264890 A JP2264890 A JP 2264890A JP 2870923 B2 JP2870923 B2 JP 2870923B2
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- Japan
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- type semiconductor
- semiconductor layer
- input
- output terminal
- internal circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の保護回路に関し、特に半導
体集積回路の入出力端子と内部回路との間に挿入される
静電保護回路に関する。
体集積回路の入出力端子と内部回路との間に挿入される
静電保護回路に関する。
従来、半導体集積回路の入出力端子（入力端子又は出
力端子の意）に印加される静電電圧に対し内部回路を保
護する方法として、第７図に示すようなダイオードによ
る保護回路が一般的に用いられてきた。
力端子の意）に印加される静電電圧に対し内部回路を保
護する方法として、第７図に示すようなダイオードによ
る保護回路が一般的に用いられてきた。
第７図の従来例では、入出力端子１に正方向の静電電
圧が印加されると、ダイオードD5が導通して入出力接続
線２からの電流の大部分がダイオードD5を通って電源配
線Vccへ貫流する。一方、入出力端子１に負方向の静電
電圧が印加された場合には、ダイオードD6が導通し、接
地配線VssからダイオードD6を通って、入出力接続線２
へ貫流する。これにより、半導体集積回路の内部回路へ
の接続線７に流入，流出する電流は小さく押さえられ、
従って内部回路への過度の電流印加による素子，回路の
破壊が免れる。
圧が印加されると、ダイオードD5が導通して入出力接続
線２からの電流の大部分がダイオードD5を通って電源配
線Vccへ貫流する。一方、入出力端子１に負方向の静電
電圧が印加された場合には、ダイオードD6が導通し、接
地配線VssからダイオードD6を通って、入出力接続線２
へ貫流する。これにより、半導体集積回路の内部回路へ
の接続線７に流入，流出する電流は小さく押さえられ、
従って内部回路への過度の電流印加による素子，回路の
破壊が免れる。
又、D5又はD6のいずれか一方のみによる保護回路も知
られている。
られている。
上述した従来の半導体集積回路の保護回路では、入出
力接続線２と内部回路接続線７が常に直結されているた
め、特に静電電圧の印加の機会が多い、半導体集積回路
が未実装で従って電源配線Vccや接地配線Vssが外部回路
か遮断された状態での保護能力に限界がある欠点があ
る。
力接続線２と内部回路接続線７が常に直結されているた
め、特に静電電圧の印加の機会が多い、半導体集積回路
が未実装で従って電源配線Vccや接地配線Vssが外部回路
か遮断された状態での保護能力に限界がある欠点があ
る。
本発明は、半導体基板表面部のＰ型半導体領域に設け
られ、コの字型平面形状を有する第１のＮ型半導体層
と、半導体基板表面部のＮ型半導体領域に設けられ、コ
の字型平面形状を有する第１のＰ型半導体層と、前記第
１のＮ型半導体層から一定の間隔離間し且つ該第１のＮ
型半導体層のコの字型平面形状に囲まれて形成された第
２のＮ型半導体層と、前記第１のＰ型半導体層から一定
の間隔離間し且つ該第１のＰ型半導体層のコの字型平面
形状に囲まれて形成された第２のＰ型半導体層と、前記
第１のＮ型半導体層と前記第１のＰ型半導体層を共通接
続して入出力端子に接続する入出力端子接続線と、前記
第２のＮ型半導体層と前記第２のＰ型半導体層を共通接
続して内部回路に接続する内部回路接続線と、前記第１
のＮ型半導体層と前記第２のＮ型半導体層間に位置する
平面形状がコの字型の、ＮチャネルMOSトランジスタの
チャネル領域と、前記第１のＰ型半導体層と前記第２の
Ｐ型半導体層間に位置する平面形状がコの字型の、Ｐチ
ャネルMOSトランジスタのチャネル領域と、前記Ｎチャ
ネルMOSトランジスタのチャネル領域上に設けられたゲ
ート電極と電源配線とを接続する手段と、前記Ｐチャネ
ルMOSトランジスタのチャネル領域上に設けられたゲー
ト電極と接地配線とを接続する手段とを有し、前記電源
配線及び前記接地配線に正常電圧が印可したときに保護
回路として用いる両MOSトランジスタがオンして前記入
出力端子と前記内部回路が両MOSトランジスタのオン抵
抗を介して接続するというものである。
られ、コの字型平面形状を有する第１のＮ型半導体層
と、半導体基板表面部のＮ型半導体領域に設けられ、コ
の字型平面形状を有する第１のＰ型半導体層と、前記第
１のＮ型半導体層から一定の間隔離間し且つ該第１のＮ
型半導体層のコの字型平面形状に囲まれて形成された第
２のＮ型半導体層と、前記第１のＰ型半導体層から一定
の間隔離間し且つ該第１のＰ型半導体層のコの字型平面
形状に囲まれて形成された第２のＰ型半導体層と、前記
第１のＮ型半導体層と前記第１のＰ型半導体層を共通接
続して入出力端子に接続する入出力端子接続線と、前記
第２のＮ型半導体層と前記第２のＰ型半導体層を共通接
続して内部回路に接続する内部回路接続線と、前記第１
のＮ型半導体層と前記第２のＮ型半導体層間に位置する
平面形状がコの字型の、ＮチャネルMOSトランジスタの
チャネル領域と、前記第１のＰ型半導体層と前記第２の
Ｐ型半導体層間に位置する平面形状がコの字型の、Ｐチ
ャネルMOSトランジスタのチャネル領域と、前記Ｎチャ
ネルMOSトランジスタのチャネル領域上に設けられたゲ
ート電極と電源配線とを接続する手段と、前記Ｐチャネ
ルMOSトランジスタのチャネル領域上に設けられたゲー
ト電極と接地配線とを接続する手段とを有し、前記電源
配線及び前記接地配線に正常電圧が印可したときに保護
回路として用いる両MOSトランジスタがオンして前記入
出力端子と前記内部回路が両MOSトランジスタのオン抵
抗を介して接続するというものである。
次に本発明について図面を参照して説明する。
第１図は本発明に関連する技術を示す平面模式図であ
る。
る。
入出力端子１は、入出力端子接続線２を通り、スルー
ホール４を介して、拡散層３に接続されている。一方、
内部回路接続線７はスルーホール６を介して他の拡散層
５に接続され、両拡散層の中間に絶縁された電極８が通
り、電極８はスルーホール10により電源線９に接続され
る。
ホール４を介して、拡散層３に接続されている。一方、
内部回路接続線７はスルーホール６を介して他の拡散層
５に接続され、両拡散層の中間に絶縁された電極８が通
り、電極８はスルーホール10により電源線９に接続され
る。
ここで、電極８に垂直な方向での断面構造を見ると第
２図に示すようになっており、この図から明らかなよう
に拡散層３をソース又はドレインとし、拡散層５をドレ
イン又はソース、電極８をゲートとするMOSトランジス
タ構造となっている。従って、拡散層3,5がＮ型半導体
層、周囲のウェルがＰ型半導体領域であれば、入出力端
子１にソース又はドレイン、内部回路接続線７にドレイ
ン又はソース、電源線９を電源配線Vccとしてこれにゲ
ートを接続したＮチャネルMOSトランジスタを構成して
いることになる。
２図に示すようになっており、この図から明らかなよう
に拡散層３をソース又はドレインとし、拡散層５をドレ
イン又はソース、電極８をゲートとするMOSトランジス
タ構造となっている。従って、拡散層3,5がＮ型半導体
層、周囲のウェルがＰ型半導体領域であれば、入出力端
子１にソース又はドレイン、内部回路接続線７にドレイ
ン又はソース、電源線９を電源配線Vccとしてこれにゲ
ートを接続したＮチャネルMOSトランジスタを構成して
いることになる。
この時、電源配線Vccが半導体集積回路の外部電源と
遮断状態であれば当該部分の電位はフローティングとな
り、拡散層3,5間にはチャネルは形成されず、従って第
３図（ａ）に示す等価回路で、ＮチャネルMOSトランジ
スタのソース，ドレイン間抵抗Ｒ（MOS）が無限大とな
り、従って、拡散層３によるダイオードD1が入出力端子
１に接続され、一方内部回路接続線７は拡散層５による
ダイオードD2に接続され、両ダイオード間は開放状態と
なっている。この時外部より負方向の静電電圧が印加さ
れても、これによる電流はダイオードD1を通り、入出力
端子接続線２に貫流するのみで、内部回路への電流流入
又は流出は全くない。従ってこの状態では内部回路は完
全に静電電圧から保護される。
遮断状態であれば当該部分の電位はフローティングとな
り、拡散層3,5間にはチャネルは形成されず、従って第
３図（ａ）に示す等価回路で、ＮチャネルMOSトランジ
スタのソース，ドレイン間抵抗Ｒ（MOS）が無限大とな
り、従って、拡散層３によるダイオードD1が入出力端子
１に接続され、一方内部回路接続線７は拡散層５による
ダイオードD2に接続され、両ダイオード間は開放状態と
なっている。この時外部より負方向の静電電圧が印加さ
れても、これによる電流はダイオードD1を通り、入出力
端子接続線２に貫流するのみで、内部回路への電流流入
又は流出は全くない。従ってこの状態では内部回路は完
全に静電電圧から保護される。
次に、半導体集積回路が実装され、電源配線Vccに正
常な正電位が加った状態では、ゲート電極８の直下に拡
散層3,5を継なぐチャネルが形成され、入出力端子接続
線２と、内部回路接続線７とはMOSトランジスタのオン
抵抗で直結される（第３図（ａ）に示す等価回路でソー
ス，ドレイン間抵抗Ｒ（MOS）が数〜数十Ωになった状
態）。
常な正電位が加った状態では、ゲート電極８の直下に拡
散層3,5を継なぐチャネルが形成され、入出力端子接続
線２と、内部回路接続線７とはMOSトランジスタのオン
抵抗で直結される（第３図（ａ）に示す等価回路でソー
ス，ドレイン間抵抗Ｒ（MOS）が数〜数十Ωになった状
態）。
拡散層3,5がＰ型半導体層、周囲のウェルがＮ型半導
体領域であれば、入出力端子１にソース，内部回路接続
線７にドレイン，電源線９を接地配線Vssとしてこれに
ゲートを接続したＰチャネルMOSトランジスタを構成
し、前述したのと逆の動作にて、接地配線が遮断状態で
は抵抗Ｒ（MOS）が無限大となり、内部回路を静電電圧
印加より完全に保護する一方、実装状態でゲート電位が
０に確定すると入出力端子１と、内部回路接続線７とを
オン抵抗で直結し、正常な動作を行なわせしめることは
明らかである。第３図（ｂ）にこのときの等価回路を示
す。
体領域であれば、入出力端子１にソース，内部回路接続
線７にドレイン，電源線９を接地配線Vssとしてこれに
ゲートを接続したＰチャネルMOSトランジスタを構成
し、前述したのと逆の動作にて、接地配線が遮断状態で
は抵抗Ｒ（MOS）が無限大となり、内部回路を静電電圧
印加より完全に保護する一方、実装状態でゲート電位が
０に確定すると入出力端子１と、内部回路接続線７とを
オン抵抗で直結し、正常な動作を行なわせしめることは
明らかである。第３図（ｂ）にこのときの等価回路を示
す。
第４図は本発明の実施例を示す平面模式図である。こ
の実施例は等価ＰチャネルMOSトランジスタと、等価Ｎ
チャネルMOSトランジスタとを同時に形成し、両トラン
ジスタのソース領域3,3′を相互に接続する一方、内部
回路接続線７は上述の両トランジスタのドレイン領域5,
5′に各々接続したものである。勿論、図の左の部分と
右の部分は導電型の異なるウェル（図示しない）にそれ
ぞれ形成されているものとする。このような構成による
保護回路の等価回路は第５図及び第６図のようになる。
の実施例は等価ＰチャネルMOSトランジスタと、等価Ｎ
チャネルMOSトランジスタとを同時に形成し、両トラン
ジスタのソース領域3,3′を相互に接続する一方、内部
回路接続線７は上述の両トランジスタのドレイン領域5,
5′に各々接続したものである。勿論、図の左の部分と
右の部分は導電型の異なるウェル（図示しない）にそれ
ぞれ形成されているものとする。このような構成による
保護回路の等価回路は第５図及び第６図のようになる。
この場合、電源配線Vcc，接地配線Vssが何れも遮断状
態では、ＮチャネルMOSトランジスタN,PチャネルMOSト
ランジスタＰの両方ともオフであり、従って入出力端子
１と内部回路接続線７との間の抵抗Ｒ（MOS）は無限大
となり、入出力端子１はダイオードD1，ダイオードD
3（第６図参照）が接続されるのみで、内部回路を入出
力端子１より印加される静電電圧から完全に分離し保護
する。
態では、ＮチャネルMOSトランジスタN,PチャネルMOSト
ランジスタＰの両方ともオフであり、従って入出力端子
１と内部回路接続線７との間の抵抗Ｒ（MOS）は無限大
となり、入出力端子１はダイオードD1，ダイオードD
3（第６図参照）が接続されるのみで、内部回路を入出
力端子１より印加される静電電圧から完全に分離し保護
する。
一方、電源配線Vccと、接地配線Vssに正常電圧が印加
された場合は、両MOSトランジスタN,P共オンし、内部回
路と、入出力端子１とを低いオン抵抗にて直結する。
された場合は、両MOSトランジスタN,P共オンし、内部回
路と、入出力端子１とを低いオン抵抗にて直結する。
尚、実施例に於いては、Ｎチャネル,Pチャネルの各MO
Sトランジスタが並列接続されているため、入出力端子
１の電位の高低により、何れかのMOSトランジスタのゲ
ート，ソース間電圧が減少しても他方のトランジスタの
ゲート，ソース間電圧が増加することにより、合成のオ
ン抵抗は常に低く保たれる利点がある。
Sトランジスタが並列接続されているため、入出力端子
１の電位の高低により、何れかのMOSトランジスタのゲ
ート，ソース間電圧が減少しても他方のトランジスタの
ゲート，ソース間電圧が増加することにより、合成のオ
ン抵抗は常に低く保たれる利点がある。
以上説明したように、本発明による静電保護回路は、
静電電圧印加の機会の最も多い未実装又は電源未印加時
には入出力端子と内部回路とを完全に分離し、静電電圧
による内部回路の破壊をほぼ完全に防止することができ
る一方、電源が正常に印加された状態では自動的に入出
力端子と内部回路間を低抵抗で接続し、通常動作を妨げ
ないようにできる効果がある。本発明は特に近年の高精
度化された半導体集積回路に有効で、未実装時の扱い易
さを大幅に向上させる。
静電電圧印加の機会の最も多い未実装又は電源未印加時
には入出力端子と内部回路とを完全に分離し、静電電圧
による内部回路の破壊をほぼ完全に防止することができ
る一方、電源が正常に印加された状態では自動的に入出
力端子と内部回路間を低抵抗で接続し、通常動作を妨げ
ないようにできる効果がある。本発明は特に近年の高精
度化された半導体集積回路に有効で、未実装時の扱い易
さを大幅に向上させる。
第１図は本発明に関連する技術を示す平面模式図、第２
図は第１図の半導体チップの断面模式図、第３図は第１
図の等価回路図であり、第３図（ａ）は拡散層3,5がＮ
型半導体の場合、第３図（ｂ）はＰ型半導体の場合を各
々示す。第４図，第５図及び第６図は本発明の実施例を
各々示す平面模式図、回路図及び等価回路図である。第
７図は従来の静電保護回路を示す回路図である。 １…入出力端子、２…入出力端子接続線、3,3′,5,5′
…拡散層、4,4′,6,6′,10,10′…スルーホール、７…
内部回路接続線、8,8′…ゲート電極、9,9′…電源又は
接地線、11…ウェル、D1，D2，D3，D4，D5，D6…ダイオ
ード、Ｒ（MOS）…MOSトランジスタのソース，ドレイン
間抵抗、Vcc…電源配線、Vss…接地線、Ｎ…Ｎチャネル
MOSトランジスタ、Ｐ…ＰチャネルMOSトランジスタ。
図は第１図の半導体チップの断面模式図、第３図は第１
図の等価回路図であり、第３図（ａ）は拡散層3,5がＮ
型半導体の場合、第３図（ｂ）はＰ型半導体の場合を各
々示す。第４図，第５図及び第６図は本発明の実施例を
各々示す平面模式図、回路図及び等価回路図である。第
７図は従来の静電保護回路を示す回路図である。 １…入出力端子、２…入出力端子接続線、3,3′,5,5′
…拡散層、4,4′,6,6′,10,10′…スルーホール、７…
内部回路接続線、8,8′…ゲート電極、9,9′…電源又は
接地線、11…ウェル、D1，D2，D3，D4，D5，D6…ダイオ
ード、Ｒ（MOS）…MOSトランジスタのソース，ドレイン
間抵抗、Vcc…電源配線、Vss…接地線、Ｎ…Ｎチャネル
MOSトランジスタ、Ｐ…ＰチャネルMOSトランジスタ。
Claims (1)
- 【請求項１】半導体基板表面部のＰ型半導体領域に設け
られ、コの字型平面形状を有する第１のＮ型半導体層
と、半導体基板表面部のＮ型半導体領域に設けられ、コ
の字型平面形状を有する第１のＰ型半導体層と、前記第
１のＮ型半導体層から一定の間隔離間し且つ該第１のＮ
型半導体層のコの字型平面形状に囲まれて形成された第
２のＮ型半導体層と、前記第１のＰ型半導体層から一定
の間隔離間し且つ該第１のＰ型半導体層のコの字型平面
形状に囲まれて形成された第２のＰ型半導体層と、前記
第１のＮ型半導体層と前記第１のＰ型半導体層を共通接
続して入出力端子に接続する入出力端子接続線と、前記
第２のＮ型半導体層と前記第２のＰ型半導体層を共通接
続して内部回路に接続する内部回路接続線と、前記第１
のＮ型半導体層と前記第２のＮ型半導体層間に位置する
平面形状がコの字型の、ＮチャネルMOSトランジスタの
チャネル領域と、前記第１のＰ型半導体層と前記第２の
Ｐ型半導体層間に位置する平面形状がコの字型の、Ｐチ
ャネルMOSトランジスタのチャネル領域と、前記Ｎチャ
ネルMOSトランジスタのチャネル領域上に設けられたゲ
ート電極と電源配線とを接続する手段と、前記Ｐチャネ
ルMOSトランジスタのチャネル領域上に設けられたゲー
ト電極と接地配線とを接続する手段とを有し、前記電源
配線及び前記接地配線に正常電圧が印可したときに保護
回路として用いる両MOSトランジスタがオンして前記入
出力端子と前記内部回路が両MOSトランジスタのオン抵
抗を介して接続することを特徴とする半導体集積回路の
保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264890A JP2870923B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体集積回路の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264890A JP2870923B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体集積回路の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03227067A JPH03227067A (ja) | 1991-10-08 |
| JP2870923B2 true JP2870923B2 (ja) | 1999-03-17 |
Family
ID=12088670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264890A Expired - Lifetime JP2870923B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体集積回路の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870923B2 (ja) |
-
1990
- 1990-01-31 JP JP2264890A patent/JP2870923B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03227067A (ja) | 1991-10-08 |
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