JPS6233752B2 - - Google Patents
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- Publication number
- JPS6233752B2 JPS6233752B2 JP56031751A JP3175181A JPS6233752B2 JP S6233752 B2 JPS6233752 B2 JP S6233752B2 JP 56031751 A JP56031751 A JP 56031751A JP 3175181 A JP3175181 A JP 3175181A JP S6233752 B2 JPS6233752 B2 JP S6233752B2
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- JP
- Japan
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- resistor
- input terminal
- potential power
- power supply
- voltage
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- Expired
Links
- 238000002955 isolation Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、MIS集積回路の入力部に設けられ
MISトランジスタのゲート電極保護などを行なう
保護装置に関する。
MISトランジスタのゲート電極保護などを行なう
保護装置に関する。
MIS（以後MOSと称す）集積回路では入力端
に正電荷が蓄積するとMOSトランジスタのゲー
ト電極が絶縁破壊されたりするので保護装置（保
護デバイス、等という）を設ける。第１図はその
代表的な例で、集積回路の入力端子ピンINと、
集積回路入力段のCMOSインバータ１０との間に
抵抗１２、を直列に接続し、該抵抗のインバータ
１０側と高電位電源Vccとの間にダイオード１４
を、また該インバータ１０側と低電位電源Vssと
の間にダイオード１６を接続してなる。電圧印加
状態で入力端INの電位が正極性で電源電圧Vccよ
り大であるとIN，１２，１４，Vccの経路で電流
が流れ、インバータ１０を構成するｐチヤンネル
トランジスタ１０ａおよびｎチヤンネルトランジ
スタ１０ｂのゲートにかゝる電圧をダイオード１
４により制限する。また入力端INの電位が負極
性になると１６，２１，INの経路で電流が流
れ、トランジスタ１０ａ，１０ｂのゲートに加わ
る電圧をダイオード１６により制限する。抵抗１
２は上記回路に流れる電流を制限し、上記経路の
配線およびダイオードの焼損事故などを防止す
る。
に正電荷が蓄積するとMOSトランジスタのゲー
ト電極が絶縁破壊されたりするので保護装置（保
護デバイス、等という）を設ける。第１図はその
代表的な例で、集積回路の入力端子ピンINと、
集積回路入力段のCMOSインバータ１０との間に
抵抗１２、を直列に接続し、該抵抗のインバータ
１０側と高電位電源Vccとの間にダイオード１４
を、また該インバータ１０側と低電位電源Vssと
の間にダイオード１６を接続してなる。電圧印加
状態で入力端INの電位が正極性で電源電圧Vccよ
り大であるとIN，１２，１４，Vccの経路で電流
が流れ、インバータ１０を構成するｐチヤンネル
トランジスタ１０ａおよびｎチヤンネルトランジ
スタ１０ｂのゲートにかゝる電圧をダイオード１
４により制限する。また入力端INの電位が負極
性になると１６，２１，INの経路で電流が流
れ、トランジスタ１０ａ，１０ｂのゲートに加わ
る電圧をダイオード１６により制限する。抵抗１
２は上記回路に流れる電流を制限し、上記経路の
配線およびダイオードの焼損事故などを防止す
る。
抵抗１２は拡散抵抗で構成するのが普通であ
る。第３図は第１図の具体例で、２０はN-型半
導体基板で、この基板にMOS集積回路が形成さ
れる。２２，２４は該基板に形成されたＰ型−型
ウエル、２６はウエル２２に形成されたN+型領
域で、これが前記の抵抗１２になる。ウエル２２
はN+型領域２６のアイソレーシヨン用である。
なおCMOSではｎチヤンネル素子にP-型ウエル
が必要であるから、ウエル２２はそれらと一緒に
作られる。l1，l2はこれを入力端子INおよび
CMOSインバータ１０に接続する配線である。ウ
エル２２は、該ウエルに形成したコンタクト用の
P+型領域を介して低電位電源例えばグランドVss
へ接続しておく。P-型ウエル２４および基板２
０に設けたN+型領域３０，３２，３４、P+型領
域３６，３８，４０はダイオード１４，１６を構
成し、配線l2と電源Vcc，Vssとの間に接続され
る。
る。第３図は第１図の具体例で、２０はN-型半
導体基板で、この基板にMOS集積回路が形成さ
れる。２２，２４は該基板に形成されたＰ型−型
ウエル、２６はウエル２２に形成されたN+型領
域で、これが前記の抵抗１２になる。ウエル２２
はN+型領域２６のアイソレーシヨン用である。
なおCMOSではｎチヤンネル素子にP-型ウエル
が必要であるから、ウエル２２はそれらと一緒に
作られる。l1，l2はこれを入力端子INおよび
CMOSインバータ１０に接続する配線である。ウ
エル２２は、該ウエルに形成したコンタクト用の
P+型領域を介して低電位電源例えばグランドVss
へ接続しておく。P-型ウエル２４および基板２
０に設けたN+型領域３０，３２，３４、P+型領
域３６，３８，４０はダイオード１４，１６を構
成し、配線l2と電源Vcc，Vssとの間に接続され
る。
このような保護デバイスであるとN+型領域２
６とP-型ウエル２２とはPN接合ダイオードを形
成するから入力端INに負電圧が加わるとVss，
P+，２２，２６，INの経路で電流が流れ、これ
は特にN+型領域２６の入力端IN側を通る電流
は、それを制限する抵抗がないから、大きな電流
になり、焼損、PN接合破壊などの悪影響を与え
る。抵抗１２をP+型領域で作ることもできる
が、この場合も同様で該領域はN-型ウエル（こ
の場合は、Ｐ，Ｎが全て逆になる）とPN接合ダ
イオードを作り、入力端に正電圧が加わるとき順
バイアスされて大きな電流を流す。
６とP-型ウエル２２とはPN接合ダイオードを形
成するから入力端INに負電圧が加わるとVss，
P+，２２，２６，INの経路で電流が流れ、これ
は特にN+型領域２６の入力端IN側を通る電流
は、それを制限する抵抗がないから、大きな電流
になり、焼損、PN接合破壊などの悪影響を与え
る。抵抗１２をP+型領域で作ることもできる
が、この場合も同様で該領域はN-型ウエル（こ
の場合は、Ｐ，Ｎが全て逆になる）とPN接合ダ
イオードを作り、入力端に正電圧が加わるとき順
バイアスされて大きな電流を流す。
本発明はかゝる問題に対処しようとするもの
で、MIS集積回路の入力端子に一端を接続し他端
は該回路のMIS素子の入力端に接続される拡散抵
抗と、該拡散抵抗の他端と高電位電源との間およ
び該他端と低電位電源との間にそれぞれ接続され
たダイオードを備える保護装置において、該拡散
抵抗のアイソレーシヨン領域と電源との間に抵抗
を挿入したことを特徴とするものである。第２図
にその実施例の回路図を、第３図にその具体例を
示す。
で、MIS集積回路の入力端子に一端を接続し他端
は該回路のMIS素子の入力端に接続される拡散抵
抗と、該拡散抵抗の他端と高電位電源との間およ
び該他端と低電位電源との間にそれぞれ接続され
たダイオードを備える保護装置において、該拡散
抵抗のアイソレーシヨン領域と電源との間に抵抗
を挿入したことを特徴とするものである。第２図
にその実施例の回路図を、第３図にその具体例を
示す。
第２図および第３図に示すように本発明では抵
抗１２はやはり拡散抵抗で構成するが、その拡散
抵抗つまりN+型領域２６を電源Vssへ直接接続す
るのではなく抵抗４５を介して接続する。このよ
うにすれば経路Vss，P+，２２，２６，INの経路
の電流は抵抗４５により制限され、悪影響を与え
ることはない。
抗１２はやはり拡散抵抗で構成するが、その拡散
抵抗つまりN+型領域２６を電源Vssへ直接接続す
るのではなく抵抗４５を介して接続する。このよ
うにすれば経路Vss，P+，２２，２６，INの経路
の電流は抵抗４５により制限され、悪影響を与え
ることはない。
抵抗４５は基板表面の絶縁層上に被着した金属
抵抗被膜または多結晶シリコン膜などで構成する
とよい。抵抗４５は、これがあると負極性雑音電
圧による電流が流れるとき電圧降下が生じ、この
ためダイオード１６、抵抗１２の経路が有効にな
つてこの経路も該電流を流すから、高抵抗、小電
流容量のものでよい。抵抗１２を抵抗４５のよう
に多結晶シリコン膜などで形成すると、これは電
流容量が小さいので大型にする必要があるなど、
集積度の点で問題がある。また抵抗４５としては
多結晶シリコン膜などは使用せず、P-型ウエル
２２を細長く形成してその一端にN+型領域２６
を、他端に低電位電源Vssとのコンタクト用のP+
型領域を形成すれば、ウエル２２のシート抵抗を
利用することができる。
抵抗被膜または多結晶シリコン膜などで構成する
とよい。抵抗４５は、これがあると負極性雑音電
圧による電流が流れるとき電圧降下が生じ、この
ためダイオード１６、抵抗１２の経路が有効にな
つてこの経路も該電流を流すから、高抵抗、小電
流容量のものでよい。抵抗１２を抵抗４５のよう
に多結晶シリコン膜などで形成すると、これは電
流容量が小さいので大型にする必要があるなど、
集積度の点で問題がある。また抵抗４５としては
多結晶シリコン膜などは使用せず、P-型ウエル
２２を細長く形成してその一端にN+型領域２６
を、他端に低電位電源Vssとのコンタクト用のP+
型領域を形成すれば、ウエル２２のシート抵抗を
利用することができる。
第４図は抵抗１２部分の電流Ｉ電圧Ｖ特性を示
す。曲線Ａは従来の抵抗１２部分、曲線Ｂは本発
明の抵抗１２部分の特性を示す。曲線Ａの従来の
場合は入力端INに負電圧が加わると大きな電流
が流れるが、本発明ではこれが抵抗４５により制
限され、点線の如くなだらかになる。
す。曲線Ａは従来の抵抗１２部分、曲線Ｂは本発
明の抵抗１２部分の特性を示す。曲線Ａの従来の
場合は入力端INに負電圧が加わると大きな電流
が流れるが、本発明ではこれが抵抗４５により制
限され、点線の如くなだらかになる。
以上説明したように本発明によれば保護デバイ
スの拡散抵抗のアイソレーシヨン領域を、抵抗を
介して低電位電源へ接続するという簡単な手段に
より、入力端に過大雑音電圧が加わつたときの保
護デバイスへの悪影響を回避することができ、甚
だ有効である。
スの拡散抵抗のアイソレーシヨン領域を、抵抗を
介して低電位電源へ接続するという簡単な手段に
より、入力端に過大雑音電圧が加わつたときの保
護デバイスへの悪影響を回避することができ、甚
だ有効である。
第１図は従来の保護デバイスの代表例を示す回
路図、第２図は本発明の実施例を示す回路図、第
３図は保護デバイスの具体例を示す概略断面図、
第４図は拡散抵抗部分の電流電圧特性を示す特性
曲線図である。 図面で、INは入力端子、１０はMOS素子、１
２は拡散抵抗、Vcc，Vssは高、低電位電源、１
４，１６はダイオード、２２はアイソレーシヨン
領域、４５は抵抗である。
路図、第２図は本発明の実施例を示す回路図、第
３図は保護デバイスの具体例を示す概略断面図、
第４図は拡散抵抗部分の電流電圧特性を示す特性
曲線図である。 図面で、INは入力端子、１０はMOS素子、１
２は拡散抵抗、Vcc，Vssは高、低電位電源、１
４，１６はダイオード、２２はアイソレーシヨン
領域、４５は抵抗である。
Claims (1)
- １ MIS集積回路の入力端子に一端を接続し他端
は該回路のMIS素子の入力端に接続される拡散抵
抗と、該拡散抵抗の他端と高電位電源との間およ
び該他端と低電位電源との間にそれぞれ接続され
たダイオードを備える保護装置において、該拡散
抵抗のアイソレーシヨン領域と電源との間に抵抗
を挿入したことを特徴とするMIS集積回路の保護
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56031751A JPS57147278A (en) | 1981-03-05 | 1981-03-05 | Protecting device for mis integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56031751A JPS57147278A (en) | 1981-03-05 | 1981-03-05 | Protecting device for mis integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57147278A JPS57147278A (en) | 1982-09-11 |
| JPS6233752B2 true JPS6233752B2 (ja) | 1987-07-22 |
Family
ID=12339719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56031751A Granted JPS57147278A (en) | 1981-03-05 | 1981-03-05 | Protecting device for mis integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57147278A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6440025A (en) * | 1987-08-07 | 1989-02-10 | Earth Chemical Co | Dust bag for electric cleaner |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795565B2 (ja) * | 1986-09-05 | 1995-10-11 | 日本電気株式会社 | 相補型ｍｉｓ集積回路の静電気保護装置 |
| CA1314946C (en) * | 1989-02-01 | 1993-03-23 | Colin Harris | Protection of analog reference and bias voltage inputs |
| JP2509485Y2 (ja) * | 1989-07-11 | 1996-09-04 | 三洋電機株式会社 | 半導体集積回路 |
| JPH0358474A (ja) * | 1989-07-26 | 1991-03-13 | Nissan Motor Co Ltd | 半導体装置の入力保護装置 |
-
1981
- 1981-03-05 JP JP56031751A patent/JPS57147278A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6440025A (en) * | 1987-08-07 | 1989-02-10 | Earth Chemical Co | Dust bag for electric cleaner |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57147278A (en) | 1982-09-11 |
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