JP2954242B2 - 集積回路装置 - Google Patents
集積回路装置Info
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- JP2954242B2 JP2954242B2 JP1241983A JP24198389A JP2954242B2 JP 2954242 B2 JP2954242 B2 JP 2954242B2 JP 1241983 A JP1241983 A JP 1241983A JP 24198389 A JP24198389 A JP 24198389A JP 2954242 B2 JP2954242 B2 JP 2954242B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路装置、特にアナログ回路とデイジ
タル回路を共有させるLSIの電源電圧の供給法に関す
る。
タル回路を共有させるLSIの電源電圧の供給法に関す
る。
アナログ回路とデイジタル回路を共存させるLSIで
は、相互の交渉による問題を発生する。例えば、第２図
（ａ）に示す様に、両者に電源VDD,GNDを接続してボン
デイングパツドまで配線すると、デイジタル回路に流れ
る過渡電流が、上記配線の抵抗を流れ、電源の変動を発
生し、アナログ回路の特性が劣化する。第２図（ａ）の
RVDDやRGNDの様に分離されておらず、複数の回路ブロツ
クで共通となるインピーダンスまたは、共通インビーダ
ンスと呼ばれる。
は、相互の交渉による問題を発生する。例えば、第２図
（ａ）に示す様に、両者に電源VDD,GNDを接続してボン
デイングパツドまで配線すると、デイジタル回路に流れ
る過渡電流が、上記配線の抵抗を流れ、電源の変動を発
生し、アナログ回路の特性が劣化する。第２図（ａ）の
RVDDやRGNDの様に分離されておらず、複数の回路ブロツ
クで共通となるインピーダンスまたは、共通インビーダ
ンスと呼ばれる。
上述の様な干渉による雑音を低減させるために従来、
第２図（ｂ）の様な配線が用いられる。この場合は、ア
ナログ回路とデイジタル回路の電源配線には共通インピ
ーダンスがなくなる。しかし、ボンデイングワイヤによ
るインダクタンスは共通インピーダンスとなつているの
で、それによる干渉は低減されない。
第２図（ｂ）の様な配線が用いられる。この場合は、ア
ナログ回路とデイジタル回路の電源配線には共通インピ
ーダンスがなくなる。しかし、ボンデイングワイヤによ
るインダクタンスは共通インピーダンスとなつているの
で、それによる干渉は低減されない。
ボンデイングワイヤによる共通インピーダンスを無く
するためには、アナログ回路とデイジタル回路の各々に
別の電源パツドとボンデイングワイヤを用いればよい。
第２図（ｃ）にその例を示してある。同図では、アナロ
グ回路には増幅器を、デイジタル回路にはインバータを
例示してある。この例は、ｎ型半導体基板を想定してい
る。そのため、アナログ回路の電源AVDDとデイジタル回
路の電源DVDDを分離しても、基板を介して、両者は結合
しており、デイジタル回路の電源変動がアナログ回路に
電源変動の原因となる。
するためには、アナログ回路とデイジタル回路の各々に
別の電源パツドとボンデイングワイヤを用いればよい。
第２図（ｃ）にその例を示してある。同図では、アナロ
グ回路には増幅器を、デイジタル回路にはインバータを
例示してある。この例は、ｎ型半導体基板を想定してい
る。そのため、アナログ回路の電源AVDDとデイジタル回
路の電源DVDDを分離しても、基板を介して、両者は結合
しており、デイジタル回路の電源変動がアナログ回路に
電源変動の原因となる。
上記従来技術は、アナログ回路の電源とデイジタル回
路の電源が、電源線又は、ボンデイングワイヤまたは、
基板を介して結合しており、両回路の干渉が避けられな
い。
路の電源が、電源線又は、ボンデイングワイヤまたは、
基板を介して結合しており、両回路の干渉が避けられな
い。
本発明はアナログ回路の電源とデイジタル回路の電源
が基板を介して結合するのを回避して両回路の干渉を防
止し、さらにラツチアツプを防止することにある。
が基板を介して結合するのを回避して両回路の干渉を防
止し、さらにラツチアツプを防止することにある。
上記目的を達成するために本発明においてはデイジタ
ル回路の電源と、基板電位固定用の電源を分離し、基板
電位を回路の電源より高くなる様にしたものである。
ル回路の電源と、基板電位固定用の電源を分離し、基板
電位を回路の電源より高くなる様にしたものである。
基板電位を直流的に回路の電源より高くするために、
基板電位固定用の電源を回路の電源より高くする。
基板電位固定用の電源を回路の電源より高くする。
電源投入時の過度状態に基板電位を回路の電源より高
くするために、基板電位固定用の端子に回路の電源端子
より小さな容量を接続する、基板電位固定用の端子を複
数個設ける。基板電位固定用のボンデイングワイヤを複
数にする、基板電位固定用の端子をパツケージの一辺の
中央付近に設け、回路の電源端子をパツケージの一辺の
中央周辺に設ける。
くするために、基板電位固定用の端子に回路の電源端子
より小さな容量を接続する、基板電位固定用の端子を複
数個設ける。基板電位固定用のボンデイングワイヤを複
数にする、基板電位固定用の端子をパツケージの一辺の
中央付近に設け、回路の電源端子をパツケージの一辺の
中央周辺に設ける。
あるいは、基板電位が回路の電源より少なくともpn接
合の順方向電圧（約0.7V）より低くならない様にするた
めに、基板と回路の電源の間にシヨツトキダイオードを
接続する。
合の順方向電圧（約0.7V）より低くならない様にするた
めに、基板と回路の電源の間にシヨツトキダイオードを
接続する。
本発明で開示される発明のうち代表的な実施形態は、 ＰチャネルMOSFETとＮチャネルMOSFETとからなるCMOS
回路から構成されたアナログ回路と、 ＰチャネルMOSFETとＮチャネルMOSFETとからなるCMOS
回路から構成されたデジタル回路とを具備してなる集積
回路装置であって、 アナログ電源電圧（AVDD）とデジタル電源電圧（DVDD）
とがそれぞれ上記アナログ回路の上記CMOS回路の上記Ｐ
チャネルMOSFETのソースと上記デジタル回路の上記CMOS
回路の上記ＰチャネルMOSFETのソースに別々に供給さ
れ、 上記アナログ回路の上記CMOS回路の上記ＰチャネルMO
SFETのＮ型基板と上記デジタル回路の上記CMOS回路の上
記ＰチャネルMOSFETのＮ型基板とに基板電位（SVDD）を
供給し、 上記アナログ回路と上記デジタル回路とへの上記基板
電位（SVDD）の供給に付加する容量（CS）を上記アナロ
グ回路もしくは上記デジタル回路への上記アナログ電源
電圧（AVDD）もしくは上記デジタル電源電圧（DVDD）の
供給に付加する容量（CA、CD）より小さく設定せしめる
ことにより電源投入時に上記アナログ回路と上記デジタ
ル回路との上記基板電位を記アナログ回路もしくは上記
デジタル回路への上記アナログ電源電圧もしくは上記デ
ジタル電源電圧より速く上昇せしめ、該電源投入時のラ
ッチアップを防止したことを特徴とする（第１図参
照）。
回路から構成されたアナログ回路と、 ＰチャネルMOSFETとＮチャネルMOSFETとからなるCMOS
回路から構成されたデジタル回路とを具備してなる集積
回路装置であって、 アナログ電源電圧（AVDD）とデジタル電源電圧（DVDD）
とがそれぞれ上記アナログ回路の上記CMOS回路の上記Ｐ
チャネルMOSFETのソースと上記デジタル回路の上記CMOS
回路の上記ＰチャネルMOSFETのソースに別々に供給さ
れ、 上記アナログ回路の上記CMOS回路の上記ＰチャネルMO
SFETのＮ型基板と上記デジタル回路の上記CMOS回路の上
記ＰチャネルMOSFETのＮ型基板とに基板電位（SVDD）を
供給し、 上記アナログ回路と上記デジタル回路とへの上記基板
電位（SVDD）の供給に付加する容量（CS）を上記アナロ
グ回路もしくは上記デジタル回路への上記アナログ電源
電圧（AVDD）もしくは上記デジタル電源電圧（DVDD）の
供給に付加する容量（CA、CD）より小さく設定せしめる
ことにより電源投入時に上記アナログ回路と上記デジタ
ル回路との上記基板電位を記アナログ回路もしくは上記
デジタル回路への上記アナログ電源電圧もしくは上記デ
ジタル電源電圧より速く上昇せしめ、該電源投入時のラ
ッチアップを防止したことを特徴とする（第１図参
照）。
本発明のより具体的な実施形態は、 上記アナログ回路と上記デジタル回路とへの上記基板
電位（SVDD）の供給に付加する容量（CS）を上記アナロ
グ回路への上記アナログ電源電圧（AVDD）の供給に付加
する容量（CA）と上記デジタル回路への上記デジタル電
源電圧（DVDD）の供給に付加する容量（CD）とのいずれ
より小さく制定したことを特徴とする（第１図参照）。
電位（SVDD）の供給に付加する容量（CS）を上記アナロ
グ回路への上記アナログ電源電圧（AVDD）の供給に付加
する容量（CA）と上記デジタル回路への上記デジタル電
源電圧（DVDD）の供給に付加する容量（CD）とのいずれ
より小さく制定したことを特徴とする（第１図参照）。
本発明の他の具体的な実施形態は、 上記アナログ回路と上記デジタル回路とへの上記基板
電位（SVDD）の供給は上記アナログ回路への上記アナロ
グ電源電圧（AVDD）の供給と共通に行われ、該共通供給
に付加する容量（CS）を上記デジタル回路への上記デジ
タル電源電圧（DVDD）の供給に付加する容量（CD）より
小さく設定したことを特徴とする（第３図参照）。
電位（SVDD）の供給は上記アナログ回路への上記アナロ
グ電源電圧（AVDD）の供給と共通に行われ、該共通供給
に付加する容量（CS）を上記デジタル回路への上記デジ
タル電源電圧（DVDD）の供給に付加する容量（CD）より
小さく設定したことを特徴とする（第３図参照）。
本発明で開示される発明のうち他の代表的な実施形態
は、 ＰチャネルMOSFETとＮチャネルMOSFETとからなるCMOS
回路から構成されたアナログ回路と、 ＰチャネルMOSFETとＮチャネルMOSFETとからなるCMOS
回路から構成されたデジタル回路とを具備してなる集積
回路装置であって、 アナログ電源電圧（AVDD）とデジタル電源電圧（D
VDD）とがそれぞれ上記アナログ回路の上記CMOS回路の
上記ＰチャネルMOSFETのソースと上記デジタル回路の上
記CMOS回路の上記ＰチャネルMOSFETのソースに別々に供
給され、 上記アナログ回路の上記CMOS回路の上記ＰチャネルMO
SFETのＮ型基板と上記デジタル回路の上記CMOS回路の上
記ＰチャネルMOSFETのＮ型基板とに基板電位（SVDD）を
供給し、 上記アナログ回路と上記デジタル回路とへの上記基板電
位（SVDD）の供給に付加するインダクタンス（LS）を上
記アナログ回路もしくは上記デジタル回路への上記アナ
ログ電源電圧（AVDD）もしくは上記デジタル電源電圧
（DVDD）の供給に付加するインダクタンス（LA、LD）よ
り小さく設定せしめることにより電源投入時に上記アナ
ログ回路と上記デジタル回路との上記基板電位（SVDD）
を上記アナログ回路もしくは上記デジタル回路への上記
アナログ電源電圧（AVDD）もしくは上記デジタル電源電
圧（DVDD）より速く上昇せしめ、該電源投入時のラッチ
アップを防止したことを特徴とする（第４図（ａ）参
照）。
は、 ＰチャネルMOSFETとＮチャネルMOSFETとからなるCMOS
回路から構成されたアナログ回路と、 ＰチャネルMOSFETとＮチャネルMOSFETとからなるCMOS
回路から構成されたデジタル回路とを具備してなる集積
回路装置であって、 アナログ電源電圧（AVDD）とデジタル電源電圧（D
VDD）とがそれぞれ上記アナログ回路の上記CMOS回路の
上記ＰチャネルMOSFETのソースと上記デジタル回路の上
記CMOS回路の上記ＰチャネルMOSFETのソースに別々に供
給され、 上記アナログ回路の上記CMOS回路の上記ＰチャネルMO
SFETのＮ型基板と上記デジタル回路の上記CMOS回路の上
記ＰチャネルMOSFETのＮ型基板とに基板電位（SVDD）を
供給し、 上記アナログ回路と上記デジタル回路とへの上記基板電
位（SVDD）の供給に付加するインダクタンス（LS）を上
記アナログ回路もしくは上記デジタル回路への上記アナ
ログ電源電圧（AVDD）もしくは上記デジタル電源電圧
（DVDD）の供給に付加するインダクタンス（LA、LD）よ
り小さく設定せしめることにより電源投入時に上記アナ
ログ回路と上記デジタル回路との上記基板電位（SVDD）
を上記アナログ回路もしくは上記デジタル回路への上記
アナログ電源電圧（AVDD）もしくは上記デジタル電源電
圧（DVDD）より速く上昇せしめ、該電源投入時のラッチ
アップを防止したことを特徴とする（第４図（ａ）参
照）。
本発明のより具体的な実施形態は、 上記アナログ回路と上記デジタル回路とへの上記基板
電位（SVDD）の供給に付加するインダクタンス（LS）を
上記アナログ回路への上記アナログ電源電圧（AVDD）の
供給に付加するインダクタンス（LA）と上記デジタル回
路への上記デジタル電源電圧（DVDD）の供給に付加する
インダクタンス（LD）とのいずれより小さく設定したこ
とを特徴とする（第４図（ａ）参照）。
電位（SVDD）の供給に付加するインダクタンス（LS）を
上記アナログ回路への上記アナログ電源電圧（AVDD）の
供給に付加するインダクタンス（LA）と上記デジタル回
路への上記デジタル電源電圧（DVDD）の供給に付加する
インダクタンス（LD）とのいずれより小さく設定したこ
とを特徴とする（第４図（ａ）参照）。
本発明のより他の具体的な実施形態は、 上記アナログ回路と上記デジタル回路とへの上記基板
電位（SVDD）の供給は上記アナログ回路への上記アナロ
グ電源電圧（AVDD）の供給と共通に行われ、該共通供給
に付加するインダクタンス（LS）を上記デジタル回路へ
の上記デジタル電源電圧（DVDD）の供給に付加するイン
ダクタンス（LD）より小さく設定したことを特徴とする
（第４図（ｂ）参照）。
電位（SVDD）の供給は上記アナログ回路への上記アナロ
グ電源電圧（AVDD）の供給と共通に行われ、該共通供給
に付加するインダクタンス（LS）を上記デジタル回路へ
の上記デジタル電源電圧（DVDD）の供給に付加するイン
ダクタンス（LD）より小さく設定したことを特徴とする
（第４図（ｂ）参照）。
本発明で開示される発明のうちさらに他の代表的な実
施形態は、 ＰチャネルMOSFETとＮチャネルMOSFETとからなるCMOS
回路から構成されたアナログ回路と、 ＰチャネルMOSFETとＮチャネルMOSFETとからなるCOMS
回路から構成されたデジタル回路とを具備してなる集積
回路装置であって、 アナログ電源電圧（AVDD）とデジタル電源電圧（D
VDD）とがそれぞれ上記アナログ回路の上記CMOS回路の
上記ＰチャネルMOSFETのソースと上記デジタル回路の上
記CMOS回路の上記ＰチャネルMOSFETのソースに別々に供
給され、 上記アナログ回路の上記CMOS回路の上記ＰチャネルMO
SFETのＮ型基板と上記デジタル回路の上記CMOS回路の上
記ＰチャネルMOSFETのＮ型基板とに基板電位（SVDD）を
供給し、 上記アナログ回路と上記デジタル回路とへの上記基板
電位（SVDD）の供給点と上記アナログ回路への上記アナ
ログ電源電圧（AVDD）の供給点および上記デジタル回路
への上記デジタル電源電圧の供給点（DVDD）との間にシ
ョットキーダイオードを接続せしめることにより上記ア
ナログ回路と上記デジタル回路のＰチャネルMOSFETのソ
ースとＮ型基板との間のpn接合の順方向導通を防止し
て、ラッチアップを防止したことを特徴とする（第６図
参照）。
施形態は、 ＰチャネルMOSFETとＮチャネルMOSFETとからなるCMOS
回路から構成されたアナログ回路と、 ＰチャネルMOSFETとＮチャネルMOSFETとからなるCOMS
回路から構成されたデジタル回路とを具備してなる集積
回路装置であって、 アナログ電源電圧（AVDD）とデジタル電源電圧（D
VDD）とがそれぞれ上記アナログ回路の上記CMOS回路の
上記ＰチャネルMOSFETのソースと上記デジタル回路の上
記CMOS回路の上記ＰチャネルMOSFETのソースに別々に供
給され、 上記アナログ回路の上記CMOS回路の上記ＰチャネルMO
SFETのＮ型基板と上記デジタル回路の上記CMOS回路の上
記ＰチャネルMOSFETのＮ型基板とに基板電位（SVDD）を
供給し、 上記アナログ回路と上記デジタル回路とへの上記基板
電位（SVDD）の供給点と上記アナログ回路への上記アナ
ログ電源電圧（AVDD）の供給点および上記デジタル回路
への上記デジタル電源電圧の供給点（DVDD）との間にシ
ョットキーダイオードを接続せしめることにより上記ア
ナログ回路と上記デジタル回路のＰチャネルMOSFETのソ
ースとＮ型基板との間のpn接合の順方向導通を防止し
て、ラッチアップを防止したことを特徴とする（第６図
参照）。
デイジタル回路の電源を、基板電位固定用の電源と分
離することは、デイジタル回路に流れる過渡電流と、デ
イジタル電源のインピーダンスの作用の結果生ずる集積
回路内のデイジタル回路の電源変動が基板に伝ぱんする
ことを防止するので、基板電位の変動が低減され、同じ
集積回路上のアナログ回路部へ基板を介して雑音が混入
するのを防止する。
離することは、デイジタル回路に流れる過渡電流と、デ
イジタル電源のインピーダンスの作用の結果生ずる集積
回路内のデイジタル回路の電源変動が基板に伝ぱんする
ことを防止するので、基板電位の変動が低減され、同じ
集積回路上のアナログ回路部へ基板を介して雑音が混入
するのを防止する。
基板電位を回路の電源より高くすることは、回路の電
源に接続されるトランジスタの拡散層と基板の間に形成
されるpn接合を逆バイアスにする作用を有し、pn接合が
順バイアスになつてラツチアツプを生ずることを防止す
る。
源に接続されるトランジスタの拡散層と基板の間に形成
されるpn接合を逆バイアスにする作用を有し、pn接合が
順バイアスになつてラツチアツプを生ずることを防止す
る。
基板電位固定用の端子に、回路の電源端子より小さな
容量を接続することは、電源投入時に、基板電位固定用
の端子に接続された容量の充電時間を速くし、基板電位
を速く上昇させることにより上記pn接合が順バイアスに
なるのを防止する。
容量を接続することは、電源投入時に、基板電位固定用
の端子に接続された容量の充電時間を速くし、基板電位
を速く上昇させることにより上記pn接合が順バイアスに
なるのを防止する。
基板電位固定用の端子を複数個設ける、基板電位固定
用のボンデイングワイヤを複数にする、基板電位固定用
の端子をパツケージの一辺の中央付近に設けることは、
いずれも、基板電位固定用の端子のインピーダンスを減
少させる作用を有し、電源投入時に基板電位を速く上昇
させることにより上記pn接合が順バイアスになるのを防
止する。さらに、集積回路動作時には、基板が低インピ
ーダンスになるので、基板の変動を低減する作用を有す
る。
用のボンデイングワイヤを複数にする、基板電位固定用
の端子をパツケージの一辺の中央付近に設けることは、
いずれも、基板電位固定用の端子のインピーダンスを減
少させる作用を有し、電源投入時に基板電位を速く上昇
させることにより上記pn接合が順バイアスになるのを防
止する。さらに、集積回路動作時には、基板が低インピ
ーダンスになるので、基板の変動を低減する作用を有す
る。
基板と回路の電源の間に設けられるシヨツトキダイオ
ードは、回路の電源が基板の電位より上昇してしまつた
場合でも、その差をシヨツトキダイオードの順方向電圧
にクランプし、上記pn接合が順バイアスになるのを防
ぐ。
ードは、回路の電源が基板の電位より上昇してしまつた
場合でも、その差をシヨツトキダイオードの順方向電圧
にクランプし、上記pn接合が順バイアスになるのを防
ぐ。
本発明の実施例を第１図により説明する。
本実施例では、アナログ回路とデイジタル回路の電源
を分離すると同時に、デイジタル回路の基板電位をデイ
ジタル回路の電源から供給せず、別に設けた基板電位固
定用の電源から供給する。更に、アナログ回路の基板電
位も上記基板電位固定用の電源から供給する。これによ
り、集積回路内部のデイジタル回路部の電源が変動して
も、アナロググ回路の電源は変動しない。
を分離すると同時に、デイジタル回路の基板電位をデイ
ジタル回路の電源から供給せず、別に設けた基板電位固
定用の電源から供給する。更に、アナログ回路の基板電
位も上記基板電位固定用の電源から供給する。これによ
り、集積回路内部のデイジタル回路部の電源が変動して
も、アナロググ回路の電源は変動しない。
さて、アナログ回路の電源端子AVDD、デイジタル回路
の電源端子DVDD、基板電位固定用の電源端子SVDDに接続
される容量をそれぞれCA,CD,CSとする。電源投入時、AV
DD,DVDD,SVDDが同時に印加されたとすると、集積回路の
内部の電圧は、CA,CD,CSとそれぞれの端子のインピーダ
ンスで決まる時定数で上昇する。本実施例では、CSを
CA,CD以下に設定する。これにより、基板の電位を速く
上昇させ、基板とｐチヤンネルトランジスタのソース拡
散により形成されるpn接合が順バイアスに印加されるの
を防止する。これにより、上記pn接合並びにｐウエルと
チヤンネルトランジスタのソース拡散により形成される
pnpnの寄生サイリスタがオンするのを防止し、ラツチア
ツプが回避できる。
の電源端子DVDD、基板電位固定用の電源端子SVDDに接続
される容量をそれぞれCA,CD,CSとする。電源投入時、AV
DD,DVDD,SVDDが同時に印加されたとすると、集積回路の
内部の電圧は、CA,CD,CSとそれぞれの端子のインピーダ
ンスで決まる時定数で上昇する。本実施例では、CSを
CA,CD以下に設定する。これにより、基板の電位を速く
上昇させ、基板とｐチヤンネルトランジスタのソース拡
散により形成されるpn接合が順バイアスに印加されるの
を防止する。これにより、上記pn接合並びにｐウエルと
チヤンネルトランジスタのソース拡散により形成される
pnpnの寄生サイリスタがオンするのを防止し、ラツチア
ツプが回避できる。
以上の様に本実施例によれば、デイジタル回路とアナ
ログ回路の干渉を防止できる同時に、ラツチアツプも回
避可能となる。
ログ回路の干渉を防止できる同時に、ラツチアツプも回
避可能となる。
なお、本実施例のCA,CD,CSは集積回路内部に形成され
てもよいし、集積回路の外に接続されてもよい。また、
上記説明では接地端子については述べなかつたが、デイ
ジタル回路，アナログ回路の接地及びｐウエルの接地は
分離されていても、同一であつてもどちらでもよい。
てもよいし、集積回路の外に接続されてもよい。また、
上記説明では接地端子については述べなかつたが、デイ
ジタル回路，アナログ回路の接地及びｐウエルの接地は
分離されていても、同一であつてもどちらでもよい。
本発明の他の実施例を第３図により説明する。
本実施例では、アナログ回路とデイジタル回路の電源
を分離すると同時に、デイジタル回路の基板電位をデイ
ジタル回路の電源から供給せず、アナログ回路の電源か
ら供給する。これにより、集積回路内部のデイジタル回
路部の電源が変動しても、アナログ回路部の電源は変動
しない。電源投入時、同図SVDDとDVDDが同時に印加され
ても、CSをCD以下に設定することにより、基板電位を集
積回路内部のデイジタル回路の電源より速く上昇させら
れるのでラツチアツプが回避できる。
を分離すると同時に、デイジタル回路の基板電位をデイ
ジタル回路の電源から供給せず、アナログ回路の電源か
ら供給する。これにより、集積回路内部のデイジタル回
路部の電源が変動しても、アナログ回路部の電源は変動
しない。電源投入時、同図SVDDとDVDDが同時に印加され
ても、CSをCD以下に設定することにより、基板電位を集
積回路内部のデイジタル回路の電源より速く上昇させら
れるのでラツチアツプが回避できる。
本発明の他の実施例を第４図（ａ）により説明する。
同図において、集積回路の内部の回路は、第１図と同
じであり、デイジタル回路とアナログ回路の干渉が低減
されている。本実施例では、基板電位を回路の電源より
速く上昇させるために、SVDD端子のインダクタンスLSを
ADD端子,DVDD端子のインダクタンスLA,LDより小さくす
る。これにより、電源投入時の過渡応答に対し、SVDD端
子のインピーダンスが最小となり、基板電位が速く上昇
する。
じであり、デイジタル回路とアナログ回路の干渉が低減
されている。本実施例では、基板電位を回路の電源より
速く上昇させるために、SVDD端子のインダクタンスLSを
ADD端子,DVDD端子のインダクタンスLA,LDより小さくす
る。これにより、電源投入時の過渡応答に対し、SVDD端
子のインピーダンスが最小となり、基板電位が速く上昇
する。
LS,LA,LDなどは通常、ボンデイングワイヤのインダクタ
ンス，パツケージのリードのインダクタンスで決まるの
で、LSを小さくするために、ボンデイングワイヤが複数
本設ける、SVDD端子を複数個設ける、SVDD用のピンのリ
ードをAVDDやDVDDのピンのリードより短かくなる様にピ
ンを割付るなどを行なえばよい。
ンス，パツケージのリードのインダクタンスで決まるの
で、LSを小さくするために、ボンデイングワイヤが複数
本設ける、SVDD端子を複数個設ける、SVDD用のピンのリ
ードをAVDDやDVDDのピンのリードより短かくなる様にピ
ンを割付るなどを行なえばよい。
第４図（ｃ）には、SVDD端子を２本とし、かつそれら
をパツケージの一辺の中央付近に設けて、リードの長さ
を回路の電源のリードの長さより短かくした例を次して
ある。
をパツケージの一辺の中央付近に設けて、リードの長さ
を回路の電源のリードの長さより短かくした例を次して
ある。
第４図（ｂ）では、集積回路の内部の回路は、第３図
と同じであり、デイジタル回路とアナログ回路の干渉が
低減されている。この例では、基板電位を回路の電源よ
り速く上昇させるために、SVDD端子のインダクタンスLS
をDVDDのインダクタンスLDより小さくする。LSを小さく
する方法は、第４図（ａ）について述べた方法と同じで
ある。
と同じであり、デイジタル回路とアナログ回路の干渉が
低減されている。この例では、基板電位を回路の電源よ
り速く上昇させるために、SVDD端子のインダクタンスLS
をDVDDのインダクタンスLDより小さくする。LSを小さく
する方法は、第４図（ａ）について述べた方法と同じで
ある。
本発明の他の実施例を第５図により説明する、 本実施例では、集積回路の内部の回路は第３図と同じ
である。基板電位を回路の電源より高くするために、基
板電位固定用の電源SVDDをDVDDより高くする。集積回路
の内部を第１図の様にしてもよい。
である。基板電位を回路の電源より高くするために、基
板電位固定用の電源SVDDをDVDDより高くする。集積回路
の内部を第１図の様にしてもよい。
本発明の他の実施例を第６図により説明する。
本実施例では、回路の電源DVDDと基板の間にシヨツト
キダイオードを接続する。同図では、アナログ回路の電
源も、基板電位固定用の電源と分離されているので、こ
れらの間にもシヨツトキダイオードが接続されている。
シヨツトキダイオードの順方向電圧は0.4V位であるの
で、本実施例では、回路の電源電圧が、基板の電圧より
0.4V以上に上がることはない。基板とトランジスタのソ
ース拡散で形成されるpn接合は、約0.7Vの順方向電圧を
有するので、このpn接合は、並列に設けられたシヨツト
キダイオードにより、導通することがない。従つて、本
実施例では、ラツチアツプがおきない。シヨツトキダイ
オードは、集積回路の中に形成してもよいし、集積回路
の外に接続してもよい。
キダイオードを接続する。同図では、アナログ回路の電
源も、基板電位固定用の電源と分離されているので、こ
れらの間にもシヨツトキダイオードが接続されている。
シヨツトキダイオードの順方向電圧は0.4V位であるの
で、本実施例では、回路の電源電圧が、基板の電圧より
0.4V以上に上がることはない。基板とトランジスタのソ
ース拡散で形成されるpn接合は、約0.7Vの順方向電圧を
有するので、このpn接合は、並列に設けられたシヨツト
キダイオードにより、導通することがない。従つて、本
実施例では、ラツチアツプがおきない。シヨツトキダイ
オードは、集積回路の中に形成してもよいし、集積回路
の外に接続してもよい。
第７図は、シヨツトキダイオードを集積回路の中に形
成した例である。ｎチヤネルトランジスタのチヤネルス
トツパ形成時と同時に、シヨツトキダイオードのガード
リングが形成できる。ゲート酸化膜形成後、多結晶シリ
コンを堆積するが、シヨツトキダイオードの上の多結晶
シリコンはエツチングにより除去される。次に、ｎチヤ
ネルトランジスタとｐチヤンネルトランジスタのソース
とドレインのイオン打込みをマスクを用いて行なう。こ
の時、シヨツトキダイオードにはｐ型不純物もｎ型不純
物も打込まれない様にマスクをしておく。その後、絶縁
膜を堆積し、コンタクトのマスクを用いて、トランジス
タのコンタクト孔を形成すると、同時に、シヨツトキダ
イオード部の絶縁膜を除去し、金属を堆積することによ
りシヨツトキダイオードが形成される。以上の様な方法
により、マスクを追加することなし、シヨツトキダイオ
ードを形成できる。
成した例である。ｎチヤネルトランジスタのチヤネルス
トツパ形成時と同時に、シヨツトキダイオードのガード
リングが形成できる。ゲート酸化膜形成後、多結晶シリ
コンを堆積するが、シヨツトキダイオードの上の多結晶
シリコンはエツチングにより除去される。次に、ｎチヤ
ネルトランジスタとｐチヤンネルトランジスタのソース
とドレインのイオン打込みをマスクを用いて行なう。こ
の時、シヨツトキダイオードにはｐ型不純物もｎ型不純
物も打込まれない様にマスクをしておく。その後、絶縁
膜を堆積し、コンタクトのマスクを用いて、トランジス
タのコンタクト孔を形成すると、同時に、シヨツトキダ
イオード部の絶縁膜を除去し、金属を堆積することによ
りシヨツトキダイオードが形成される。以上の様な方法
により、マスクを追加することなし、シヨツトキダイオ
ードを形成できる。
本発明によれば、アナログ回路とデイジタル回路を有
する集積回路において、ラツチアツプの問題を発生させ
ることなく、両回路の干渉を防止できる。
する集積回路において、ラツチアツプの問題を発生させ
ることなく、両回路の干渉を防止できる。
第１図は本発明の実施例の構成を示すブロツク図、第２
図は従来技術の構成を示すブロツク図、第３図は本発明
の実施例の構成を示す回路図、第４図（ａ），（ｂ）は
本発明の実施例の構成を示す回路図、第４図（ｃ）は、
同図（ａ），（ｂ）のパツケージ実装状態を示す斜視
図、第５図は本発明の実施例の構成を示す回路図、第６
図は本発明の実施例の構成を示す回路図、第７図は、第
６図の実施例を示す素子断面図である。
図は従来技術の構成を示すブロツク図、第３図は本発明
の実施例の構成を示す回路図、第４図（ａ），（ｂ）は
本発明の実施例の構成を示す回路図、第４図（ｃ）は、
同図（ａ），（ｂ）のパツケージ実装状態を示す斜視
図、第５図は本発明の実施例の構成を示す回路図、第６
図は本発明の実施例の構成を示す回路図、第７図は、第
６図の実施例を示す素子断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 浩 東京都小平市上水本町５丁目20番１号 株式会社日立製作所半導体設計開発セン タ内 (56)参考文献 特開 昭58−70564（ＪＰ，Ａ) 特開 昭63−90847（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/234 - 21/8238 H01L 27/04 - 27/08 H01L 27/088 - 27/092
Claims (7)
- 【請求項１】ＰチャネルMOSFETとＮチャネルMOSFETとか
らなるCMOS回路から構成されたアナログ回路と、 ＰチャネルMOSFETとＮチャネルMOSFETとからなるCMOS回
路から構成されたデジタル回路とを具備してなる集積回
路装置であって、 アナログ電源電圧とデジタル電源電圧とがそれぞれ上記
アナログ回路の上記CMOS回路の上記ＰチャネルMOSFETの
ソースと上記デジタル回路の上記CMOS回路の上記Ｐチャ
ネルMOSFETのソースに別々に供給され、 上記アナログ回路の上記CMOS回路の上記ＰチャネルMOSF
ETのＮ型基板と上記デジタル回路の上記CMOS回路の上記
ＰチャネルMOSFETのＮ型基板とに基板電位を供給し、 上記アナログ回路と上記デジタル回路とへの上記基板電
位の供給に付加する容量を上記アナログ回路もしくは上
記デジタル回路への上記アナログ電源電圧もしくは上記
デジタル電源電圧の供給に付加する容量より小さく設定
せしめることにより電源投入時に上記アナログ回路と上
記デジタル回路との上記基板電位を上記アナログ回路も
しくは上記デジタル回路への上記アナログ電源電圧もし
くは上記デジタル電源電圧より速く上昇せしめ、該電源
投入時のラッチアップを防止したことを特徴とする集積
回路装置。 - 【請求項２】上記アナログ回路と上記デジタル回路とへ
の上記基板電位の供給に付加する容量と上記アナログ回
路への上記アナログ電源電圧の供給に付加する容量と上
記デジタル回路への上記デジタル電源電圧の供給に付加
する容量とのいずれより小さく設定したことを特徴とす
る請求項１に記載の集積回路装置。 - 【請求項３】上記アナログ回路と上記デジタル回路とへ
の上記基板電位の供給は上記アナログ回路への上記アナ
ログ電源電圧の供給と共通に行われ、該共通供給に付加
する容量を上記デジタル回路への上記デジタル電源電圧
の供給に付加する容量より小さく設定したことを特徴と
する請求項１に記載の集積回路装置。 - 【請求項４】ＰチャネルMOSFETとＮチャネルMOSFETとか
らなるCMOS回路から構成されたアナログ回路と、 ＰチャネルMOSFETとＮチャネルMOSFETとからなるCMOS回
路から構成されたデジタル回路とを具備してなる集積回
路装置であって、 アナログ電源電圧とデジタル電源電圧とがそれぞれ上記
アナログ回路の上記CMOS回路の上記ＰチャネルMOSFETの
ソースと上記デジタル回路の上記CMOS回路の上記Ｐチャ
ネルMOSFETのソースに別々に供給され、 上記アナログ回路の上記CMOS回路の上記ＰチャネルMOSF
ETのＮ型基板と上記デジタル回路の上記CMOS回路の上記
ＰチャネルMOSFETのＮ型基板とに基板電位を供給し、 上記アナログ回路と上記デジタル回路とへの上記基板電
位の供給に付加するインダクタンスを上記アナログ回路
もしくは上記デジタル回路への上記アナログ電源電圧も
しくは上記デジタル電源電圧の供給に付加するインダク
タンスより小さく設定せしめることにより電源投入時に
上記アナログ回路と上記デジタル回路との上記基板電位
を上記アナログ回路もしくは上記デジタル回路への上記
アナログ電源電圧もしくは上記デジタル電源電圧より速
く上昇せしめ、該電源投入時のラッチアップを防止した
ことを特徴とする集積回路装置。 - 【請求項５】上記アナログ回路と上記デジタル回路とへ
の上記基板電位の供給に付加するインダクタンスを上記
アナログ回路への上記アナログ電源電圧の供給に付加す
るインダクタンスと上記デジタル回路への上記デジタル
電源電圧の供給に付加するインダクタンスとのいずれよ
り小さく設定したことを特徴とする請求項４に記載の集
積回路装置。 - 【請求項６】上記アナログ回路と上記デジタル回路とへ
の上記基板電位の供給は上記アナログ回路への上記アナ
ログ電源電圧の供給と共通に行われ、該共通供給に付加
するインダクタンスを上記デジタル回路への上記デジタ
ル電源電圧の供給に付加するインダクタンスより小さく
設定したことを特徴とする請求項４に記載の集積回路装
置。 - 【請求項７】ＰチャネルMOSFETとＮチャネルMOSFETとか
らなるCMOS回路から構成されたアナログ回路と、 ＰチャネルMOSFETとＮチャネルMOSFETとからなるCMOS回
路から構成されたデジタル回路とを具備してなる集積回
路装置であって、 アナログ電源電圧とデジタル電源電圧とがそれぞれ上記
アナログ回路の上記CMOS回路の上記ＰチャネルMOSFETの
ソースと上記デジタル回路の上記CMOS回路の上記Ｐチャ
ネルMOSFETのソースに別々に供給され、 上記アナログ回路の上記CMOS回路の上記ＰチャネルMOSF
ETのＮ型基板と上記デジタル回路の上記CMOS回路の上記
ＰチャネルMOSFETのＮ型基板とに基板電位を供給し、 上記アナログ回路と上記デジタル回路とへの上記基板電
位の供給点と上記アナログ回路への上記アナログ電源電
圧の供給点および上記デジタル回路への上記デジタル電
源電圧の供給点との間にショットキーダイオードを接続
せしめることにより上記アナログ回路と上記デジタル回
路のＰチャネルMOSFETのソースとＮ型基板との間のpn接
合の順方向導通を防止して、ラッチアップを防止したこ
とを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241983A JP2954242B2 (ja) | 1989-09-20 | 1989-09-20 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241983A JP2954242B2 (ja) | 1989-09-20 | 1989-09-20 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105968A JPH03105968A (ja) | 1991-05-02 |
| JP2954242B2 true JP2954242B2 (ja) | 1999-09-27 |
Family
ID=17082501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241983A Expired - Fee Related JP2954242B2 (ja) | 1989-09-20 | 1989-09-20 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2954242B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2364838B (en) * | 1998-03-04 | 2002-03-20 | Fujitsu Ltd | Mixed-signal circuitry and integrated circuit devices |
| JP5011634B2 (ja) * | 2003-08-29 | 2012-08-29 | 富士電機株式会社 | 半導体装置およびその半導体装置を用いた双方向スイッチ素子 |
| DE102004023573A1 (de) * | 2004-05-13 | 2005-12-08 | Voith Paper Patent Gmbh | Vorrichtung zum ein- oder beidseitigen Auftragen von mindestens einem flüssigen oder pastösen Auftragsmedium auf eine laufende Oberfläche |
| TWI482264B (zh) * | 2009-07-09 | 2015-04-21 | Ili Technology Corp | 半導體裝置 |
| DE102012201711A1 (de) | 2012-02-06 | 2013-08-08 | Robert Bosch Gmbh | Empfangsanordnung für ein Steuergerät in einem Fahrzeug und Verfahren zum Erzeugen eines Synchronisationspulses |
-
1989
- 1989-09-20 JP JP1241983A patent/JP2954242B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03105968A (ja) | 1991-05-02 |
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