JPH03105968A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH03105968A JPH03105968A JP1241983A JP24198389A JPH03105968A JP H03105968 A JPH03105968 A JP H03105968A JP 1241983 A JP1241983 A JP 1241983A JP 24198389 A JP24198389 A JP 24198389A JP H03105968 A JPH03105968 A JP H03105968A
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- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims 2
- 238000000034 method Methods 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 abstract description 5
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- 238000010586 diagram Methods 0.000 description 7
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路装置、特にアナログ回路とディジタ
ル回路を共有させるＬＳＩの電源電圧の供給法に関する
。
ル回路を共有させるＬＳＩの電源電圧の供給法に関する
。
アナログ回路とディジタル回路を共存させるＬＳＩでは
、相互の干渉による問題を発生する。
、相互の干渉による問題を発生する。
例えば、第２図（ａ）に示す様に、両者の電源ＶＤＤ，
ＧＮＤを接続してボンデイングパッドまで配線すると、
ディジタル回路に流れる過渡電流が、上記配線の抵抗を
流れ、電源の変動を発生し，アナログ回路の特性が劣化
する。第２図（ａ）のＲＶｏｏやＲ ＯＮＤの様に分離
されておらず、複数の回路ブロックで共通となるインピ
ーダンスまたは、共通インピーダンスと呼ばれる。
ＧＮＤを接続してボンデイングパッドまで配線すると、
ディジタル回路に流れる過渡電流が、上記配線の抵抗を
流れ、電源の変動を発生し，アナログ回路の特性が劣化
する。第２図（ａ）のＲＶｏｏやＲ ＯＮＤの様に分離
されておらず、複数の回路ブロックで共通となるインピ
ーダンスまたは、共通インピーダンスと呼ばれる。
上述の様な干渉による雑音を低減させるために従来、第
２図（ｂ）の様な配線が用いられる。この場合は、アナ
ログ回路とディジタル回路の電源配線には共通インピー
ダンスがなくなる。しかし、ボンディングワイヤによる
インダクタンスは共通インピーダンスとなっているので
、それによる干渉は低減されない。
２図（ｂ）の様な配線が用いられる。この場合は、アナ
ログ回路とディジタル回路の電源配線には共通インピー
ダンスがなくなる。しかし、ボンディングワイヤによる
インダクタンスは共通インピーダンスとなっているので
、それによる干渉は低減されない。
ボンディングワイヤによる共通インピーダンスを無くす
るためには、アナログ回路とディジタル回路の各々に別
の電源パッドとボンディングワイヤを用いればよい。第
２図（ｃ）にその例を示してある。同図では、アナログ
回路には増幅器を、ディジタル回路にはインバータを例
示してある。
るためには、アナログ回路とディジタル回路の各々に別
の電源パッドとボンディングワイヤを用いればよい。第
２図（ｃ）にその例を示してある。同図では、アナログ
回路には増幅器を、ディジタル回路にはインバータを例
示してある。
この例は、ｎ型半導体基板を想定している。そのため、
アナログ回路の電源ＡＶＤＤとディジタル回路の電源Ｄ
Ｖｏｎを分離しても、基板を介して、両者は結合してお
り、ディジタル回路の電源変動がアナログ回路に電源変
動の原因となる。
アナログ回路の電源ＡＶＤＤとディジタル回路の電源Ｄ
Ｖｏｎを分離しても、基板を介して、両者は結合してお
り、ディジタル回路の電源変動がアナログ回路に電源変
動の原因となる。
上記従来技術は、アナログ回路の電源とディジタル回路
の電源が、電源線又は、ボンディングワイヤまたは、基
板を介して結合しており、両回路の干渉が避けられない
。
の電源が、電源線又は、ボンディングワイヤまたは、基
板を介して結合しており、両回路の干渉が避けられない
。
本発明はアナログ回路の電源とディジタル回路の電源が
基板を介して結合するのを回避して両回路の干渉を防止
し、一さらにラッチアップを防止することにある。
基板を介して結合するのを回避して両回路の干渉を防止
し、一さらにラッチアップを防止することにある。
上記目的を達成するために本発明においてはディジタル
回路の電源と、基板電位固定用の電源を分離し、基板電
位を回路の電源より高くなる様にしたものである。
回路の電源と、基板電位固定用の電源を分離し、基板電
位を回路の電源より高くなる様にしたものである。
基板電位を直流的に回路の電源より高くするために，基
板電位固定用の電源を回路の電源より高くする。
板電位固定用の電源を回路の電源より高くする。
電源投入時の過渡状態に基板電位を回路の電源より高く
するために、基板電位固定用の端子に回路の電源端子よ
り小さな容量を接続する、基板電位固定用の端子を複数
個設ける。基板電位固定用のボンディングワイヤを複数
にする、基板電位固定用の端子をパッケージの一辺の中
央付近に設け、回路の電源端子をパッケージの一辺の中
央周辺に設ける。
するために、基板電位固定用の端子に回路の電源端子よ
り小さな容量を接続する、基板電位固定用の端子を複数
個設ける。基板電位固定用のボンディングワイヤを複数
にする、基板電位固定用の端子をパッケージの一辺の中
央付近に設け、回路の電源端子をパッケージの一辺の中
央周辺に設ける。
あるいは、基板電位が回路の電源より少なくともｐｎ接
合の順方向電圧（約０．７Ｖ）より低くならない様にす
るために、基板と回路の電源の間にショットキダイオー
ドを接続する。
合の順方向電圧（約０．７Ｖ）より低くならない様にす
るために、基板と回路の電源の間にショットキダイオー
ドを接続する。
ディジタル回路の電源を、基板電位固定用の電源と分離
することは、ディジタル回路に流れる過渡電流と、ディ
ジタル電源のインピーダンスの作用の結果生ずる集積回
路内のディジタル回路の電源変動が基板に伝ぼんするこ
とを防止するので、基板電位の変動が低減され，同じ集
積回路上のアナログ回路部へ基板を介して雑音が混入す
るのを防止する。
することは、ディジタル回路に流れる過渡電流と、ディ
ジタル電源のインピーダンスの作用の結果生ずる集積回
路内のディジタル回路の電源変動が基板に伝ぼんするこ
とを防止するので、基板電位の変動が低減され，同じ集
積回路上のアナログ回路部へ基板を介して雑音が混入す
るのを防止する。
基板電位を回路の電源より高くすることは、回路の電源
に接続されるトランジスタの拡散層と基板の間に形成さ
れるｐｎ接合を逆バイアスにする作用を有し、ｐｎ接合
が順バイアスになってランチアップを生ずることを防止
する。
に接続されるトランジスタの拡散層と基板の間に形成さ
れるｐｎ接合を逆バイアスにする作用を有し、ｐｎ接合
が順バイアスになってランチアップを生ずることを防止
する。
基板電位固定用の端子に、回路の電源端子より小さな容
量を接続することは、電源投入時に、基板電位固定用の
端子に接続された容量の充電時間を速くし、基板電位を
速く上昇させることにより斗Ｗｐ ｎ接合が順バイアス
になるのを防止する。
量を接続することは、電源投入時に、基板電位固定用の
端子に接続された容量の充電時間を速くし、基板電位を
速く上昇させることにより斗Ｗｐ ｎ接合が順バイアス
になるのを防止する。
基板電位固定用の端子を複数個設ける、基板電位固定用
のボンディングワイヤを複数にする、基板電位固定用の
端子をパッケージの一辺の中央付近に設けることは、い
ずれも、基板電位固定用の端子のインピーダンスを減少
させる作用を有し、電源投入時に基板電位を速く上昇さ
せることにより上記ｐｎ接合が順バイアスになるのを防
止する。
のボンディングワイヤを複数にする、基板電位固定用の
端子をパッケージの一辺の中央付近に設けることは、い
ずれも、基板電位固定用の端子のインピーダンスを減少
させる作用を有し、電源投入時に基板電位を速く上昇さ
せることにより上記ｐｎ接合が順バイアスになるのを防
止する。
さらに、集積回路動作時ｂこは、基板が低インピーダン
スになるので、基板の変動を低減する作用を有する． 基板と回路の電源の間に設けられるショットキダイオー
ドは、回路の電源が基板の電位より上昇してしまった場
合でも、その差をショットキダイオードの順方向電圧に
クランプし、上記ｐｎ接合が順バイアスになるのを防ぐ
。
スになるので、基板の変動を低減する作用を有する． 基板と回路の電源の間に設けられるショットキダイオー
ドは、回路の電源が基板の電位より上昇してしまった場
合でも、その差をショットキダイオードの順方向電圧に
クランプし、上記ｐｎ接合が順バイアスになるのを防ぐ
。
本発明の実施例を第１図により説明する。
本実施例では，アナログ回路とディジタル回路の電源を
分離すると同時に、ディジタル回路の基に設けた基板電
位固定用の電源から供給する。更に、アナログ回路の基
板電位も上記基板電位固定用の電源から供給する。これ
により、集積回路内部のディジタル回路部の電源が変動
しても、アナロググ回路の電源は変動しない。
分離すると同時に、ディジタル回路の基に設けた基板電
位固定用の電源から供給する。更に、アナログ回路の基
板電位も上記基板電位固定用の電源から供給する。これ
により、集積回路内部のディジタル回路部の電源が変動
しても、アナロググ回路の電源は変動しない。
さて、アナログ回路の電源端子ＡＶｎｏ、ディジタル回
路の電原端子ＤＶｏｏ、基板電位固定用の電源端子ＳＶ
ｏｏに接続される容量をそれぞれＣＡ ，ＣＤ，Ｃｓと
する。＠源投入時、ＡＶｏｏ， ＤＶｏｏｔＳＶｏｏが
同時レこ印加されたとすると、集積回路の内部の電圧は
、Ｃ＾，Ｃｏ，Ｃｓとそれぞれの端子のインピーダンス
で決まる時定数で上昇する。本実施例では、ＣｓをＣ＾
，Ｃｏ以下に設定する。これにより，基板の電位を速く
上昇させ、基板とｐチャンネルトランジスタのソース拡
散により形成されるｐｎ接合が順バイアスに印加される
のを防止する。これにより、上記ｐｎ接合並びしこＰウ
エルとｎチャンネルトランジスタのソース拡散により形
成されるｐｎｐｎの寄生サイリスタがオンするのを防止
し、ラッチアップが回避できる。
路の電原端子ＤＶｏｏ、基板電位固定用の電源端子ＳＶ
ｏｏに接続される容量をそれぞれＣＡ ，ＣＤ，Ｃｓと
する。＠源投入時、ＡＶｏｏ， ＤＶｏｏｔＳＶｏｏが
同時レこ印加されたとすると、集積回路の内部の電圧は
、Ｃ＾，Ｃｏ，Ｃｓとそれぞれの端子のインピーダンス
で決まる時定数で上昇する。本実施例では、ＣｓをＣ＾
，Ｃｏ以下に設定する。これにより，基板の電位を速く
上昇させ、基板とｐチャンネルトランジスタのソース拡
散により形成されるｐｎ接合が順バイアスに印加される
のを防止する。これにより、上記ｐｎ接合並びしこＰウ
エルとｎチャンネルトランジスタのソース拡散により形
成されるｐｎｐｎの寄生サイリスタがオンするのを防止
し、ラッチアップが回避できる。
以上の様に本実施例によれば、ディジタル回路とアナロ
グ回路の干渉を防止できる同時に、ラッチアップも回避
可能となる。
グ回路の干渉を防止できる同時に、ラッチアップも回避
可能となる。
なお、本実施例のＣ＾，Ｃｏｙ Ｃｓは集積回路内部に
形成されてもよいし、集積回路の外に接続されてもよい
。また，上記説明では接地端子については述べなかった
が、ディジタル回路，アナログ回路の接地及びｐウエル
の接地は分離されていても、同一であってもどちらでも
よい。
形成されてもよいし、集積回路の外に接続されてもよい
。また，上記説明では接地端子については述べなかった
が、ディジタル回路，アナログ回路の接地及びｐウエル
の接地は分離されていても、同一であってもどちらでも
よい。
本発明の他の実施例を第３図により説明する。
本実施例では、アナログ回路とディジタル回路の電源を
分離すると同時に、ディジタル回路の基板電位をディジ
タル回路の電源から供給せず、アナログ回路の電源から
供給する。これにより，集積回路内部のディジタル回路
部の電源が変動しても、アナログ回路部の電源は変動し
ない。電源投入時、同図ＳＶｏｏとＤＶｏｏが同時に印
加されても，ＣｓをＧｏ以下に設定することにより、基
板電位本発明の他の実施例を第４図（ａ）により説明す
る。
分離すると同時に、ディジタル回路の基板電位をディジ
タル回路の電源から供給せず、アナログ回路の電源から
供給する。これにより，集積回路内部のディジタル回路
部の電源が変動しても、アナログ回路部の電源は変動し
ない。電源投入時、同図ＳＶｏｏとＤＶｏｏが同時に印
加されても，ＣｓをＧｏ以下に設定することにより、基
板電位本発明の他の実施例を第４図（ａ）により説明す
る。
同図において、集積回路の内部の回路は、第１図と同じ
であり、ディジタル回路とアナログ回路の干渉が低減さ
れている。本実施例では、基板電位を回路の電源より速
く上昇させるために、ＳＶｏｏ端子のインダクタンスＬ
ＳをＡｏｏ端子．ＤＶＤＤ端子のインタグタンスＬＡ，
ＬＤより小さくする。
であり、ディジタル回路とアナログ回路の干渉が低減さ
れている。本実施例では、基板電位を回路の電源より速
く上昇させるために、ＳＶｏｏ端子のインダクタンスＬ
ＳをＡｏｏ端子．ＤＶＤＤ端子のインタグタンスＬＡ，
ＬＤより小さくする。
これにより、電源投入時の過渡応答に対し、ＳＶｏｏ端
子のインピーダンスが最小となり、基板電位が速く上昇
する。
子のインピーダンスが最小となり、基板電位が速く上昇
する。
Ｌｓ，Ｌ＾，ＬＤなどは通常、ボンディングワイヤのイ
ンダクタンス，パッケージのリードのインダクタンスで
決まるので、Ｌｓを小さくするために、ボンディングワ
イヤが複数本設ける、ＳＶｏｏ端子を複数個設ける、Ｓ
ＶＤＤ用のピンのリードをＡＶＤＤやＤＶｏｏのピンの
リードより短かくなる様リードの長さを回路の電源のリ
ードの長さより短かくした例を示してある。
ンダクタンス，パッケージのリードのインダクタンスで
決まるので、Ｌｓを小さくするために、ボンディングワ
イヤが複数本設ける、ＳＶｏｏ端子を複数個設ける、Ｓ
ＶＤＤ用のピンのリードをＡＶＤＤやＤＶｏｏのピンの
リードより短かくなる様リードの長さを回路の電源のリ
ードの長さより短かくした例を示してある。
第４図（ｂ）では、集積回路の内部の回路は、第３図と
同じであり、ディジタル回路とアナログ回路の干渉が低
減されている。この例では、基板電位を回路の電源より
速く上昇させるために、ＳｖＤＤ端子のインダクタンス
ＬｓをＤＶｏｏのインダクタンスＬｏより小さくする。
同じであり、ディジタル回路とアナログ回路の干渉が低
減されている。この例では、基板電位を回路の電源より
速く上昇させるために、ＳｖＤＤ端子のインダクタンス
ＬｓをＤＶｏｏのインダクタンスＬｏより小さくする。
ＬＳを小さくする方法は、第４図（ａ）について述べた
方法と同じである。
方法と同じである。
本発明の他の実施例を第５図により説明する、本実施例
では、集積回路の内部の回路は第３図と同じである。基
板電位を回路の電源より高くするために、基板電位固定
用の電源ＳＶｏｏをＤＶＤＤより高くする。集積回路の
内部を第１図の様にしてもよい。
では、集積回路の内部の回路は第３図と同じである。基
板電位を回路の電源より高くするために、基板電位固定
用の電源ＳＶｏｏをＤＶＤＤより高くする。集積回路の
内部を第１図の様にしてもよい。
本発明の他の実施例を第６図により説明する。
本実施例では、回路の電源ＤＶＤＤと基板の間にショッ
トキダイオードを接続する。同図では、アナログ回路の
電源も、基板電位固定用の電源と分離されているので、
これらの間にもショットキダイオードが接続されている
。ショットキダイオードの順方向電圧は０．４Ｖ位であ
るので、本実施例では、回路の電源電圧が、基板の電圧
より０．４Ｖ以上に上がることはない。基板とトランジ
スタのソース拡散で形成されるｐｎ接合は、約０．７■
の順方向電圧を有するので、このｐｎ接合は、鯰列に設
けられたショットキダイオードにより、導通することが
ない。従って、本実施例では、ラッチアップがおきない
。ショットキダイオードは、集積回路の中に形成しても
よいし、集積回路の外に接続してもよい。
トキダイオードを接続する。同図では、アナログ回路の
電源も、基板電位固定用の電源と分離されているので、
これらの間にもショットキダイオードが接続されている
。ショットキダイオードの順方向電圧は０．４Ｖ位であ
るので、本実施例では、回路の電源電圧が、基板の電圧
より０．４Ｖ以上に上がることはない。基板とトランジ
スタのソース拡散で形成されるｐｎ接合は、約０．７■
の順方向電圧を有するので、このｐｎ接合は、鯰列に設
けられたショットキダイオードにより、導通することが
ない。従って、本実施例では、ラッチアップがおきない
。ショットキダイオードは、集積回路の中に形成しても
よいし、集積回路の外に接続してもよい。
第７図は、ショットキダイオードを集積回路の中に形成
した例である。ｎチャネルトランジスタのチャネルスト
ツパ形成時と同時に、ショットキダイオードのガードリ
ングが形成できる。ゲート酸化膜形成後、多結晶シリコ
ンを堆積するが、ショットキダイオードの上の多結晶シ
リコンはエッチングにより除去される。次に、ｎチャネ
ルトランジスタとｐチャンネルトランジスタのソースと
ドレインのイオン打込みをマスクを用いて行なう。
した例である。ｎチャネルトランジスタのチャネルスト
ツパ形成時と同時に、ショットキダイオードのガードリ
ングが形成できる。ゲート酸化膜形成後、多結晶シリコ
ンを堆積するが、ショットキダイオードの上の多結晶シ
リコンはエッチングにより除去される。次に、ｎチャネ
ルトランジスタとｐチャンネルトランジスタのソースと
ドレインのイオン打込みをマスクを用いて行なう。
この時、ショットキダイオードにはｐ型不純物もｎ型不
純物も打込まれない様マスクをしておく。
純物も打込まれない様マスクをしておく。
その後、絶縁膜を堆積し、コンタクトのマスクを用いて
、Ｉ一ランジスタのコンタクト孔を形成すると、同時に
、ショットキダイオード部の絶縁膜を除去し，金属を堆
積することによりショットキダイオードが形成される。
、Ｉ一ランジスタのコンタクト孔を形成すると、同時に
、ショットキダイオード部の絶縁膜を除去し，金属を堆
積することによりショットキダイオードが形成される。
以上の様な方法により、マスクを追加することなし、シ
ョットキダイオードを形成できる。
ョットキダイオードを形成できる。
本発明によれば、アナログ回路とディジタル回路を有す
る集積回路において、ランチアップの問題を発生させる
ことなく、両回路の干渉を防止できる。
る集積回路において、ランチアップの問題を発生させる
ことなく、両回路の干渉を防止できる。
第１図は本発明の実施例の構成を示すブロック図、第２
図は従来技術の構或を示すブロック図、第３図は本発明
の実施例の構成を示す回路図、第４図（ａ），（ｂ）は
本発明の実施例の構或を示す回路図、第４図（ｃ）は、
同図（ａ），（ｂ）のパッケージ実装状態を示す斜視図
、第５図は本発明の実施例の構或を示す回路図、第６図
は本発明の実施例の構成を示す回路図、第７図は、第６
図の妬 Ｚ 図 （ａ） ハ０ゾト （ｂ） （Ｃ） ア７＋７／”’口ゑあ デコジ７ル固崗４ ４ （ｃｌ）
図は従来技術の構或を示すブロック図、第３図は本発明
の実施例の構成を示す回路図、第４図（ａ），（ｂ）は
本発明の実施例の構或を示す回路図、第４図（ｃ）は、
同図（ａ），（ｂ）のパッケージ実装状態を示す斜視図
、第５図は本発明の実施例の構或を示す回路図、第６図
は本発明の実施例の構成を示す回路図、第７図は、第６
図の妬 Ｚ 図 （ａ） ハ０ゾト （ｂ） （Ｃ） ア７＋７／”’口ゑあ デコジ７ル固崗４ ４ （ｃｌ）
Claims (1)
- 【特許請求の範囲】 １、複数の回路ブロックからなり、その中のいくつかの
ブロックで第１の回路ブロック群を形成し、該第１の回
路ブロック群の基板電位を第１の回路ブロック群の電源
以外から供給する様にした集積回路において、上記第１
の回路ブロック群の基板電位を供給する電源端子に付加
する容量の大きさを、第１の回路ブロック群の電源端子
に付加する容量の大きさ以下にすることを特徴とする集
積回路装置。 ２、複数の回路ブロックからなり、その中のいくつかの
ブロックで第１の回路ブロック群を形成し該第１の回路
ブロック群の基板電位を第１の回路ブロック群の電源以
外から供給する様にした集積回路において、上記第１の
回路ブロック群の基板電位を供給する電源端子を複数個
有することを特徴とする集積回路装置。 ３、複数の回路ブロックからなり、その中のいくつかの
ブロックで第１の回路ブロック群を形成し該第１の回路
ブロック群の基板電位を第１の回路ブロック群の電源以
外から供給する様にした集積回路において、上記第１の
回路ブロック群の基板電位を供給する電源端子のボンデ
ィングワイヤを複数本有することを特徴とする集積回路
装置。 ４、複数の回路ブロックからなり、その中のいくつかの
ブロックで第１の回路ブロック群を形成し該第１の回路
ブロック群の基板電位を第１の回路ブロック群の電源以
外から供給する様にした集積回路において、上記第１の
回路ブロック群の基板電位を供給する電源端子のリード
線の長さを、第１の回路ブロック群の電源端子のリード
線の長さ以下になる様にしたことを特徴とする集積回路
装置。 ５、複数の回路ブロックから成り、その中のいくつかの
ブロックで第１の回路ブロック群を形成し該第１の回路
ブロック群の基板電位を第１の回路ブロック群の電源以
外から供給する様にした集積回路において、上記第１の
回路ブロック群の基板電位を供給する電源電圧を、第１
の回路ブロック群の電源電圧以上にすることを特徴とす
る集積回路装置。 ６、複数の回路ブロックからなり、その中のいくつかの
ブロックで第１の回路ブロック群を形成し、該第１の回
路ブロック群の基板電位を第１の回路ブロック群の電源
以外から供給する様にした集積回路において、第１の回
路ブロック群の電源と第１の回路ブロック群の基板電位
を供給する電源の間にシヨツトキダイオードを設けるこ
とを特徴とする集積回路装置。 ７、アナログ回路とディジタル回路を有する集積回路に
おいて、ディジタル回路の少なくとも１部分により特許
請求の範囲第１項〜第６項記載の第１の回路ブロックを
形成することを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241983A JP2954242B2 (ja) | 1989-09-20 | 1989-09-20 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241983A JP2954242B2 (ja) | 1989-09-20 | 1989-09-20 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105968A true JPH03105968A (ja) | 1991-05-02 |
| JP2954242B2 JP2954242B2 (ja) | 1999-09-27 |
Family
ID=17082501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241983A Expired - Fee Related JP2954242B2 (ja) | 1989-09-20 | 1989-09-20 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2954242B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1989
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