JPS617660A - 半導体装置 - Google Patents
半導体装置Info
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- JPS617660A JPS617660A JP12833884A JP12833884A JPS617660A JP S617660 A JPS617660 A JP S617660A JP 12833884 A JP12833884 A JP 12833884A JP 12833884 A JP12833884 A JP 12833884A JP S617660 A JPS617660 A JP S617660A
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- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims 2
- 239000002184 metal Substances 0.000 claims 2
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- 238000010586 diagram Methods 0.000 description 7
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 3
- 238000000034 method Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置、特に電源ラインを安定化した半導
体装置に関する。
体装置に関する。
第７図に、ワイヤボンディングされた従来の半導体装置
の１チツプを示す。半導体チップ２０には電源ライン２
１および接地ライン２２が設けられている。半導体装置
の内部回路は人出カバッファ２３を介して外部とデータ
のやりとりを行なう。
の１チツプを示す。半導体チップ２０には電源ライン２
１および接地ライン２２が設けられている。半導体装置
の内部回路は人出カバッファ２３を介して外部とデータ
のやりとりを行なう。
電源ライン２１、接地ライン２２、および各人出カバッ
ファ２３はポンディングパッド２４に接続され、各ポン
ディングパッド２４はボンディングワイヤ２５によって
、それぞれのリード線２６に接続される。半導体チップ
２０、リード線２６、およびボンディングワイヤ２５は
ＩＣパッケージ２７の中に納められる。このような半導
体装置を外部から見た時の抵抗、静電容量、インダクタ
ンスは、半導体チップのみならずパッケージやボンディ
ングワイヤをも考慮しなければならない。第８図にこの
ような半導体装置の等価回路を示す。
ファ２３はポンディングパッド２４に接続され、各ポン
ディングパッド２４はボンディングワイヤ２５によって
、それぞれのリード線２６に接続される。半導体チップ
２０、リード線２６、およびボンディングワイヤ２５は
ＩＣパッケージ２７の中に納められる。このような半導
体装置を外部から見た時の抵抗、静電容量、インダクタ
ンスは、半導体チップのみならずパッケージやボンディ
ングワイヤをも考慮しなければならない。第８図にこの
ような半導体装置の等価回路を示す。
電源ライン２８は電源■。、に接続され、パッケージの
抵抗Ｒ３およびインダクタンスし１、ボンディングワイ
ヤの抵抗Ｒ１４およびインダクタンス′Ｌ１、電源ライ
ン固有の抵抗ＲｖおよびインダクタンスＬｖを直列接続
したものと等価である。また、接地ライン２９は接地点
ＧＮＤに接続され、パッケージの抵抗Ｒ１８３よびイン
ダクタンスＬＰ１ボンディングワイヤの抵抗Ｒ，４およ
びインダクタンスし０、接地ライン固有の抵抗Ｒ６およ
びインダクタンス１−６を直接接続したものと等価“で
ある。
抵抗Ｒ３およびインダクタンスし１、ボンディングワイ
ヤの抵抗Ｒ１４およびインダクタンス′Ｌ１、電源ライ
ン固有の抵抗ＲｖおよびインダクタンスＬｖを直列接続
したものと等価である。また、接地ライン２９は接地点
ＧＮＤに接続され、パッケージの抵抗Ｒ１８３よびイン
ダクタンスＬＰ１ボンディングワイヤの抵抗Ｒ，４およ
びインダクタンスし０、接地ライン固有の抵抗Ｒ６およ
びインダクタンス１−６を直接接続したものと等価“で
ある。
電源ライン２８と接地ライン２９との間には、両ライン
間の静電容量ＣＶＧが存在する。出力バッフ７３０は、
互いに直列接続されて電源ライン２８と接地ライン２９
との間に挿入された２つのトランジスタ下 およびＴ２
とによって構成され、両トランジスタの接続点から出力
が取出される。この出力ライン３１にはパッケージの抵
抗Ｒ３およびインダクタンスし、が存在し、また接地点
との間には負荷容量Ｃ［が付加されることになる。この
ような等価回路で、出力バッファ３０がスイッチング動
作すると、ＬＣＲ成分の過度現象により電源ライン２８
および接地ライン２９は、ともに電位変動を生ずる。こ
の様子を第９図に示す。第９図でＶ 、ｖｏｏｌＧ
ＮＤと示したグラフはそｏｕす れ゛ぞれ出力ライン３１、？［ｉライン２８、接地ライ
ン２９の電位変化をを表わす。出力バッファ３０の動作
により出力ライン３１がハイレベルからローレベルに変
わると、電源ライン２８および接地ライン２９には図の
ような幅Δ■の電位変動が生ずる。この電位変動幅へＶ
は、各ラインのイスイツチング回路が動作した場合、電
流の変動分くなる。
間の静電容量ＣＶＧが存在する。出力バッフ７３０は、
互いに直列接続されて電源ライン２８と接地ライン２９
との間に挿入された２つのトランジスタ下 およびＴ２
とによって構成され、両トランジスタの接続点から出力
が取出される。この出力ライン３１にはパッケージの抵
抗Ｒ３およびインダクタンスし、が存在し、また接地点
との間には負荷容量Ｃ［が付加されることになる。この
ような等価回路で、出力バッファ３０がスイッチング動
作すると、ＬＣＲ成分の過度現象により電源ライン２８
および接地ライン２９は、ともに電位変動を生ずる。こ
の様子を第９図に示す。第９図でＶ 、ｖｏｏｌＧ
ＮＤと示したグラフはそｏｕす れ゛ぞれ出力ライン３１、？［ｉライン２８、接地ライ
ン２９の電位変化をを表わす。出力バッファ３０の動作
により出力ライン３１がハイレベルからローレベルに変
わると、電源ライン２８および接地ライン２９には図の
ような幅Δ■の電位変動が生ずる。この電位変動幅へＶ
は、各ラインのイスイツチング回路が動作した場合、電
流の変動分くなる。
このような電源ライン、接地ラインの大きな電位変動は
、回路の誤動作の原因とべ５り好ましくない。
、回路の誤動作の原因とべ５り好ましくない。
なお、各ラインのインダクタンスの大きさＬを小さくす
れば、この電位変動幅ΔＶを小さくおさえることができ
るが、現在の半導体集積回路では、パッケージの大きさ
、リード線の長さ等に制限があり、Ｌを小さくすること
は非常に困難である。
れば、この電位変動幅ΔＶを小さくおさえることができ
るが、現在の半導体集積回路では、パッケージの大きさ
、リード線の長さ等に制限があり、Ｌを小さくすること
は非常に困難である。
そこで本発明は、回路動作中、安定した電圧を供給でき
る電源ラインを有する半導体装置を提供することを目的
とする。
る電源ラインを有する半導体装置を提供することを目的
とする。
本発明の特徴は、半導体装置において、半導体基板上の
素子が形成されていない領域に、電源ラインと接地ライ
ンとを両電極とするキャパシタを形成させ、両ラインに
生じた電位変動をこのキャパシタに吸収させて両ライン
を安定化した点にある。
素子が形成されていない領域に、電源ラインと接地ライ
ンとを両電極とするキャパシタを形成させ、両ラインに
生じた電位変動をこのキャパシタに吸収させて両ライン
を安定化した点にある。
以下本発明を図示する実施例に基づいて、詳述する。第
１図はＮチ１アネルＭＯ３ＦＥＴについて本発明を実施
した一例で、キャパシタ形成部の断面を示す。Ｐ型基板
１上に第１の層としてＮ＋拡散層２を形成し、その上に
第３の層として酸化絶縁膜３を形成し、更にその上に第
２の層として例えば＾１艙４を形成する。第１の層と第
２の層とは第３の層とをはさんでキャパシタを形成する
ことになる。第１の層であるＮ 拡散層２は＾１電極５
を介して電源ラインへ接続され、第２の層であるＡ１層
４は接地ラインに・接続される。このような構成により
、２つのキャパシタ成分が形成される。即ち、酸化絶縁
膜３をはさんだＮ＋拡ｒｌｉＴＡ２とＡ１層４とによっ
て形成されるキャパシタＣ８８と、Ｎ＋拡散層２とＰ型
基板１との接合によって形成されるキレパシタＣ１とで
ある。第２図にこの２つのキャパシタ成分の等価回路を
示す。キャパシタＣｊは、ＰＮ接合によって形成される
ダイオードに逆バイアスをかけたことによって生じる接
合容量である。
１図はＮチ１アネルＭＯ３ＦＥＴについて本発明を実施
した一例で、キャパシタ形成部の断面を示す。Ｐ型基板
１上に第１の層としてＮ＋拡散層２を形成し、その上に
第３の層として酸化絶縁膜３を形成し、更にその上に第
２の層として例えば＾１艙４を形成する。第１の層と第
２の層とは第３の層とをはさんでキャパシタを形成する
ことになる。第１の層であるＮ 拡散層２は＾１電極５
を介して電源ラインへ接続され、第２の層であるＡ１層
４は接地ラインに・接続される。このような構成により
、２つのキャパシタ成分が形成される。即ち、酸化絶縁
膜３をはさんだＮ＋拡ｒｌｉＴＡ２とＡ１層４とによっ
て形成されるキャパシタＣ８８と、Ｎ＋拡散層２とＰ型
基板１との接合によって形成されるキレパシタＣ１とで
ある。第２図にこの２つのキャパシタ成分の等価回路を
示す。キャパシタＣｊは、ＰＮ接合によって形成される
ダイオードに逆バイアスをかけたことによって生じる接
合容量である。
第３図はＰチャネルＭ ＯＳ Ｆ Ｅ−ｒについて本発
明を実施した一例で、第１図と同様にキャパシタ形成部
の断面を示す。Ｎ型基板１′上に第２の層としてＰ＋拡
散層２′を形成し、その上に第３の層として酸化絶縁膜
３を形成し、更にその上に第１の層として例えばＡＪ１
層４を形成する。第１の層と第２の層とは第３の層をは
さんでキャパシタを形成することになる。第１の層であ
るＡ１層４は電源ラインへ接続され、第２の層であるＰ
＋拡散層２′はＡり電極５を介して接地ラインに接続さ
れる。キャパシタ成分は前述の実施例同様に２つ形成さ
れる。
明を実施した一例で、第１図と同様にキャパシタ形成部
の断面を示す。Ｎ型基板１′上に第２の層としてＰ＋拡
散層２′を形成し、その上に第３の層として酸化絶縁膜
３を形成し、更にその上に第１の層として例えばＡＪ１
層４を形成する。第１の層と第２の層とは第３の層をは
さんでキャパシタを形成することになる。第１の層であ
るＡ１層４は電源ラインへ接続され、第２の層であるＰ
＋拡散層２′はＡり電極５を介して接地ラインに接続さ
れる。キャパシタ成分は前述の実施例同様に２つ形成さ
れる。
第４図はバイポーラトランジスタについて本発明を実施
した一例で、第１図と同様にキャパシタ形成部の断面を
示す。本実施例は、バイポーラトランジスタ素子形成工
程で、Ｎ−拡散層６が形成される点を除き、第１図に示
したＮチャネルＭＯ８ＦＥＴについての実施例と構成は
桐じであり、詳しい説明は省略する。
した一例で、第１図と同様にキャパシタ形成部の断面を
示す。本実施例は、バイポーラトランジスタ素子形成工
程で、Ｎ−拡散層６が形成される点を除き、第１図に示
したＮチャネルＭＯ８ＦＥＴについての実施例と構成は
桐じであり、詳しい説明は省略する。
上述したキャパシタ構造は、半導体基板の素子が形成さ
れていない空領域に形成される。基板上のこのキャパシ
タの形成位置の一例を第５図に示す。第５図は半導体装
置の１チツプを示す上面図で、半導体チップ１０には電
源ライン１１および接地ライン１２が設りられ、各半導
体素子は素子領域１３内に形成されている。素子領域１
３の周囲にはポンディングパッド１４が設けられている
。
れていない空領域に形成される。基板上のこのキャパシ
タの形成位置の一例を第５図に示す。第５図は半導体装
置の１チツプを示す上面図で、半導体チップ１０には電
源ライン１１および接地ライン１２が設りられ、各半導
体素子は素子領域１３内に形成されている。素子領域１
３の周囲にはポンディングパッド１４が設けられている
。
一般にポンディングパッド１４の間の領域は空領域とな
っているため、この空領域を利用してキャパシタ１５を
形成させることができる。
っているため、この空領域を利用してキャパシタ１５を
形成させることができる。
電源ラインと接地ラインとの間のキャパシタ容量と、各
ラインの電位変動ΔＶ、との関係についての測定結果を
第６図に示す。この図に示１ように電位変動へＶはキャ
パシタ容量にほぼ反比例して減少する。これは各ライン
に乗っている交流成分をインピーダンスの低いキャパシ
タが吸収するためである。前述の実施例では、Ｃｏｘと
Ｃｊとの２つのキャパシタ成分を得ることができるため
、一定の面積内に効率よくキャパシタ容量を設けること
ができる。また、従来の半導体製造ブ１］セスによって
同時にキャパシタを形成させることができるため、余分
なプロセスを必要どすることもない。
ラインの電位変動ΔＶ、との関係についての測定結果を
第６図に示す。この図に示１ように電位変動へＶはキャ
パシタ容量にほぼ反比例して減少する。これは各ライン
に乗っている交流成分をインピーダンスの低いキャパシ
タが吸収するためである。前述の実施例では、Ｃｏｘと
Ｃｊとの２つのキャパシタ成分を得ることができるため
、一定の面積内に効率よくキャパシタ容量を設けること
ができる。また、従来の半導体製造ブ１］セスによって
同時にキャパシタを形成させることができるため、余分
なプロセスを必要どすることもない。
以上のとおり本発明によれば、半導体装置において、半
導体基板の素子が形成されていない領域に、電源ライン
と接地ラインとを両電極とするキャパシタを形成させ、
両ラインに生じた電位変動をこのキャパシタに吸収させ
るようにしたため、回路動作中、電源ラインおよび接地
ラインを安定化することができる。
導体基板の素子が形成されていない領域に、電源ライン
と接地ラインとを両電極とするキャパシタを形成させ、
両ラインに生じた電位変動をこのキャパシタに吸収させ
るようにしたため、回路動作中、電源ラインおよび接地
ラインを安定化することができる。
第１図は本発明をＮヂャネルＭＯ３ＦＥＴについて実施
した一例を示す説明図、第２図は第１図に示す実施例の
等価回路図、第３図は本発明をＰチャネルＭＯ３ＦＥＴ
について実施した一例を示す説明図、第４図は本発明を
バイポーラトランジスタについて実施した一例を示す説
明図、第５図は本発明に係るキャパシタの配置の一例を
示す説明図、第６図番よキャパシタ容量と電位変動との
関係を示すグラフ、第７図はワイヤボンディングされた
従来の半導体装置の説明図、第８図は第７図に示す半導
体装置の等価回路図、第９図は第８図に示す等価回路に
お（プる電位変動を示す図である。 １・・・Ｐ型基板、２・・・Ｎ＋拡散層、３・・・酸化
絶縁膜、４・・・Ａ１層、５・・・Ａ１電極、６・・・
Ｎ−拡散層、１０・・・半導体デツプ、１１・・・Ｔａ
’１Ｍライン、１２・・・接地ライン、１３・・・素子
領域、１４・・・ポンディングパッド、１５・・・キャ
パシタ、２０・・・半導体チップ、２１・・・電源ライ
ン、２２・・・接地ライン、２３・・・人出力バツフ１
．２４・・・ボンデ、イングパツド、２５・・・ボンデ
ィングワイヤ、２６・・リード線、２７・・・ＩＣパッ
ケージ、２８・・・電流ライン、２９・・・接地ライン
、３０・・・出力バッファ、３１・・・出力ライン。 出願人代理人 猪 股 清 ６ ！ 図 ５２２ 名３ 図 、 ＧＮＤ−ヨ考 ５５ 図 色６ 図 キャ） 、’５りＺ量［ｐＦ］ ｂ ７ 圓 も８ 図
した一例を示す説明図、第２図は第１図に示す実施例の
等価回路図、第３図は本発明をＰチャネルＭＯ３ＦＥＴ
について実施した一例を示す説明図、第４図は本発明を
バイポーラトランジスタについて実施した一例を示す説
明図、第５図は本発明に係るキャパシタの配置の一例を
示す説明図、第６図番よキャパシタ容量と電位変動との
関係を示すグラフ、第７図はワイヤボンディングされた
従来の半導体装置の説明図、第８図は第７図に示す半導
体装置の等価回路図、第９図は第８図に示す等価回路に
お（プる電位変動を示す図である。 １・・・Ｐ型基板、２・・・Ｎ＋拡散層、３・・・酸化
絶縁膜、４・・・Ａ１層、５・・・Ａ１電極、６・・・
Ｎ−拡散層、１０・・・半導体デツプ、１１・・・Ｔａ
’１Ｍライン、１２・・・接地ライン、１３・・・素子
領域、１４・・・ポンディングパッド、１５・・・キャ
パシタ、２０・・・半導体チップ、２１・・・電源ライ
ン、２２・・・接地ライン、２３・・・人出力バツフ１
．２４・・・ボンデ、イングパツド、２５・・・ボンデ
ィングワイヤ、２６・・リード線、２７・・・ＩＣパッ
ケージ、２８・・・電流ライン、２９・・・接地ライン
、３０・・・出力バッファ、３１・・・出力ライン。 出願人代理人 猪 股 清 ６ ！ 図 ５２２ 名３ 図 、 ＧＮＤ−ヨ考 ５５ 図 色６ 図 キャ） 、’５りＺ量［ｐＦ］ ｂ ７ 圓 も８ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の素子が形成されていない領域に、電
源ラインに接続された導電性の第１の層と、接地ライン
に接続された導電性の第２の層と、前記第１の層と前記
第２の層との間に形成された絶縁性の第３の層と、を設
け、前記電源ラインと前記接地ラインとの間に静電容量
をもたせるようにしたことを特徴とする半導体装置。 ２、第１の層が、半導体基板と導電性が異なる不純物を
前記半導体基板に拡散して形成した層であり、第３の層
が、前記第１の層上に形成した酸化膜層であり、第２の
層が前記第３の層上に形成した金属膜層であることを特
徴とする特許請求の範囲第１項記載の半導体装置。 ３、第２の層が、半導体基板と導電性が異なる不純物を
前記半導体基板に拡散して形成した層であり、第３の層
が、前記第２の層上に形成した酸化膜層であり、第１の
層が前記第３の層上に形成した金属膜層であることを特
徴とする特許請求の範囲第１項記載の半導体装置。 ４、半導体基板がＰ型半導体であり、第１の層がＮ型半
導体であることを特徴とする特許請求の範囲第２項記載
の半導体装置。 ５、半導体基板がＮ型半導体であり、第２の層がＰ型半
導体であることを特徴とする特許請求の範囲第３項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12833884A JPS617660A (ja) | 1984-06-21 | 1984-06-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12833884A JPS617660A (ja) | 1984-06-21 | 1984-06-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617660A true JPS617660A (ja) | 1986-01-14 |
Family
ID=14982323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12833884A Pending JPS617660A (ja) | 1984-06-21 | 1984-06-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617660A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132467A (ja) * | 1986-11-24 | 1988-06-04 | Mitsubishi Electric Corp | 集積回路 |
| JPS63310156A (ja) * | 1987-06-12 | 1988-12-19 | Nec Corp | 集積回路 |
| JPH01228158A (ja) * | 1988-03-08 | 1989-09-12 | Rohm Co Ltd | 半導体装置 |
| JPH02302074A (ja) * | 1989-05-16 | 1990-12-14 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0459959U (ja) * | 1990-10-01 | 1992-05-22 |
-
1984
- 1984-06-21 JP JP12833884A patent/JPS617660A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132467A (ja) * | 1986-11-24 | 1988-06-04 | Mitsubishi Electric Corp | 集積回路 |
| JPS63310156A (ja) * | 1987-06-12 | 1988-12-19 | Nec Corp | 集積回路 |
| JPH01228158A (ja) * | 1988-03-08 | 1989-09-12 | Rohm Co Ltd | 半導体装置 |
| JPH02302074A (ja) * | 1989-05-16 | 1990-12-14 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0459959U (ja) * | 1990-10-01 | 1992-05-22 |
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