JPH11163247A - 半導体装置およびリードフレーム - Google Patents

半導体装置およびリードフレーム

Info

Publication number
JPH11163247A
JPH11163247A JP9329925A JP32992597A JPH11163247A JP H11163247 A JPH11163247 A JP H11163247A JP 9329925 A JP9329925 A JP 9329925A JP 32992597 A JP32992597 A JP 32992597A JP H11163247 A JPH11163247 A JP H11163247A
Authority
JP
Japan
Prior art keywords
pin
semiconductor device
inner lead
pins
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9329925A
Other languages
English (en)
Inventor
Seiji Narui
誠司 成井
Yutaka Ito
伊藤　　豊
Hidetoshi Iwai
秀俊 岩井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP9329925A priority Critical patent/JPH11163247A/ja
Publication of JPH11163247A publication Critical patent/JPH11163247A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body

Abstract

(57)【要約】 【課題】 ＮＣピンに静電破壊保護を施すことにより、
耐静電ノイズ性能を大幅に向上する。 【解決手段】 内部回路ＳＣに無接続のＮＣピンＰ１，
Ｐ２がボンディングワイヤ４を介して静電破壊保護回路
５1 が設けられたＮＣピン専用の所定のボンディングパ
ッドＢＰＮに接続されており、ＮＣピンＰ１，Ｐ２に静
電ノイズが印加されても、過電圧を吸収し、ＮＣピンＰ
１，Ｐ２に隣接するピンへの静電放電によるデバイスの
破壊を防止している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
リードフレームに関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）など
の耐静電ノイズの向上に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】本発明者が検討したところによれば、Ｄ
ＲＡＭメモリなどの半導体装置において、Ｉ／Ｏピンな
どの入力端子と内部回路である入力回路間には、抵抗挿
入、ＰＮダイオード、抵抗およびＰＮダイオードの組合
せおよび抵抗とＭＯＳトランジスタの組合せなどから構
成された静電破壊保護回路が設けられており、この保護
回路によって過電圧を吸収し、静電放電によるデバイス
の破壊を防止している。
【０００３】なお、この種の半導体装置について詳しく
述べてある例としては、昭和５９年１１月３０日、株式
会社オーム社発行、社団法人 電子通信学会編（編）、
「ＬＳＩハンドブック」Ｐ６７９があり、この文献に
は、過電圧を吸収してデバイスの静電破壊を保護する保
護回路の構成などが記載されている。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
な半導体装置では、次のような問題点があることが本発
明者により見い出された。
【０００５】すなわち、静電破壊保護回路は、どこにも
接続されない端子、すなわち、ＮＣ（Ｎｏ Ｃｏｎｎｅ
ｃｔｉｏｎ）ピンに設けられておらず、このＮＣピンに
静電放電が生じると隣接するＩ／Ｏピンに放電し、この
静電放電によって静電破壊保護回路の規定以上の急峻な
パルスが発生してしまい、内部回路のデバイスを破壊し
てしまう恐れがある。
【０００６】本発明の目的は、ＮＣピンに静電破壊保護
を施すことにより、耐静電ノイズ性能を大幅に向上する
ことのできる半導体装置およびリードフレームを提供す
ることにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【０００９】すなわち、本発明の半導体装置は、半導体
チップと無接続のＮＣピンに静電放電によるデバイスの
破壊を防止する静電破壊保護回路を接続したものであ
る。
【００１０】また、本発明の半導体装置は、前記静電破
壊保護回路が、半導体チップ上に形成され、ＮＣピンと
静電破壊保護回路とがボンディングワイヤを介して接続
されているものである。
【００１１】それらにより、ＮＣピンに印加された静電
ノイズを高容量の電源電圧または基準電位に放電するこ
とができるので、低コストで、かつ容易にＮＣピンに隣
接するインナリードへの放電を防止することができる。
【００１２】さらに、本発明の半導体装置は、半導体チ
ップと無接続のＮＣピンにおけるインナリードの先端部
と電源用ピンのインナリードとのクリアランスを小さく
し、該ＮＣピンから印加される静電ノイズを電源用ピン
のインナリードに放電しやすい形状としたものである。
【００１３】また、本発明の半導体装置は、前記電源用
ピンのインナリードが、電源供給用の電極が一括してボ
ンディングされる第１の補助リードよりなるものであ
る。
【００１４】さらに、本発明の半導体装置は、半導体チ
ップと無接続のＮＣピンにおけるインナリードの先端部
と基準電位用ピンのインナリードとのクリアランスを小
さくし、該ＮＣピンから印加される静電ノイズを放電し
やすい形状としたものである。
【００１５】また、本発明の半導体装置は、前記基準電
位用ピンのインナリードが、基準電位供給用の電極が一
括してボンディングされる第２の補助リードよりなるも
のである。
【００１６】それにより、ＮＣピンから隣接するピンへ
の静電放電によるデバイスの破壊やピンリークなどを防
止することができる。
【００１７】さらに、本発明のリードフレームは、半導
体チップと無接続のＮＣピンにおけるインナリードの先
端部と電源用ピンまたは基準電位用ピンのいずれかのイ
ンナリードとのクリアランスを小さくし、該ＮＣピンか
ら印加される静電ノイズを電源用ピンまたは基準電位用
のいずれかのインナリードに放電しやすい形状としたも
のである。
【００１８】また、本発明のリードフレームは、前記電
源用ピンのインナリードが、電源供給用の電極が一括し
てボンディングされる第１の補助リードであり、前記基
準電位用ピンのインナリードが基準電位供給用の電極が
一括してボンディングされる第２の補助リードよりなる
ものである。
【００１９】それらにより、ＮＣピンに印加された静電
ノイズを高容量の電源電圧または基準電位に放電するこ
とができるので、低コストで、かつ容易にＮＣピンに隣
接するインナリードへの放電を防止することができる。
【００２０】以上のことにより、半導体装置の耐静電ノ
イズ性能を向上することができ、半導体装置の信頼性を
大幅に向上することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００２２】（実施の形態１）図１は、本発明の実施の
形態１による半導体装置の説明図、図２は、本発明の実
施の形態１によるＮＣピンおよび静電破壊保護回路の説
明図、図３は、本発明の実施の形態１による半導体装置
に設けられたＩ／Ｏピンと接続される静電破壊保護回路
の回路図、図４は、本発明の実施の形態１による半導体
装置に設けられたＩ／Ｏピン以外のピンと接続される静
電破壊保護回路の回路図、図５、図６は、本発明の実施
の形態１によるＩ／Ｏピン以外のピンと接続される静電
破壊保護回路のデバイス構成の説明図である。
【００２３】本実施の形態１において、ＤＲＡＭなどの
半導体装置１は、図１に示すように、総ピン数が５４ピ
ンを有しており、たとえば、表面実装形パッケージの一
種であるＳＯＪ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｊ−ｌ
ｅａｄｅｄ Ｐａｃｋａｇｅ）形の樹脂封止パッケージ
からなっている。
【００２４】また、半導体装置１は、半導体チップ２の
中央部に設けられた電極であるボンディングパッドＢＰ
が配置され、その半導体チップ２の上方には、ポリミイ
ドテープなどの絶縁テープを介してリードフレーム３が
位置するＬＯＣ構造となっている。
【００２５】さらに、半導体チップ２のボンディングパ
ッドＢＰ近傍には、該ボンディングパッドＢＰとボンデ
ィングワイヤ４を介してそれぞれ電気的に接続が行われ
るインナリード３ａが位置しており、このインナリード
３ａが延在して外部接続線となるアウタリード３ｂが構
成されている。
【００２６】また、リードフレーム３には、電源電圧Ｖ
CCを供給する棒状のバスバー（電源用ピン、第１の補助
リード）ＢＢ１およびグランド電位（基準電位）ＶSSを
供給する、同じく棒状のバスバー（基準電位用ピン、第
２の補助リード）ＢＢ２がボンディングパッドＢＰの周
辺近傍に設けられており、電源電圧ＶCCまたはグランド
電位ＶSSが供給されるパッドＢＰは、このバスバーＢＢ
１，ＢＢ２とボンディングワイヤ４により電気的に接続
されている。
【００２７】さらに、半導体チップ２ならびにインナリ
ード３ａは、たとえば、エポキシレジンなどの樹脂体に
より封止されており、この封止された樹脂体の対向する
１対の側面からアウタリード３ｂが突出して設けられて
おり、当該アウタリード３ｂは、Ｊ字状に屈曲形成され
ている。
【００２８】また、半導体装置１には、どこにも接続さ
れない状態のＮＣピンＰ１，Ｐ２（１５ピン、３６ピ
ン）が設けられており、ＮＣピンＰ１には、電源電圧Ｖ
CCが供給される電源用ピン（１４ピン）ならびにアクセ
スがリードかライトかを指定するライトイネーブル信号
／ＷＥが入力される回路と接続されるピン（１６ピン）
が隣接している。
【００２９】さらに、ＮＣピンＰ２は、アドレス信号が
入力されるアドレスピン（３５ピン）およびクロックイ
ネーブル信号ＣＫＥが入力される回路に接続されるピン
（３７ピン）が隣接している。
【００３０】そして、これらＮＣピンＰ１，Ｐ２も、ボ
ンディングワイヤ４を介して、ＮＣピン専用の所定のボ
ンディングパッドＢＰＮに電気的に接続されている。
【００３１】また、それぞれのインナリード３ａと電気
的に接続された各々のボンディングパッドＢＰの近傍に
は、図２に示すように、それぞれ静電破壊（以下、ＥＳ
Ｄという）保護回路５が設けられており、このＥＳＤ保
護回路５を介してボンディングパッドＢＰと内部回路Ｓ
Ｃとが電気的に接続されており、該ＥＳＤ保護回路５に
よって過電圧を吸収し、静電放電によるデバイスの破壊
を防止している。同様に、ＮＣピン専用のボンディング
パッドＢＰＮの近傍にもＥＳＤ保護回路５1 が設けられ
ている。
【００３２】さらに、ＥＳＤ保護回路５は、データ入出
力用のＩ／Ｏピン用のＥＳＤ保護回路５ａと、Ｉ／Ｏピ
ン以外に用いられるＥＳＤ保護回路５ｂとの２回路があ
り、ＥＳＤ保護回路５1 の構成もＩ／Ｏピン以外に用い
られるＥＳＤ保護回路５ｂと同じとなっている。
【００３３】また、ＥＳＤ保護回路５ａは、図３に示す
ように、ＰチャネルＭＯＳトランジスタと、Ｎチャネル
ＭＯＳトランジスタとから構成され、入出力バッファを
兼ねた回路構成となっている。このＥＳＤ保護素子１０
ａは、Ｉ／Ｏピン用のインナリード３ａと接続されるボ
ンディングパッドＢＰの近傍に設けられている。
【００３４】さらに、Ｉ／Ｏピン以外のインナリード３
ａと接続されるＥＳＤ保護回路５ｂも、図３に示すよう
に、同じくボンディングパッドＢＰ、ＢＰＮの近傍に設
けられている。
【００３５】このＥＳＤ保護回路５1 は、図４に示すよ
うに、ＮＰＮ構造のトランジスタＴ１，Ｔ２、Ｎチャネ
ルＭＯＳ構造のトランジスタＴ３ならびに抵抗Ｒによっ
て構成されている。
【００３６】また、トランジスタＴ１のコレクタおよび
ベース、トランジスタＴ２のコレクタは、ボンディング
パッドＢＰＮと電気的に接続されており、トランジスタ
Ｔ１のエミッタは、トランジスタＴ２のベースと電気的
に接続され、トランジスタＴ２のエミッタが基準電位で
あるグランド電位ＶSSに電気的に接続されており、一種
のサイリスタ構成となっており、このサイリスタ構成の
トランジスタＴ１，Ｔ２をＯＮさせることによって、静
電ノイズをディスチャージパスさせている。
【００３７】さらに、抵抗Ｒの一方の接続部は、ボンデ
ィングパッドＢＰ，ＢＰＮと電気的に接続されており、
抵抗Ｒの他方の接続部は、トランジスタＴ３の一方の接
続部と電気的に接続され、トランジスタＴ３のゲートと
他方の接続部とは、グランド電位ＶSSと電気的に接続さ
れている。ここで、静電ノイズのディスチャージパス
は、前述したグランド電位ＶSSではなく、電源電圧ＶCC
であってもよい。
【００３８】また、このトランジスタＴ３は、前述した
サイリスタ構成のトランジスタＴ１，Ｔ２のスイッチン
グ時間を短時間化するための、いわゆる、クランプトラ
ンジスタとして設けられている。
【００３９】図４では、ＮＣピンＰ１，Ｐ２と接続され
るＥＳＤ保護回路５1 について示したが、アドレスピン
などと接続されるＥＳＤ保護素子５ｂでは、抵抗Ｒの他
方の接続部が内部回路に接続されていることになる。
【００４０】そして、このＥＳＤ保護回路５ｂのデバイ
ス構成は、図５、図６に示すように、たとえば、半導体
チップであるＰ形シリコン基板ＰＫ上にはＮウェルＷが
形成されており、そのＮウェルＷの中央部には、トラン
ジスタＴ１のベースとして機能する不純物領域、いわゆ
る、Ｐ形の拡散層Ｋ１が形成され、その拡散層Ｋ１を挟
んだ両側の位置には、トランジスタＴ１のエミッタなら
びにコレクタとして機能するＮ形の拡散層Ｋ２、Ｋ３が
形成されている。
【００４１】また、一方の拡散層Ｋ３の近傍には、トラ
ンジスタＴ２のエミッタならびにトランジスタＴ３の他
方の接続部として機能するＮ形の拡散層Ｋ４が形成され
ており、これら拡散層Ｋ３，Ｋ４に挟まれたＰ形シリコ
ン基板の位置がトランジスタＴ２のベースとして機能す
る。
【００４２】さらに、トランジスタＴ３は、Ｐ形シリコ
ン基板ＰＫ上に前述した拡散層Ｋ４と、同じくトランジ
スタＴ３の一方の接続部として機能するＮ形の拡散層Ｋ
５との中央部にゲートとして機能するチャネルが形成さ
れ、そのチャネルの上方にトランジスタＴ３のゲートＧ
が形成されている。
【００４３】また、抵抗Ｒの一方の接続部が拡散層Ｋ
１，Ｋ２と接続され、抵抗Ｒの他方の接続部が拡散層Ｋ
５ならびに静電ノイズをディスチャージパスさせる電源
電圧ＶCCと接続されている。
【００４４】たとえば、ＮＣピンＰ１に静電ノイズが印
加された場合、この静電ノイズは、ＮＣピンＰ１からボ
ンディングワイヤ４を介してＥＳＤ保護回路５ｂに入力
されることになる。そして、このＥＳＤ保護回路５ｂに
よって過電圧を吸収するので、隣接するアドレスピンな
どのインナリード３ａに静電ノイズが放電することがな
くなる。
【００４５】それにより、本実施の形態１では、ＮＣピ
ンＰ１，Ｐ２にＥＳＤ保護回路５ｂを設けたことによ
り、ＮＣピンＰ１，Ｐ２に印加された静電ノイズが隣接
するインナリード３ａに放電するデバイスの破壊やピン
リークなどを防止することができ、半導体装置１の耐ノ
イズ性能を大幅に向上することができる。
【００４６】（実施の形態２）図７は、本発明の実施の
形態２による半導体装置の説明図、図８は、本発明の実
施の形態２によるＮＣピンおよびその近傍のリードフレ
ームの説明図である。
【００４７】本実施の形態２においては、半導体装置１
のＮＣピンＰ１，Ｐ２におけるインナリード３ａの先端
部が三角形状に形成され、該ＮＣピンＰ１，Ｐ２の三角
形状の先端部近傍に位置するバスバーＢＢ１，ＢＢ２も
突出して形成されている。また、バスバーＢＢ１，ＢＢ
２の突出した先端部は、ＮＣピンＰ１，Ｐ２の三角形状
の先端部との放電が行われやすいように三角形状となっ
ており、これらバスバーＢＢ１，ＢＢ２の先端部とＮＣ
ピンＰ１，Ｐ２のインナリード３ａにける先端部とのク
リアランスは、他のインナリード３ａとバスバーＢＢ
１，ＢＢ２とのクリアランスならびにＮＣピンＰ１，Ｐ
２と該ＮＣピンＰ１，Ｐ２に隣接するインナリード３ａ
とのクリアランスよりも小さくなっている。
【００４８】また、ＮＣピンＰ１，Ｐ２以外のピンと接
続されるボンディングパッドＢＰには、ＥＳＤ保護回路
５が設けられているが、該ＮＣピンＰ１，Ｐ２には、Ｅ
ＳＤ保護回路は設けられていない。
【００４９】たとえば、ＮＣピンＰ１に静電ノイズが印
加されると、静電ノイズは、図８に示すように、隣接す
る他のインナリードなどに放電することなく、最もクリ
アランスの小さいＮＣピンＰ１のインナリード３ａの先
端部から該インナリード３ａの先端部近傍のバスバーＢ
Ｂ１における突出した先端部に静電ノイズが放電される
ことになる。
【００５０】静電ノイズが放電されたバスバーＢＢ１
は、前述したように容量が大きい電源電圧ピンと接続さ
れているので、半導体装置１の動作を影響を与えること
なく放電された静電ノイズを吸収することができる。
【００５１】それにより、本実施の形態２おいては、リ
ードフレーム３のＮＣピンＰ１，Ｐ２ならびにそのＮＣ
ピンＰ１，Ｐ２の近傍のバスバーＢＢ１，ＢＢ２に突起
部を設けたことにより、ＮＣピンＰ１，Ｐ２に印加され
た静電ノイズが隣接するインナリード３ａに放電するこ
とによって発生するデバイスの破壊やピンリークなどを
低コストで、容易に防止することができ、半導体装置１
の耐ノイズ性能を大幅に向上することができる。
【００５２】また、本実施の形態２においては、ＮＣピ
ンＰ１，Ｐ２とバスバーＢＢ１，ＢＢ２との両方に突出
部を設けたが、図９や図１０に示すように、ＮＣピンＰ
１，Ｐ２またはバスバーＢＢ１，ＢＢ２のいずれか一方
に突出部を設けるようにしても、良好にＮＣピンＰ１，
Ｐ２に印加されたノイズを電源ラインやグランドライン
に放電することができる。
【００５３】さらに、ＮＣピンＰ１，Ｐ２やバスバーＢ
Ｂ１，ＢＢ２に突起を設けるのではなく、図１１，図１
２に示すように、バスバーＢＢ１，ＢＢ２とインナーリ
ード３ａの端部とのクリアランスを全体的に小さくする
ことによってＮＣピンＰ１，Ｐ２とバスバーＢＢ１，Ｂ
Ｂ２との放電が行われ易いようにしてもよい。
【００５４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５６】（１）本発明によれば、ＮＣピンと電源用
ピンのインナリードとのクリアランスを小さくしたリー
ドフレームの構成によって、ＮＣピンに印加された静電
ノイズを低コストで、かつ容易に高容量の電源電圧また
は基準電位に放電することができるので、ＮＣピンに隣
接するインナリードへの放電を防止することができる。
【００５７】（２）また、本発明では、ＮＣピンに静電
破壊保護回路を接続することにより、静電ノイズが印加
されてもＮＣピンに隣接するインナリードに放電するこ
となく過電圧を吸収することができる。
【００５８】（３）さらに、本発明においては、上記
（１）、（２）により、静電放電によるデバイスの破壊
やピンリークなどを防止することができるので、半導体
装置の耐ノイズ性能を大幅に向上することができ、信頼
性の高い製品を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置の説明
図である。
【図２】本発明の実施の形態１によるＮＣピンおよび静
電破壊保護回路の説明図である。
【図３】本発明の実施の形態１による半導体装置に設け
られたＩ／Ｏピンと接続される静電破壊保護回路の回路
図である。
【図４】本発明の実施の形態１による半導体装置に設け
られたＩ／Ｏピン以外のピンと接続される静電破壊保護
回路の回路図である。
【図５】本発明の実施の形態１によるＩ／Ｏピン以外の
ピンと接続される静電破壊保護回路のデバイス構成の説
明図である。
【図６】図５のＡ’−Ａ”断面の説明図である。
【図７】本発明の実施の形態２による半導体装置の説明
図である。
【図８】本発明の実施の形態２によるＮＣピンおよびそ
の近傍のリードフレームの説明図である。
【図９】本発明の他の実施の形態による半導体装置の一
例の説明図である。
【図１０】本発明の他の実施の形態による半導体装置の
他の例の説明図である。
【図１１】本発明の他の実施の形態による半導体装置の
説明図である。
【図１２】本発明の他の実施の形態によるＮＣピンおよ
びその近傍のリードフレームの説明図である。
【符号の説明】
１ 半導体装置 ２ 半導体チップ ３ リードフレーム ３ａ インナリード ３ｂ アウタリード ４ ボンディングワイヤ ５ 静電破壊保護回路 ５1 静電破壊保護回路 ５ａ 静電破壊保護回路 ５ｂ 静電破壊保護回路 Ｐ１，Ｐ２ ＮＣピン ＢＰ ボンディングパッド ＳＣ 内部回路 ＢＢ１ バスバー（電源用ピン、第１の補助リード） ＢＢ２ バスバー（基準電位用ピン、第２の補助リー
ド） ＶCC 電源電圧 ＶSS グランド電位（基準電位） ＢＰＮ ボンディングパッド Ｔ１〜Ｔ３ トランジスタ Ｒ 抵抗 ＰＫ シリコン基板 Ｗ Ｎウェル Ｋ１〜Ｋ５ 拡散層 Ｇ ゲート

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと無接続のＮＣピンを有し
    た半導体装置であって、前記ＮＣピンに静電放電による
    デバイスの破壊を防止する静電破壊保護回路を接続した
    ことを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、前
    記静電破壊保護回路が、半導体チップ上に形成され、前
    記ＮＣピンと前記静電破壊保護回路とがボンディングワ
    イヤを介して接続されていることを特徴とする半導体装
    置。
  3. 【請求項３】 半導体チップの上方にインナリードが位
    置し、前記半導体チップ上に設けられた電極と前記イン
    ナリードの先端部がボンディングワイヤにより接続され
    る半導体装置であって、半導体チップと無接続のＮＣピ
    ンにおけるインナリードの先端部と電源用ピンのインナ
    リードとのクリアランスを小さくし、前記ＮＣピンから
    印加される静電ノイズを前記電源用ピンのインナリード
    に放電しやすい形状としたことを特徴とする半導体装
    置。
  4. 【請求項４】 請求項３記載の半導体装置において、前
    記電源用ピンのインナリードが、電源供給用の電極が一
    括してボンディングされる第１の補助リードであること
    を特徴とする半導体装置。
  5. 【請求項５】 半導体チップの上方にインナリードが位
    置し、前記半導体チップ上に設けられた電極と前記イン
    ナリードの先端部がボンディングワイヤにより接続され
    る半導体装置であって、半導体チップと無接続のＮＣピ
    ンにおけるインナリードの先端部と基準電位用ピンのイ
    ンナリードとのクリアランスを小さくし、前記ＮＣピン
    から印加される静電ノイズを放電しやすい形状としたこ
    とを特徴とする半導体装置。
  6. 【請求項６】 請求項５記載の半導体装置において、前
    記基準電位用ピンのインナリードが、基準電位供給用の
    電極が一括してボンディングされる第２の補助リードで
    あることを特徴とする半導体装置。
  7. 【請求項７】 半導体チップの上方にインナリードが位
    置し、前記半導体チップ上に設けられた電極と前記イン
    ナリードの先端部がボンディングワイヤにより接続され
    るリードフレームであって、半導体チップと無接続のＮ
    Ｃピンにおけるインナリードの先端部と電源用ピンまた
    は基準電位用ピンのいずれかのインナリードとのクリア
    ランスを小さくし、前記ＮＣピンから印加される静電ノ
    イズを前記電源用ピンまたは前記基準電位用のインナリ
    ードに放電しやすい形状としたことを特徴とするリード
    フレーム。
  8. 【請求項８】 請求項７記載のリードフレームにおい
    て、前記電源用ピンのインナリードが、電源供給用の電
    極が一括してボンディングされる第１の補助リードであ
    り、前記基準電位用ピンのインナリードが基準電位供給
    用の電極が一括してボンディングされる第２の補助リー
    ドであることを特徴とするリードフレーム。
JP9329925A 1997-12-01 1997-12-01 半導体装置およびリードフレーム Pending JPH11163247A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9329925A JPH11163247A (ja) 1997-12-01 1997-12-01 半導体装置およびリードフレーム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9329925A JPH11163247A (ja) 1997-12-01 1997-12-01 半導体装置およびリードフレーム

Publications (1)

Publication Number Publication Date
JPH11163247A true JPH11163247A (ja) 1999-06-18

Family

ID=18226811

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9329925A Pending JPH11163247A (ja) 1997-12-01 1997-12-01 半導体装置およびリードフレーム

Country Status (1)

Country Link
JP (1) JPH11163247A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1301555C (zh) * 2002-11-12 2007-02-21 胜华科技股份有限公司 使集成电路可承受高压静电放电的氧化铟锡走线方法
US7242093B2 (en) 2002-07-29 2007-07-10 Nec Electronics Corporation Semiconductor device
JP2007227825A (ja) * 2006-02-27 2007-09-06 Denso Corp Ｉｃパッケージ、電子制御装置およびインターポーザ基板
TWI489614B (zh) * 2008-06-17 2015-06-21 Semiconductor Energy Lab 半導體裝置
WO2017208343A1 (ja) * 2016-05-31 2017-12-07 三菱電機株式会社 半導体装置、内燃機関用点火装置及び内燃機関システム
CN114496999A (zh) * 2021-09-06 2022-05-13 上海芯圣电子股份有限公司 一种减小寄生电阻的芯片封装结构

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7242093B2 (en) 2002-07-29 2007-07-10 Nec Electronics Corporation Semiconductor device
CN1301555C (zh) * 2002-11-12 2007-02-21 胜华科技股份有限公司 使集成电路可承受高压静电放电的氧化铟锡走线方法
JP2007227825A (ja) * 2006-02-27 2007-09-06 Denso Corp Ｉｃパッケージ、電子制御装置およびインターポーザ基板
TWI489614B (zh) * 2008-06-17 2015-06-21 Semiconductor Energy Lab 半導體裝置
WO2017208343A1 (ja) * 2016-05-31 2017-12-07 三菱電機株式会社 半導体装置、内燃機関用点火装置及び内燃機関システム
JPWO2017208343A1 (ja) * 2016-05-31 2018-10-18 三菱電機株式会社 半導体装置、内燃機関用点火装置及び内燃機関システム
CN114496999A (zh) * 2021-09-06 2022-05-13 上海芯圣电子股份有限公司 一种减小寄生电阻的芯片封装结构
CN114496999B (zh) * 2021-09-06 2023-10-24 上海芯圣电子股份有限公司 一种减小寄生电阻的芯片封装结构

Similar Documents

Publication Publication Date Title
JP4213323B2 (ja) 静電放電保護回路
US4924339A (en) Input protecting circuit in use with a MOS semiconductor device
US5949109A (en) Semiconductor device having input protection circuit
US6043539A (en) Electro-static discharge protection of CMOS integrated circuits
JPH02119262A (ja) 半導体装置
JPH0621320A (ja) 半導体集積回路装置
US5818086A (en) Reinforced ESD protection for NC-pin adjacent input pin
US6489672B2 (en) Integrated circuit package architecture with improved electrostatic discharge protection
TW538519B (en) An integrated circuit including esd circuits for a multi-chip module and a method therefor
JP2830783B2 (ja) 半導体装置
JP2001169594A (ja) モータ駆動装置
JPH11163247A (ja) 半導体装置およびリードフレーム
JP3111938B2 (ja) 半導体装置
JPH05218289A (ja) 半導体パワー・ダイを保護する方法およびパワー・デバイスのリード部に装着した保護回路
KR100263866B1 (ko) 반도체장치
US6246122B1 (en) Electrostatic discharge protective schemes for integrated circuit packages
JP2890269B2 (ja) 半導体装置
JP3063711B2 (ja) 半導体集積回路
KR100639221B1 (ko) 반도체회로용 정전기 보호소자
JPH0766370A (ja) 半導体装置
JP3006627B2 (ja) 過電圧保護回路
JPS617660A (ja) 半導体装置
JP2000133775A (ja) 保護素子
JP3535687B2 (ja) 半導体装置
JPH06140564A (ja) 静電保護チップを具えた半導体装置