JPH0766370A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0766370A JPH0766370A JP21658893A JP21658893A JPH0766370A JP H0766370 A JPH0766370 A JP H0766370A JP 21658893 A JP21658893 A JP 21658893A JP 21658893 A JP21658893 A JP 21658893A JP H0766370 A JPH0766370 A JP H0766370A
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- semiconductor device
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- internal circuit
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Abstract
(57)【要約】
【目的】 本発明は、静電破壊耐量を充分確保しなが
ら、集積度を低下させることのない半導体装置を提供す
ることを目的とする。 【構成】 内部回路８０を形成したチップ８１がパッケ
ージ８２に封止されている。前記パッケージ８２の外側
面には複数のリード端子８３が列状に配置されている。
前記リード端子８３は前記内部回路８０を静電破壊から
保護する第１の保護装置８４を介してそれぞれ前記内部
回路８０に接続されている。列の両端部に配置されたリ
ード端子８３ａには第１の保護装置より静電破壊耐量の
大きな第２の保護装置８４ａが接続されている。
ら、集積度を低下させることのない半導体装置を提供す
ることを目的とする。 【構成】 内部回路８０を形成したチップ８１がパッケ
ージ８２に封止されている。前記パッケージ８２の外側
面には複数のリード端子８３が列状に配置されている。
前記リード端子８３は前記内部回路８０を静電破壊から
保護する第１の保護装置８４を介してそれぞれ前記内部
回路８０に接続されている。列の両端部に配置されたリ
ード端子８３ａには第１の保護装置より静電破壊耐量の
大きな第２の保護装置８４ａが接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、静電気による内部回路
の破壊を防止する保護回路を備えた半導体装置に関する
ものである。
の破壊を防止する保護回路を備えた半導体装置に関する
ものである。
【０００２】半導体装置を持ち運んだり取り扱う場合、
作業者あるいは半導体装置のパッケージに帯電した帯電
荷により静電気放電が発生し、内部回路を破壊すること
がある。そこで、静電気放電による内部回路の破壊を防
止する保護回路を備えた半導体装置が提案されている。
近年、半導体装置の高集積化が益々進んでおり、前記保
護回路を備えた半導体装置に於ても、充分な静電破壊耐
量を確保しながら、集積度の向上を図ることが要請され
ている。
作業者あるいは半導体装置のパッケージに帯電した帯電
荷により静電気放電が発生し、内部回路を破壊すること
がある。そこで、静電気放電による内部回路の破壊を防
止する保護回路を備えた半導体装置が提案されている。
近年、半導体装置の高集積化が益々進んでおり、前記保
護回路を備えた半導体装置に於ても、充分な静電破壊耐
量を確保しながら、集積度の向上を図ることが要請され
ている。
【０００３】
【従来の技術】静電破壊に対する保護回路を備えた従来
の半導体装置の一例を図１２〜図１４に従って説明す
る。図１２に示すように、ＤＩＰ型のパッケージ５１で
封止された半導体装置はそのパッケージ５１が合成樹脂
で形成されている。前記パッケージ５１の両側部にはそ
れぞれ多数本のリード端子５０が配置され、同リード端
子５０はすべて同一長さに形成されている。
の半導体装置の一例を図１２〜図１４に従って説明す
る。図１２に示すように、ＤＩＰ型のパッケージ５１で
封止された半導体装置はそのパッケージ５１が合成樹脂
で形成されている。前記パッケージ５１の両側部にはそ
れぞれ多数本のリード端子５０が配置され、同リード端
子５０はすべて同一長さに形成されている。
【０００４】図１３に示すように、前記パッケージ５１
内にはチップ５２が封止され、同チップ５２内の周囲に
は多数のパッド５４が形成されている。前記パッド５４
はワイヤ６０で前記リード端子５０にそれぞれ接続され
ている。
内にはチップ５２が封止され、同チップ５２内の周囲に
は多数のパッド５４が形成されている。前記パッド５４
はワイヤ６０で前記リード端子５０にそれぞれ接続され
ている。
【０００５】前記チップ５２上には内部回路６１が形成
され、前記各パッド５４はそれぞれ同一の保護回路５５
を介して同内部回路６１に接続される。そして、前記各
保護回路５５は静電気による内部回路６１の破壊を防止
するように動作する。
され、前記各パッド５４はそれぞれ同一の保護回路５５
を介して同内部回路６１に接続される。そして、前記各
保護回路５５は静電気による内部回路６１の破壊を防止
するように動作する。
【０００６】前記保護回路５５の一例を図１４に従って
説明する。前記保護回路５５はポリＳｉ抵抗５６と、拡
散抵抗５７及びＮチャネルＭＯＳトランジスタ５８，５
９とから構成されている。前記パッド５４は直列に接続
されたポリＳｉ抵抗５６及び拡散抵抗５７を介して内部
回路６１に接続されている。
説明する。前記保護回路５５はポリＳｉ抵抗５６と、拡
散抵抗５７及びＮチャネルＭＯＳトランジスタ５８，５
９とから構成されている。前記パッド５４は直列に接続
されたポリＳｉ抵抗５６及び拡散抵抗５７を介して内部
回路６１に接続されている。
【０００７】前記トランジスタ５８のドレインは前記抵
抗５６，５７間に接続され、同トランジスタ５８のゲー
ト及びソースは内部回路６１の低電位側電源Ｖｓｓに接
続される。前記トランジスタ５９のドレインは前記抵抗
５７と内部回路６１との間に接続され、同トランジスタ
５９のゲート及びソースは内部回路６１の低電位側電源
Ｖｓｓに接続される。そして、トランジスタ５８のサイ
ズはトランジスタ５９のサイズより大きく設定されてい
る。
抗５６，５７間に接続され、同トランジスタ５８のゲー
ト及びソースは内部回路６１の低電位側電源Ｖｓｓに接
続される。前記トランジスタ５９のドレインは前記抵抗
５７と内部回路６１との間に接続され、同トランジスタ
５９のゲート及びソースは内部回路６１の低電位側電源
Ｖｓｓに接続される。そして、トランジスタ５８のサイ
ズはトランジスタ５９のサイズより大きく設定されてい
る。
【０００８】次に、このように構成された保護回路の動
作を説明する。パッケージ５１に静電気が帯電して、低
電位側電源Ｖｓｓの電位が上昇している状態で、リード
端子５０が電流容量の大きな低電位の物体に接触する
と、パッド５４と電源Ｖｓｓとの間に大きな電位差が生
じる。
作を説明する。パッケージ５１に静電気が帯電して、低
電位側電源Ｖｓｓの電位が上昇している状態で、リード
端子５０が電流容量の大きな低電位の物体に接触する
と、パッド５４と電源Ｖｓｓとの間に大きな電位差が生
じる。
【０００９】すると、トランジスタ５８，５９がオンさ
れ、パッケージ５１に帯電した帯電荷は同トランジスタ
５８，５９を介して外部に放電される。従って、パッケ
ージ５１に帯電した帯電荷は保護回路５５を介して外部
へ放電されるので、内部回路６１の破壊が未然に防止さ
れる。
れ、パッケージ５１に帯電した帯電荷は同トランジスタ
５８，５９を介して外部に放電される。従って、パッケ
ージ５１に帯電した帯電荷は保護回路５５を介して外部
へ放電されるので、内部回路６１の破壊が未然に防止さ
れる。
【００１０】このとき、前記帯電荷は各保護回路５５に
おいて、大部分がトランジスタ５８を介して外部へ放電
され、トランジスタ５９は内部回路近傍の電源Ｖｓｓレ
ベルを速やかに低下させるように動作する。
おいて、大部分がトランジスタ５８を介して外部へ放電
され、トランジスタ５９は内部回路近傍の電源Ｖｓｓレ
ベルを速やかに低下させるように動作する。
【００１１】また、内部回路６１の通常の使用状態で
は、パッド５４の電位は電源Ｖｓｓの電位と同一、もし
くはそれ以上となるため、前記トランジスタ５８，５９
はオフ状態に維持される。
は、パッド５４の電位は電源Ｖｓｓの電位と同一、もし
くはそれ以上となるため、前記トランジスタ５８，５９
はオフ状態に維持される。
【００１２】
【発明が解決しようとする課題】ところが、上記半導体
装置を取り扱う場合、パッケージ５１の４隅近傍に位置
するリード端子が他のリード端子に先立って、人体ある
いは作業台等の低電位物体に接触することが多い。
装置を取り扱う場合、パッケージ５１の４隅近傍に位置
するリード端子が他のリード端子に先立って、人体ある
いは作業台等の低電位物体に接触することが多い。
【００１３】すると、パッケージ５１に帯電された帯電
荷は４隅近傍のリード端子に接続された保護回路５５を
介して集中的に放電されることになる。この結果、当該
保護回路５５において大きな放電電流によりトランジス
タ５８が破壊され、さらに内部回路６１からパッド５４
に放電電流が流れる状態となって、内部回路６１が破壊
されることがある。
荷は４隅近傍のリード端子に接続された保護回路５５を
介して集中的に放電されることになる。この結果、当該
保護回路５５において大きな放電電流によりトランジス
タ５８が破壊され、さらに内部回路６１からパッド５４
に放電電流が流れる状態となって、内部回路６１が破壊
されることがある。
【００１４】そこで、このような保護回路５５及び内部
回路６１の破壊を防止するためには、各保護回路５５の
静電破壊耐量を引き上げればよい。すなわち、前記保護
回路５５のトランジスタ５８，５９のサイズを増大させ
ることにより、静電破壊耐量を引き上げることができ
る。
回路６１の破壊を防止するためには、各保護回路５５の
静電破壊耐量を引き上げればよい。すなわち、前記保護
回路５５のトランジスタ５８，５９のサイズを増大させ
ることにより、静電破壊耐量を引き上げることができ
る。
【００１５】しかし、各保護回路のトランジスタのサイ
ズを増大させると、チップ上において保護回路の専有面
積が増大するため、内部回路の集積度が低下するという
問題がある。
ズを増大させると、チップ上において保護回路の専有面
積が増大するため、内部回路の集積度が低下するという
問題がある。
【００１６】本発明の目的は、静電破壊耐量を充分確保
しながら、集積度を低下させることのない半導体装置を
提供することにある。
しながら、集積度を低下させることのない半導体装置を
提供することにある。
【００１７】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、内部回路８０を形成したチップ８
１がパッケージ８２に封止されている。前記パッケージ
８２の外側面には複数のリード端子８３が列状に配置さ
れている。前記リード端子８３は前記内部回路８０を静
電破壊から保護する第１の保護装置８４を介してそれぞ
れ前記内部回路８０に接続されている。列の両端部に配
置されたリード端子８３ａには第１の保護装置８４より
静電破壊耐量の大きな第２の保護装置８４ａが接続され
ていることをその要旨としている。
図である。すなわち、内部回路８０を形成したチップ８
１がパッケージ８２に封止されている。前記パッケージ
８２の外側面には複数のリード端子８３が列状に配置さ
れている。前記リード端子８３は前記内部回路８０を静
電破壊から保護する第１の保護装置８４を介してそれぞ
れ前記内部回路８０に接続されている。列の両端部に配
置されたリード端子８３ａには第１の保護装置８４より
静電破壊耐量の大きな第２の保護装置８４ａが接続され
ていることをその要旨としている。
【００１８】図５及び図１１に示すように、前記保護装
置はポリＳｉ抵抗９、拡散抵抗１０及び１対のＮチャネ
ルＭＯＳトランジスタ１１，１２，７０，７０ａ，７１
ａとからなる保護回路をリード端子に接続して構成され
ていることをその要旨としている。
置はポリＳｉ抵抗９、拡散抵抗１０及び１対のＮチャネ
ルＭＯＳトランジスタ１１，１２，７０，７０ａ，７１
ａとからなる保護回路をリード端子に接続して構成され
ていることをその要旨としている。
【００１９】図６に示すように、前記保護装置は内部回
路７に対し開放したリード端子２０で構成されているこ
とをその要旨としている。図２，及び図７〜図１０に示
すように、前記リード端子２ａ，３０ａ，４０ａ，４
３，４４，４５は他のリード端子より長く形成されてい
ることをその要旨としている。
路７に対し開放したリード端子２０で構成されているこ
とをその要旨としている。図２，及び図７〜図１０に示
すように、前記リード端子２ａ，３０ａ，４０ａ，４
３，４４，４５は他のリード端子より長く形成されてい
ることをその要旨としている。
【００２０】
【作用】図１に示す構成により、パッケージ８２に静電
気が帯電している状態で、列の両端部のリード端子８３
ａが電流容量の大きな低電位の物体に接触すると、リー
ド端子８３ａと内部回路８０との間に大きな電位差が生
じる。この電位差によりパッケージ８２に帯電した帯電
荷は外部に放電される。列の両端部のリード端子８３ａ
に対応する第２の保護装置８４ａは充分に大きな静電破
壊耐量を有するため、内部回路８０はもとより第２の保
護装置８４ａ自体の破壊も未然に防止される。また、列
の両端のリード端子８３ａに対応する第２の保護装置８
４ａだけで静電破壊耐量増加させたので、保護装置全体
での面積はわずかである。
気が帯電している状態で、列の両端部のリード端子８３
ａが電流容量の大きな低電位の物体に接触すると、リー
ド端子８３ａと内部回路８０との間に大きな電位差が生
じる。この電位差によりパッケージ８２に帯電した帯電
荷は外部に放電される。列の両端部のリード端子８３ａ
に対応する第２の保護装置８４ａは充分に大きな静電破
壊耐量を有するため、内部回路８０はもとより第２の保
護装置８４ａ自体の破壊も未然に防止される。また、列
の両端のリード端子８３ａに対応する第２の保護装置８
４ａだけで静電破壊耐量増加させたので、保護装置全体
での面積はわずかである。
【００２１】さらに、図２，及び図７〜図１０に示す構
成により、前記リード端子２ａ，３０ａ，４０ａ，４
３，４４，４５は他のリード端子より長く形成されてお
り、低電位の物体に接触する機会は列の両端部のリード
端子２ａ，３０ａ，４０ａ，４３，４４，４５に集中す
る。
成により、前記リード端子２ａ，３０ａ，４０ａ，４
３，４４，４５は他のリード端子より長く形成されてお
り、低電位の物体に接触する機会は列の両端部のリード
端子２ａ，３０ａ，４０ａ，４３，４４，４５に集中す
る。
【００２２】
【実施例】図２〜図４は本発明を具体化した半導体装置
の一実施例を示す。図２及び図３に示すように、表面実
装型の半導体装置はパッケージ１で封止され、そのパッ
ケージ１は合成樹脂で形成されている。前記パッケージ
１の両側部にはそれぞれ多数本のリード端子２が配置さ
れている。
の一実施例を示す。図２及び図３に示すように、表面実
装型の半導体装置はパッケージ１で封止され、そのパッ
ケージ１は合成樹脂で形成されている。前記パッケージ
１の両側部にはそれぞれ多数本のリード端子２が配置さ
れている。
【００２３】同リード端子２はパッケージ１の底面より
若干下方（図中）で水平方向に折り曲げられ、この折り
曲げ部３が基板（図示しない）の導体部にハンダ付けさ
れる。このため、半導体装置は基板表面に直接装着が可
能である。
若干下方（図中）で水平方向に折り曲げられ、この折り
曲げ部３が基板（図示しない）の導体部にハンダ付けさ
れる。このため、半導体装置は基板表面に直接装着が可
能である。
【００２４】パッケージ１の４隅に配置されたリード端
子２ａの折り曲げ部３ａは残りの端子の折り曲げ部３よ
り長く形成されている。従って、半導体装置を取り扱う
時人体あるいは作業台等の低電位の物体に接触する機会
は４隅に配置されたリード端子２ａに集中し、残りの端
子に触れることは極めて少なくなる。
子２ａの折り曲げ部３ａは残りの端子の折り曲げ部３よ
り長く形成されている。従って、半導体装置を取り扱う
時人体あるいは作業台等の低電位の物体に接触する機会
は４隅に配置されたリード端子２ａに集中し、残りの端
子に触れることは極めて少なくなる。
【００２５】図４に示すように、前記パッケージ内には
チップ４が封止され、同チップ４内の周囲には多数のパ
ッド５が形成されている。前記パッド５はワイヤ６で前
記リード端子２にそれぞれ接続されている。
チップ４が封止され、同チップ４内の周囲には多数のパ
ッド５が形成されている。前記パッド５はワイヤ６で前
記リード端子２にそれぞれ接続されている。
【００２６】前記チップ４上には内部回路７が形成さ
れ、前記各パッド５はそれぞれ保護回路８を介して同内
部回路７に接続される。前記４隅に配置されたリード端
子２ａに対応する保護回路８ａの静電破壊耐量は残りの
保護回路８より大きく設定されている。そして、前記各
保護回路８，８ａは静電気による内部回路７の破壊を防
止するように作動する。
れ、前記各パッド５はそれぞれ保護回路８を介して同内
部回路７に接続される。前記４隅に配置されたリード端
子２ａに対応する保護回路８ａの静電破壊耐量は残りの
保護回路８より大きく設定されている。そして、前記各
保護回路８，８ａは静電気による内部回路７の破壊を防
止するように作動する。
【００２７】前記保護回路８は前記従来例の保護回路５
５と同一構成であるのでその説明を省略する。図５に示
すように、前記保護回路８ａはポリＳｉ抵抗９と、拡散
抵抗１０及びＮＭＯＳトランジスタ１１，１２とから構
成されている。前記パッド５は直列に接続されたポリＳ
ｉ抵抗９及び拡散抵抗１０を介して内部回路７に接続さ
れている。
５と同一構成であるのでその説明を省略する。図５に示
すように、前記保護回路８ａはポリＳｉ抵抗９と、拡散
抵抗１０及びＮＭＯＳトランジスタ１１，１２とから構
成されている。前記パッド５は直列に接続されたポリＳ
ｉ抵抗９及び拡散抵抗１０を介して内部回路７に接続さ
れている。
【００２８】前記トランジスタ１１のドレインは前記抵
抗９，１０間に接続され、同トランジスタ１１のゲート
及びソースは内部回路７の低電位側電源Ｖｓｓに接続さ
れる。前記トランジスタ１２のドレインは前記抵抗１０
と内部回路７との間に接続され、同トランジスタ１２の
ゲート及びソースは内部回路７の低電位側電源Ｖｓｓに
接続される。
抗９，１０間に接続され、同トランジスタ１１のゲート
及びソースは内部回路７の低電位側電源Ｖｓｓに接続さ
れる。前記トランジスタ１２のドレインは前記抵抗１０
と内部回路７との間に接続され、同トランジスタ１２の
ゲート及びソースは内部回路７の低電位側電源Ｖｓｓに
接続される。
【００２９】そして、トランジスタ１１のサイズはトラ
ンジスタ１２のサイズより大きく設定されている。ま
た、その他の保護回路８より静電破壊耐量を増大させる
ために、拡散抵抗１０の拡散層を深くして、拡散層間の
パンチスルーを防止する構成とし、拡散抵抗を大きくし
たり、さらにポリＳｉ抵抗９の面積を増大させて抵抗値
を増大させ、かつトランジスタのゲート長を増大させて
いる。
ンジスタ１２のサイズより大きく設定されている。ま
た、その他の保護回路８より静電破壊耐量を増大させる
ために、拡散抵抗１０の拡散層を深くして、拡散層間の
パンチスルーを防止する構成とし、拡散抵抗を大きくし
たり、さらにポリＳｉ抵抗９の面積を増大させて抵抗値
を増大させ、かつトランジスタのゲート長を増大させて
いる。
【００３０】次に、このように構成された保護回路８の
動作を説明する。パッケージ１に静電気が帯電して、低
電位側電源Ｖｓｓの電位が上昇している状態で、リード
端子２が電流容量の大きな低電位の物体に接触すると、
パッド５と低電位側電源Ｖｓｓとの間に大きな電位差が
生じる。
動作を説明する。パッケージ１に静電気が帯電して、低
電位側電源Ｖｓｓの電位が上昇している状態で、リード
端子２が電流容量の大きな低電位の物体に接触すると、
パッド５と低電位側電源Ｖｓｓとの間に大きな電位差が
生じる。
【００３１】この電位差によりトランジスタ１１，１２
がオンされ、パッケージ１に帯電した帯電荷は同トラン
ジスタ１１，１２を介して外部に放電される。前述のよ
うに、低電位の物体に接触する機会は４隅に配置された
リード端子２ａに集中するため、電荷は４隅のリード端
子２ａからのみ、対応する保護回路８ａを通り低電位の
物体に放電される。
がオンされ、パッケージ１に帯電した帯電荷は同トラン
ジスタ１１，１２を介して外部に放電される。前述のよ
うに、低電位の物体に接触する機会は４隅に配置された
リード端子２ａに集中するため、電荷は４隅のリード端
子２ａからのみ、対応する保護回路８ａを通り低電位の
物体に放電される。
【００３２】そして、４隅のリード端子２ａに対応する
保護回路８ａは充分に大きな静電破壊耐量を有するた
め、内部回路７はもとより保護回路８ａ自体の破壊も未
然に防止される。また、４隅のリード端子２ａに対応す
る保護回路８ａだけで静電破壊耐量増加させたので、保
護回路８，８ａ全体での面積はわずかである。従って、
内部回路７の集積度を大きく低下させることはない。
保護回路８ａは充分に大きな静電破壊耐量を有するた
め、内部回路７はもとより保護回路８ａ自体の破壊も未
然に防止される。また、４隅のリード端子２ａに対応す
る保護回路８ａだけで静電破壊耐量増加させたので、保
護回路８，８ａ全体での面積はわずかである。従って、
内部回路７の集積度を大きく低下させることはない。
【００３３】
【別の実施例】次に、この発明を具体化した別の実施例
を図面に従って説明する。なお、以降の説明においては
前記実施例の構成と同様な構成については図面に同一番
号を記すのみで、説明は省略する。
を図面に従って説明する。なお、以降の説明においては
前記実施例の構成と同様な構成については図面に同一番
号を記すのみで、説明は省略する。
【００３４】図６に別の半導体装置のブロック図を示
す。本実施例の４隅に配置されたリード端子２０は内部
回路７には接続されていない。すなわち、この構成は内
部回路７に対して極めて大きな抵抗を持つ保護回路を備
えたことと等価である。従って、４隅のリード端子２０
に低電位の物体が接触しても、パッケージ側からのみリ
ード端子２０を介して電荷は放電され、チップ４からの
放電は防止される。このため、内部回路７の破壊は防止
される。また、リード端子２０に対応する保護回路を設
ける必要がないので、保護回路の占有面積を増大させる
こともない。
す。本実施例の４隅に配置されたリード端子２０は内部
回路７には接続されていない。すなわち、この構成は内
部回路７に対して極めて大きな抵抗を持つ保護回路を備
えたことと等価である。従って、４隅のリード端子２０
に低電位の物体が接触しても、パッケージ側からのみリ
ード端子２０を介して電荷は放電され、チップ４からの
放電は防止される。このため、内部回路７の破壊は防止
される。また、リード端子２０に対応する保護回路を設
ける必要がないので、保護回路の占有面積を増大させる
こともない。
【００３５】図７にＤＩＰ型の半導体装置の別例を示
す。ＤＩＰ型の半導体装置は基板のスルーホールにその
リード端子３０を挿入して装着される。これらのリード
端子３０はパッケージ３１の両側に設けられ、図中下方
に向かって延びている。４隅に配置されたリード端子３
０ａは残りのリード端子より長く形成されている。ま
た、これらのリード端子３０ａに対応する保護回路の静
電破壊耐量は充分大きく設定されているため、前記実施
例と同じ効果を奏する。
す。ＤＩＰ型の半導体装置は基板のスルーホールにその
リード端子３０を挿入して装着される。これらのリード
端子３０はパッケージ３１の両側に設けられ、図中下方
に向かって延びている。４隅に配置されたリード端子３
０ａは残りのリード端子より長く形成されている。ま
た、これらのリード端子３０ａに対応する保護回路の静
電破壊耐量は充分大きく設定されているため、前記実施
例と同じ効果を奏する。
【００３６】図８にＳＩＰ型の半導体装置の別例を示
す。リード端子４０はパッケージ４１の下端（図中）に
列状に配置され、基板のスルーホールに挿入されるよう
に形成されている。列の両端に配置されたリード端子４
０ａは側方に一旦折り曲げられ、さらに、他の端子に対
して長く形成されている。
す。リード端子４０はパッケージ４１の下端（図中）に
列状に配置され、基板のスルーホールに挿入されるよう
に形成されている。列の両端に配置されたリード端子４
０ａは側方に一旦折り曲げられ、さらに、他の端子に対
して長く形成されている。
【００３７】図９に表面実装型の半導体装置の別例を示
す。パッケージ１の４隅に配置されたリード端子４２は
一旦水平方向に突出して延び、さらに下方に折り曲げら
れている。
す。パッケージ１の４隅に配置されたリード端子４２は
一旦水平方向に突出して延び、さらに下方に折り曲げら
れている。
【００３８】図８及び図９の実施例においても、列の両
端あるいはパッケージ４１，１の４隅に配置されたリー
ド端子４０ａ，４２に対応する保護回路の静電破壊耐量
を充分大きく設定すれば、前記実施例と同じ効果を奏す
る。
端あるいはパッケージ４１，１の４隅に配置されたリー
ド端子４０ａ，４２に対応する保護回路の静電破壊耐量
を充分大きく設定すれば、前記実施例と同じ効果を奏す
る。
【００３９】図１０に表面実装型の半導体装置のリード
端子の別例を示す。図１０（ａ）に示すように、４隅の
リード端子４３を長く形成するとともに、そのリード端
子４３をパッケージ内部で連結するように構成してもよ
い。また、図１０（ｂ）に示すように、リード端子４４
の先端をパッケージの長手方向に折り曲げて形成しても
よい。さらに、図１０（ｃ）に示すように折り曲げた２
つのリード端子４５の先端を連結して環状に構成しても
よい。
端子の別例を示す。図１０（ａ）に示すように、４隅の
リード端子４３を長く形成するとともに、そのリード端
子４３をパッケージ内部で連結するように構成してもよ
い。また、図１０（ｂ）に示すように、リード端子４４
の先端をパッケージの長手方向に折り曲げて形成しても
よい。さらに、図１０（ｃ）に示すように折り曲げた２
つのリード端子４５の先端を連結して環状に構成しても
よい。
【００４０】なお、この発明は前記実施例の構成に限定
されるものではなく、例えば、保護回路を構成するＮチ
ャネルＭＯＳトランジスタ７０，７０ａを図１１（ａ）
に示すように、パッド５の両端に一対設ける構成として
もよく、また図１１（ｂ）に示すように、低電位側電源
Ｖｓｓ側のトランジスタ１１に加え、ＰチャネルのＭＯ
Ｓトランジスタ７１ａを電源Ｖｃｃ側に形成してもよ
い。
されるものではなく、例えば、保護回路を構成するＮチ
ャネルＭＯＳトランジスタ７０，７０ａを図１１（ａ）
に示すように、パッド５の両端に一対設ける構成として
もよく、また図１１（ｂ）に示すように、低電位側電源
Ｖｓｓ側のトランジスタ１１に加え、ＰチャネルのＭＯ
Ｓトランジスタ７１ａを電源Ｖｃｃ側に形成してもよ
い。
【００４１】
【発明の効果】以上詳述したように、本発明によれば、
静電破壊耐量を充分確保しながら、集積度を低下させる
ことのない半導体装置を提供することができるという効
果を奏する。
静電破壊耐量を充分確保しながら、集積度を低下させる
ことのない半導体装置を提供することができるという効
果を奏する。
【図１】本発明の原理説明図である。
【図２】一実施例の半導体装置を示す斜視図である。
【図３】図２の半導体装置の平面図である。
【図４】図２の半導体装置の構成を示すブロック図であ
る。
る。
【図５】図４の保護回路を示す回路図である。
【図６】半導体装置の構成の別例を示すブロック図であ
る。
る。
【図７】ＤＩＰ型半導体装置の別例を示す斜視図であ
る。
る。
【図８】ＳＩＰ型半導体装置の別例を示す斜視図であ
る。
る。
【図９】表面実装型半導体装置の別例を示す斜視図であ
る。
る。
【図１０】半導体装置のリード端子の別例を示す平面図
である。
である。
【図１１】半導体装置の保護回路の別例を示す回路図で
ある。
ある。
【図１２】ＤＩＰ型半導体装置の従来例を示す斜視図で
ある。
ある。
【図１３】図１２の従来例の構成を示すブロック図であ
る。
る。
【図１４】図１３の従来例の保護回路を示す回路図であ
る。
る。
８０ 内部回路 ８１ チップ ８２ パッケージ ８３ リード端子 ８３ａ 両端部に配置されたリード端子 ８４ 第１の保護装置 ８４ａ 第２の保護装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 8934−4Ｍ Ｈ０１Ｌ 27/06 ３１１ Ｃ 7514−4Ｍ 29/78 ３０１ Ｋ
Claims (4)
- 【請求項１】 内部回路（８０）を形成したチップ（８
１）をパッケージ（８２）に封止し、 前記パッケージ（８２）の外側面には複数のリード端子
（８３）を列状に配置し、 前記リード端子（８３）は前記内部回路（８０）を静電
破壊から保護する第１の保護装置（８４）を介してそれ
ぞれ前記内部回路（８０）に接続した半導体装置であっ
て、 列の両端部に配置されたリード端子（８３ａ）には第１
の保護装置（８４）より静電破壊耐量の大きな第２の保
護装置（８４ａ）を接続したことを特徴とする半導体装
置。 - 【請求項２】 前記保護装置はポリＳｉ抵抗（９）、拡
散抵抗（１０）及び１対のＮチャネルＭＯＳトランジス
タ（１１，１２，７０，７０ａ，７１ａ）とからなる保
護回路をリード端子（８３）に接続して構成した請求項
１に記載の半導体装置。 - 【請求項３】 前記保護装置は内部回路（７）に対し開
放したリード端子（２０）で構成したことを特徴とする
請求項１に記載の半導体装置。 - 【請求項４】 前記リード端子（２ａ，３０ａ，４０
ａ，４３，４４，４５）は他のリード端子より長くした
ことを特徴とする請求項１乃至３のいずれか一項に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21658893A JPH0766370A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21658893A JPH0766370A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766370A true JPH0766370A (ja) | 1995-03-10 |
Family
ID=16690778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21658893A Pending JPH0766370A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766370A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000067323A1 (en) * | 1999-04-28 | 2000-11-09 | Hitachi, Ltd. | Integrated circuit with protection against electrostatic damage |
| JP2002076282A (ja) * | 2000-08-30 | 2002-03-15 | Nec Corp | 半導体集積回路装置及びその設計方法 |
| US6376881B1 (en) | 1999-11-18 | 2002-04-23 | Oki Electric Industry Co., Ltd. | Protective element formed in an SOI substrate for preventing a breakdown in an oxide film located below a diffused resistor |
| US6455898B1 (en) | 1999-03-15 | 2002-09-24 | Macronix International Co., Ltd. | Electrostatic discharge input protection for reducing input resistance |
| KR20140100425A (ko) * | 2013-02-06 | 2014-08-14 | 세이코 인스트루 가부시키가이샤 | Esd 보호 회로를 구비한 반도체 장치 |
| JP2014186327A (ja) * | 2014-04-16 | 2014-10-02 | Seiko Epson Corp | 集積回路装置、電気光学装置及び電子機器 |
-
1993
- 1993-08-31 JP JP21658893A patent/JPH0766370A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455898B1 (en) | 1999-03-15 | 2002-09-24 | Macronix International Co., Ltd. | Electrostatic discharge input protection for reducing input resistance |
| WO2000067323A1 (en) * | 1999-04-28 | 2000-11-09 | Hitachi, Ltd. | Integrated circuit with protection against electrostatic damage |
| US6999290B1 (en) | 1999-04-28 | 2006-02-14 | Hitachi, Ltd. | Integrated circuit with protection against electrostatic damage |
| US7420790B2 (en) | 1999-04-28 | 2008-09-02 | Renesas Technology Corporation | Integrated circuit with protection against electrostatic damage |
| US6376881B1 (en) | 1999-11-18 | 2002-04-23 | Oki Electric Industry Co., Ltd. | Protective element formed in an SOI substrate for preventing a breakdown in an oxide film located below a diffused resistor |
| US6524898B2 (en) | 1999-11-18 | 2003-02-25 | Oki Electric Industry Co., Ltd. | Method of fabricating a protective element in an SOI substrate |
| US6784497B2 (en) | 1999-11-18 | 2004-08-31 | Oki Electric Industry, Co., Ltd. | Semiconductor device |
| JP2002076282A (ja) * | 2000-08-30 | 2002-03-15 | Nec Corp | 半導体集積回路装置及びその設計方法 |
| KR20140100425A (ko) * | 2013-02-06 | 2014-08-14 | 세이코 인스트루 가부시키가이샤 | Esd 보호 회로를 구비한 반도체 장치 |
| JP2014170919A (ja) * | 2013-02-06 | 2014-09-18 | Seiko Instruments Inc | Ｅｓｄ保護回路を備えた半導体装置 |
| JP2014186327A (ja) * | 2014-04-16 | 2014-10-02 | Seiko Epson Corp | 集積回路装置、電気光学装置及び電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011030 |