JP3006627B2 - 過電圧保護回路 - Google Patents
過電圧保護回路Info
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Description
【0001】
【産業上の利用分野】本発明は半導体装置の過電圧保護
回路(静電保護回路)に関する。
回路(静電保護回路)に関する。
【0002】
【従来の技術】半導体装置においては、入力パッドに過
大電圧もしくは過少電圧が印加されて内部回路が破壊さ
れるのを防止するために、各入力パッドには過電圧保護
回路が設けられている。
大電圧もしくは過少電圧が印加されて内部回路が破壊さ
れるのを防止するために、各入力パッドには過電圧保護
回路が設けられている。
【0003】特に、近年、日常的分野において、メモリ
カード、ROMカセット、ICカード等が使用され、従
来は、ほとんど直接触れることがなかった半導体装置の
パッドが空気中にむき出しとなっている場合が多い。し
かも、半導体装置の低価格化により歩留り向上から、そ
のチップサイズは小さくすることが要求されている。し
たがって、静電放電(ESD)に対処するに当り、小さな面
積で強いESD強度を有する静電保護回路としての過電
圧保護回路が要求されている。
カード、ROMカセット、ICカード等が使用され、従
来は、ほとんど直接触れることがなかった半導体装置の
パッドが空気中にむき出しとなっている場合が多い。し
かも、半導体装置の低価格化により歩留り向上から、そ
のチップサイズは小さくすることが要求されている。し
たがって、静電放電(ESD)に対処するに当り、小さな面
積で強いESD強度を有する静電保護回路としての過電
圧保護回路が要求されている。
【0004】一般的な過電圧保護回路は図3に示され
る。すなわち、図3の(A)に示すように、入力パッド
P1 は内部回路の初段トランジスタQi に接続される
が、この場合、接地電位GNDより小さい過少電圧が入
力パッドP1 に印加された場合に初段トランジスタQi
を保護するためにダイオードD1 が設けられ、電源電圧
V ccより大きい過大電圧が入力パッドP1 に印加された
場合に初段トランジスタQ i を保護するためにダイオー
ドD2 が設けられている。
る。すなわち、図3の(A)に示すように、入力パッド
P1 は内部回路の初段トランジスタQi に接続される
が、この場合、接地電位GNDより小さい過少電圧が入
力パッドP1 に印加された場合に初段トランジスタQi
を保護するためにダイオードD1 が設けられ、電源電圧
V ccより大きい過大電圧が入力パッドP1 に印加された
場合に初段トランジスタQ i を保護するためにダイオー
ドD2 が設けられている。
【0005】すなわち、図3の(B)に示すような大き
な負電圧が入力パッドP1 に印加されると、ダイオード
D1 がオンとなり、電流I1 が入力パッドP1 及び初段
トランジスタQ1 に供給される。他方、図3の(C)に
示すような大きな正電圧が入力パッドP1 に印加される
と、ダイオードD2 がオンとなり、電流I2 が入力パッ
ドP1 及び初段トランジスタQi に供給される。
な負電圧が入力パッドP1 に印加されると、ダイオード
D1 がオンとなり、電流I1 が入力パッドP1 及び初段
トランジスタQ1 に供給される。他方、図3の(C)に
示すような大きな正電圧が入力パッドP1 に印加される
と、ダイオードD2 がオンとなり、電流I2 が入力パッ
ドP1 及び初段トランジスタQi に供給される。
【0006】ダイオードD1 ,D2 としては、たとえば
ゲートソースが接続されたNMOSトランジスタを用い、ダ
イオードD2としてはゲートドレインが接続されたPMOS
トランジスタを用いることもある。
ゲートソースが接続されたNMOSトランジスタを用い、ダ
イオードD2としてはゲートドレインが接続されたPMOS
トランジスタを用いることもある。
【0007】過少電圧保護用ダイオードD1 も過大電圧
保護用ダイオードD2 もほぼ同様可動作をするので、本
明細書では、静電放電(ESD)対策として過少電圧保護用
ダイオードD1 についてのみ説明する。
保護用ダイオードD2 もほぼ同様可動作をするので、本
明細書では、静電放電(ESD)対策として過少電圧保護用
ダイオードD1 についてのみ説明する。
【0008】従来の過電圧保護回路は図4に示される。
図4の(A)においては、シリコン基板内にN+ 拡散層
1を形成し、さらに、その上に、Al 層により絶縁層
(SiO2)を介してGND電極層2及び入力パッドP1 用
配線層3を形成し、さらに、ポリシリコンにより絶縁層
(SiO2) を介してゲート層4を形成する。この場合、G
ND電極2はコンタクトCONT1により拡散層1に電気的
に接続され、配線層3はコンタクトCONT2により拡散層
1に電気的に接続され、ゲート層4はコンタクトCONT3
を介してGND電極層2に接続されている。したがっ
て、N+ 拡散層1上には、ゲートソース接続されたNMOS
トランジスタQn が形成されていることなり、図4の
(A)の等価回路は図4の(B)に示すごとくなる。
図4の(A)においては、シリコン基板内にN+ 拡散層
1を形成し、さらに、その上に、Al 層により絶縁層
(SiO2)を介してGND電極層2及び入力パッドP1 用
配線層3を形成し、さらに、ポリシリコンにより絶縁層
(SiO2) を介してゲート層4を形成する。この場合、G
ND電極2はコンタクトCONT1により拡散層1に電気的
に接続され、配線層3はコンタクトCONT2により拡散層
1に電気的に接続され、ゲート層4はコンタクトCONT3
を介してGND電極層2に接続されている。したがっ
て、N+ 拡散層1上には、ゲートソース接続されたNMOS
トランジスタQn が形成されていることなり、図4の
(A)の等価回路は図4の(B)に示すごとくなる。
【0009】しかしながら、図4の過電圧(静電)保護
回路においては、トランジスタQn1の電流通過断面積は
ゲート層4下のN+ 拡散層1の断面積で決定され、した
がって、N+ 拡散層1のパターンが小さくなると、ES
D強度が小さくなり、過電圧たとえば静電気を吸収でき
ない。
回路においては、トランジスタQn1の電流通過断面積は
ゲート層4下のN+ 拡散層1の断面積で決定され、した
がって、N+ 拡散層1のパターンが小さくなると、ES
D強度が小さくなり、過電圧たとえば静電気を吸収でき
ない。
【0010】このため、図5の(A)に示すごとく、ゲ
ート層4を蛇行させて実質的にトランジスタの電流通過
断面積を大きくすることが知られている。すなわち、図
5の(A)においては、電極層2には突出部2−1,2
−2,2−3が設けられ、また、配線層3には突出部3
−1,3−2が設けられる。この結果、図5の(B)に
示すごとく、突出部2−1、ゲート層4、突出部3−1
がトランジスタQn1を形成し、突出部2−2、ゲート層
4、突出部3−1がトランジスタQn2を形成し、突出部
2−2、ゲート層4、突出部3−2がトランジスタQn3
を形成し、突出部2−3、ゲート層4、突出部3−2が
トランジスタQn4を形成することになる。したがって、
図4の(A)の同一パターンの拡散層1であっても、図
5の(A)においては、電流通過断面積が増大すること
になる。
ート層4を蛇行させて実質的にトランジスタの電流通過
断面積を大きくすることが知られている。すなわち、図
5の(A)においては、電極層2には突出部2−1,2
−2,2−3が設けられ、また、配線層3には突出部3
−1,3−2が設けられる。この結果、図5の(B)に
示すごとく、突出部2−1、ゲート層4、突出部3−1
がトランジスタQn1を形成し、突出部2−2、ゲート層
4、突出部3−1がトランジスタQn2を形成し、突出部
2−2、ゲート層4、突出部3−2がトランジスタQn3
を形成し、突出部2−3、ゲート層4、突出部3−2が
トランジスタQn4を形成することになる。したがって、
図4の(A)の同一パターンの拡散層1であっても、図
5の(A)においては、電流通過断面積が増大すること
になる。
【0011】
【発明が解決しようとする課題】しかしながら、図5の
(B)の等価回路は、実際には、図6のごとくなる。こ
こで、 R11:入力パッドP1 からN+ 拡散層1のノードaまで
の抵抗値であって、配線層3(突出部3−1)、コンタ
クトCONT2によって定まるもの、 R12:入力パッドP1 からN+ 拡散層1のノードbまで
の抵抗値であって、配線層3(突出部3−1)、コンタ
クトCONT2によって定まるもの、 R13:入力パッドP1 からN+ 拡散層1のノードcまで
の抵抗値であって、配線層3(突出部3−2)、コンタ
クトCONT2によって定まるもの、 R14:入力パッドP1 からN+ 拡散層1のノードdまで
の抵抗値であって、配線層3(突出部3−2)、コンタ
クトCONT2によって定まるもの、 R21:N+ 拡散層1のノードaからノードeまでの抵抗
値、 R22:N+ 拡散層1のノードbからノードeまでの抵抗
値、 R23:N+ 拡散層1のノードcからノードeまでの抵抗
値、 R24:N+ 拡散層1のノードdからノードeまでの抵抗
値、 R3 はN+ 拡散層1のノードeから初段トランジスタQ
i までの抵抗値。また、図6の等価回路は図7のごとく
書直すことができる。
(B)の等価回路は、実際には、図6のごとくなる。こ
こで、 R11:入力パッドP1 からN+ 拡散層1のノードaまで
の抵抗値であって、配線層3(突出部3−1)、コンタ
クトCONT2によって定まるもの、 R12:入力パッドP1 からN+ 拡散層1のノードbまで
の抵抗値であって、配線層3(突出部3−1)、コンタ
クトCONT2によって定まるもの、 R13:入力パッドP1 からN+ 拡散層1のノードcまで
の抵抗値であって、配線層3(突出部3−2)、コンタ
クトCONT2によって定まるもの、 R14:入力パッドP1 からN+ 拡散層1のノードdまで
の抵抗値であって、配線層3(突出部3−2)、コンタ
クトCONT2によって定まるもの、 R21:N+ 拡散層1のノードaからノードeまでの抵抗
値、 R22:N+ 拡散層1のノードbからノードeまでの抵抗
値、 R23:N+ 拡散層1のノードcからノードeまでの抵抗
値、 R24:N+ 拡散層1のノードdからノードeまでの抵抗
値、 R3 はN+ 拡散層1のノードeから初段トランジスタQ
i までの抵抗値。また、図6の等価回路は図7のごとく
書直すことができる。
【0012】抵抗R11〜R14の値は、配線層3がAl 層
であること、コンタクトCONT2の数が同一であることを
条件としてほとんど差がない。
であること、コンタクトCONT2の数が同一であることを
条件としてほとんど差がない。
【0013】他方、抵抗R21〜R24は、ノードa〜dと
ノードeとの距離に依存するので、抵抗R21の値が一番
大きく、抵抗R24の値が一番小さい。つまり、R21>R
22>R23>R24なる関係を有する。したがって、抵抗R
3 の値が抵抗R21〜R24に比較して十分大きくなけれ
ば、初段トランジスタQi と各ノードa〜dとの間の抵
抗値は著しく差が発生する。この結果、入力パッドP1
に過電圧たとえば大きな負電圧が印加されると、GND
側からの電流は抵抗値分布に依存するので、電流はトラ
ンジスタQn4より主に供給されるが、トランジスタQn1
(あるいはQn2,Qn3)よりは供給されないことにな
る。つまり、電流通過断面積を大きくしても、逆に、E
SD強度は小さくなるという課題がある。
ノードeとの距離に依存するので、抵抗R21の値が一番
大きく、抵抗R24の値が一番小さい。つまり、R21>R
22>R23>R24なる関係を有する。したがって、抵抗R
3 の値が抵抗R21〜R24に比較して十分大きくなけれ
ば、初段トランジスタQi と各ノードa〜dとの間の抵
抗値は著しく差が発生する。この結果、入力パッドP1
に過電圧たとえば大きな負電圧が印加されると、GND
側からの電流は抵抗値分布に依存するので、電流はトラ
ンジスタQn4より主に供給されるが、トランジスタQn1
(あるいはQn2,Qn3)よりは供給されないことにな
る。つまり、電流通過断面積を大きくしても、逆に、E
SD強度は小さくなるという課題がある。
【0014】したがって、本発明の目的は、図5におけ
る過電圧保護回路においてESD強度(あるいは電子注
入強度)を大きくすることにある。
る過電圧保護回路においてESD強度(あるいは電子注
入強度)を大きくすることにある。
【0015】
【課題を解決するための手段】上述の課題を解決するた
めの手段は図1に示される。すなわち、本発明は、入力
パッドP1 を複数の抵抗回路R11〜R14,R21〜R24,
R3 を介して初段Qiに接続し、各抵抗回路R11〜
R14,R21〜R24, Pのノードa〜dと電源端子GND
との間にダイオード手段D11〜D14を接続し、入力パッ
ドP1 に過電圧が印加されたときにダイオード手段D11
〜D14をオンにして初段Qi を保護するための半導体装
置の過電圧保護回路において、ダイオード手段D11〜D
14が各抵抗回路のノードa〜dに対して同等に過電圧を
吸収するように各抵抗回路R11〜R14,R21〜R24, R
3 の抵抗値を均等にする調整が行われるようになってい
る。
めの手段は図1に示される。すなわち、本発明は、入力
パッドP1 を複数の抵抗回路R11〜R14,R21〜R24,
R3 を介して初段Qiに接続し、各抵抗回路R11〜
R14,R21〜R24, Pのノードa〜dと電源端子GND
との間にダイオード手段D11〜D14を接続し、入力パッ
ドP1 に過電圧が印加されたときにダイオード手段D11
〜D14をオンにして初段Qi を保護するための半導体装
置の過電圧保護回路において、ダイオード手段D11〜D
14が各抵抗回路のノードa〜dに対して同等に過電圧を
吸収するように各抵抗回路R11〜R14,R21〜R24, R
3 の抵抗値を均等にする調整が行われるようになってい
る。
【0016】
【作用】上述の手段によれば、各ダイオード手段D11〜
D14からみた抵抗値は入力パッドP1 及び初段Qi に対
して同一となるので、各ダイオード手段D11〜D14は同
等に過電圧を吸収するように作用する。
D14からみた抵抗値は入力パッドP1 及び初段Qi に対
して同一となるので、各ダイオード手段D11〜D14は同
等に過電圧を吸収するように作用する。
【0017】
【実施例】図2は本発明に係る半導体装置の過電圧保護
回路の一実施例を示すレイアウト図である。図2におい
ては、図5の回路に比較して配線部3の突出部3−2と
N + 拡散層1との間のコンタクトCONT2の数を少なくし
ている。これにより、図7における抵抗R13, R14の値
が大きくなり、各トランジスタQn1〜Qn4のドライブ能
力に見合う電流が流れることになる。つまり、各トラン
ジスタQn1,Qn2,Qn3,Qn4に対する抵抗R11,
R21;R12,R22;R13,R23;R14,R24が均等化す
る。
回路の一実施例を示すレイアウト図である。図2におい
ては、図5の回路に比較して配線部3の突出部3−2と
N + 拡散層1との間のコンタクトCONT2の数を少なくし
ている。これにより、図7における抵抗R13, R14の値
が大きくなり、各トランジスタQn1〜Qn4のドライブ能
力に見合う電流が流れることになる。つまり、各トラン
ジスタQn1,Qn2,Qn3,Qn4に対する抵抗R11,
R21;R12,R22;R13,R23;R14,R24が均等化す
る。
【0018】なお、図2においては、コンタクトCONT2
の数を調整しているが、コンタクトCONT2の形状を調整
してもよい。また、コンタクトCONT3の数または形状を
調整し、あるいは、配線層3の突出部3−1,3−2の
形状たとえば幅もしくは電極層2の突出部2−1,2−
2,2−3の形状たとえば幅を不均一にしてもよい。
の数を調整しているが、コンタクトCONT2の形状を調整
してもよい。また、コンタクトCONT3の数または形状を
調整し、あるいは、配線層3の突出部3−1,3−2の
形状たとえば幅もしくは電極層2の突出部2−1,2−
2,2−3の形状たとえば幅を不均一にしてもよい。
【0019】さらに、上述の実施例においては、静電放
電(ESD)の場合、特に負の過大電圧の場合について説明
しているが、正の過大電圧(図3のダイオードD2)につ
いても同様である。
電(ESD)の場合、特に負の過大電圧の場合について説明
しているが、正の過大電圧(図3のダイオードD2)につ
いても同様である。
【0020】
【発明の効果】以上説明したように本発明によれば、各
ダイオード(トランジスタ)が均等に動作するのでES
D強度(あるいは電荷注入強度)を大きくすることがで
きる。
ダイオード(トランジスタ)が均等に動作するのでES
D強度(あるいは電荷注入強度)を大きくすることがで
きる。
【図1】本発明の基本構成を示す回路図である。
【図2】本発明に係る半導体装置の過電圧保護回路の一
実施例を示すレイアウト図である。
実施例を示すレイアウト図である。
【図3】一般的な過電圧保護回路を示し、(A)は回路
図、(B)は印加される負電圧のタイミング図、(C)
は印加される正電圧のタンミング図である。
図、(B)は印加される負電圧のタイミング図、(C)
は印加される正電圧のタンミング図である。
【図4】従来の過電圧保護回路の一例を示し、(A)は
そのレイアウト図、(B)はその等価回路図である。
そのレイアウト図、(B)はその等価回路図である。
【図5】従来の過電圧保護回路の他の例を示し、(A)
はそのレイアウト図、(B)はその等価回路図である。
はそのレイアウト図、(B)はその等価回路図である。
【図6】図5の等価回路図である。
【図7】図5の等価回路図である。
P1 …入力パッド Qi …初段トランジスタ 1…N+ 拡散層 2…GND電極層(Al) 3…配線層(Al) 4…ゲート層(ポリシリコン)
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−190360(JP,A) 特開 昭61−292351(JP,A) 特開 昭60−136359(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/8234 - 21/8238 H01L 27/06 H01L 27/08 H01L 29/78
Claims (1)
- 【請求項1】 入力パッドが並列に接続された複数の抵
抗回路を介して初段に接続されると共に前記各抵抗回路
のノードと電源端子との間にダイオード手段が接続さ
れ、前記入力パッドに過電圧が印加されたときに前記ダ
イオード手段をオンにして前記初段を保護する半導体装
置の過電圧保護回路において、 前記ダイオード手段が前記各抵抗回路のノードに対して
同等に過電圧を吸収するように前記各抵抗回路の抵抗値
を均等にする調整が行われていることを特徴とする半導
体装置の過電圧保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3014195A JP3006627B2 (ja) | 1991-02-05 | 1991-02-05 | 過電圧保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3014195A JP3006627B2 (ja) | 1991-02-05 | 1991-02-05 | 過電圧保護回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04249361A JPH04249361A (ja) | 1992-09-04 |
JP3006627B2 true JP3006627B2 (ja) | 2000-02-07 |
Family
ID=11854344
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3014195A Expired - Fee Related JP3006627B2 (ja) | 1991-02-05 | 1991-02-05 | 過電圧保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3006627B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006278677A (ja) * | 2005-03-29 | 2006-10-12 | Mitsumi Electric Co Ltd | 半導体装置 |
-
1991
- 1991-02-05 JP JP3014195A patent/JP3006627B2/ja not_active Expired - Fee Related
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---|---|
JPH04249361A (ja) | 1992-09-04 |
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