JPH04249361A - 過電圧保護回路 - Google Patents
過電圧保護回路Info
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- JPH04249361A JPH04249361A JP3014195A JP1419591A JPH04249361A JP H04249361 A JPH04249361 A JP H04249361A JP 3014195 A JP3014195 A JP 3014195A JP 1419591 A JP1419591 A JP 1419591A JP H04249361 A JPH04249361 A JP H04249361A
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- Japan
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- input pad
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- transistor
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- 239000004065 semiconductor Substances 0.000 claims abstract description 10
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- 239000007924 injection Substances 0.000 abstract description 3
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- 238000009792 diffusion process Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 12
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Protection Of Static Devices (AREA)
- Elimination Of Static Electricity (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の過電圧保護
回路（静電保護回路）に関する。
回路（静電保護回路）に関する。
【０００２】
【従来の技術】半導体装置においては、入力パッドに過
大電圧もしくは過少電圧が印加されて内部回路が破壊さ
れるのを防止するために、各入力パッドには過電圧保護
回路が設けられている。
大電圧もしくは過少電圧が印加されて内部回路が破壊さ
れるのを防止するために、各入力パッドには過電圧保護
回路が設けられている。
【０００３】特に、近年、日常的分野において、メモリ
カード、ＲＯＭカセット、ＩＣカード等が使用され、従
来は、ほとんど直接触れることがなかった半導体装置の
パッドが空気中にむき出しとなっている場合が多い。し
かも、半導体装置の低価格化により歩留り向上から、そ
のチップサイズは小さくすることが要求されている。し
たがって、静電放電（ＥＳＤ）に対処するに当り、小さ
な面積で強いＥＳＤ強度を有する静電保護回路としての
過電圧保護回路が要求されている。
カード、ＲＯＭカセット、ＩＣカード等が使用され、従
来は、ほとんど直接触れることがなかった半導体装置の
パッドが空気中にむき出しとなっている場合が多い。し
かも、半導体装置の低価格化により歩留り向上から、そ
のチップサイズは小さくすることが要求されている。し
たがって、静電放電（ＥＳＤ）に対処するに当り、小さ
な面積で強いＥＳＤ強度を有する静電保護回路としての
過電圧保護回路が要求されている。
【０００４】一般的な過電圧保護回路は図３に示される
。すなわち、図３の（Ａ）に示すように、入力パッドＰ
１ は内部回路の初段トランジスタＱｉ に接続される
が、この場合、接地電位ＧＮＤより小さい過少電圧が入
力パッドＰ１ に印加された場合に初段トランジスタＱ
ｉ を保護するためにダイオードＤ１ が設けられ、電
源電圧Ｖｃｃより大きい過大電圧が入力パッドＰ１ に
印加された場合に初段トランジスタＱｉ を保護するた
めにダイオードＤ２ が設けられている。
。すなわち、図３の（Ａ）に示すように、入力パッドＰ
１ は内部回路の初段トランジスタＱｉ に接続される
が、この場合、接地電位ＧＮＤより小さい過少電圧が入
力パッドＰ１ に印加された場合に初段トランジスタＱ
ｉ を保護するためにダイオードＤ１ が設けられ、電
源電圧Ｖｃｃより大きい過大電圧が入力パッドＰ１ に
印加された場合に初段トランジスタＱｉ を保護するた
めにダイオードＤ２ が設けられている。
【０００５】すなわち、図３の（Ｂ）に示すような大き
な負電圧が入力パッドＰ１ に印加されると、ダイオー
ドＤ１ がオンとなり、電流Ｉ１ が入力パッドＰ１
及び初段トランジスタＱ１ に供給される。他方、図３
の（Ｃ）に示すような大きな正電圧が入力パッドＰ１
に印加されると、ダイオードＤ２ がオンとなり、電流
Ｉ２ が入力パッドＰ１ 及び初段トランジスタＱｉ
に供給される。
な負電圧が入力パッドＰ１ に印加されると、ダイオー
ドＤ１ がオンとなり、電流Ｉ１ が入力パッドＰ１
及び初段トランジスタＱ１ に供給される。他方、図３
の（Ｃ）に示すような大きな正電圧が入力パッドＰ１
に印加されると、ダイオードＤ２ がオンとなり、電流
Ｉ２ が入力パッドＰ１ 及び初段トランジスタＱｉ
に供給される。
【０００６】ダイオードＤ１ ，Ｄ２ としては、たと
えばゲートソースが接続されたＮＭＯＳトランジスタを
用い、ダイオードＤ２としてはゲートドレインが接続さ
れたＰＭＯＳトランジスタを用いることもある。
えばゲートソースが接続されたＮＭＯＳトランジスタを
用い、ダイオードＤ２としてはゲートドレインが接続さ
れたＰＭＯＳトランジスタを用いることもある。
【０００７】過少電圧保護用ダイオードＤ１ も過大電
圧保護用ダイオードＤ２ もほぼ同様可動作をするので
、本明細書では、静電放電（ＥＳＤ）対策として過少電
圧保護用ダイオードＤ１ についてのみ説明する。
圧保護用ダイオードＤ２ もほぼ同様可動作をするので
、本明細書では、静電放電（ＥＳＤ）対策として過少電
圧保護用ダイオードＤ１ についてのみ説明する。
【０００８】従来の過電圧保護回路は図４に示される。
図４の（Ａ）においては、シリコン基板内にＮ＋ 拡散
層１を形成し、さらに、その上に、Ａｌ 層により絶縁
層（ＳｉＯ２）を介してＧＮＤ電極層２及び入力パッド
Ｐ１ 用配線層３を形成し、さらに、ポリシリコンによ
り絶縁層（ＳｉＯ２） を介してゲート層４を形成する
。この場合、ＧＮＤ電極２はコンタクトＣＯＮＴ１によ
り拡散層１に電気的に接続され、配線層３はコンタクト
ＣＯＮＴ２により拡散層１に電気的に接続され、ゲート
層４はコンタクトＣＯＮＴ３を介してＧＮＤ電極層２に
接続されている。したがって、Ｎ＋ 拡散層１上には、
ゲートソース接続されたＮＭＯＳトランジスタＱｎ が
形成されていることなり、図４の（Ａ）の等価回路は図
４の（Ｂ）に示すごとくなる。
層１を形成し、さらに、その上に、Ａｌ 層により絶縁
層（ＳｉＯ２）を介してＧＮＤ電極層２及び入力パッド
Ｐ１ 用配線層３を形成し、さらに、ポリシリコンによ
り絶縁層（ＳｉＯ２） を介してゲート層４を形成する
。この場合、ＧＮＤ電極２はコンタクトＣＯＮＴ１によ
り拡散層１に電気的に接続され、配線層３はコンタクト
ＣＯＮＴ２により拡散層１に電気的に接続され、ゲート
層４はコンタクトＣＯＮＴ３を介してＧＮＤ電極層２に
接続されている。したがって、Ｎ＋ 拡散層１上には、
ゲートソース接続されたＮＭＯＳトランジスタＱｎ が
形成されていることなり、図４の（Ａ）の等価回路は図
４の（Ｂ）に示すごとくなる。
【０００９】しかしながら、図４の過電圧（静電）保護
回路においては、トランジスタＱｎ１の電流通過断面積
はゲート層４下のＮ＋ 拡散層１の断面積で決定され、
したがって、Ｎ＋ 拡散層１のパターンが小さくなると
、ＥＳＤ強度が小さくなり、過電圧たとえば静電気を吸
収できない。
回路においては、トランジスタＱｎ１の電流通過断面積
はゲート層４下のＮ＋ 拡散層１の断面積で決定され、
したがって、Ｎ＋ 拡散層１のパターンが小さくなると
、ＥＳＤ強度が小さくなり、過電圧たとえば静電気を吸
収できない。
【００１０】このため、図５の（Ａ）に示すごとく、ゲ
ート層４を蛇行させて実質的にトランジスタの電流通過
断面積を大きくすることが知られている。すなわち、図
５の（Ａ）においては、電極層２には突出部２−１，２
−２，２−３が設けられ、また、配線層３には突出部３
−１，３−２が設けられる。この結果、図５の（Ｂ）に
示すごとく、突出部２−１、ゲート層４、突出部３−１
がトランジスタＱｎ１を形成し、突出部２−２、ゲート
層４、突出部３−１がトランジスタＱｎ２を形成し、突
出部２−２、ゲート層４、突出部３−２がトランジスタ
Ｑｎ３を形成し、突出部２−３、ゲート層４、突出部３
−２がトランジスタＱｎ４を形成することになる。した
がって、図４の（Ａ）の同一パターンの拡散層１であっ
ても、図５の（Ａ）においては、電流通過断面積が増大
することになる。
ート層４を蛇行させて実質的にトランジスタの電流通過
断面積を大きくすることが知られている。すなわち、図
５の（Ａ）においては、電極層２には突出部２−１，２
−２，２−３が設けられ、また、配線層３には突出部３
−１，３−２が設けられる。この結果、図５の（Ｂ）に
示すごとく、突出部２−１、ゲート層４、突出部３−１
がトランジスタＱｎ１を形成し、突出部２−２、ゲート
層４、突出部３−１がトランジスタＱｎ２を形成し、突
出部２−２、ゲート層４、突出部３−２がトランジスタ
Ｑｎ３を形成し、突出部２−３、ゲート層４、突出部３
−２がトランジスタＱｎ４を形成することになる。した
がって、図４の（Ａ）の同一パターンの拡散層１であっ
ても、図５の（Ａ）においては、電流通過断面積が増大
することになる。
【００１１】
【発明が解決しようとする課題】しかしながら、図５の
（Ｂ）の等価回路は、実際には、図６のごとくなる。こ
こで、 Ｒ１１：入力パッドＰ１ からＮ＋ 拡散層１のノード
ａまでの抵抗値であって、配線層３（突出部３−１）、
コンタクトＣＯＮＴ２によって定まるもの、 Ｒ１２：入力パッドＰ１ からＮ＋ 拡散層１のノード
ｂまでの抵抗値であって、配線層３（突出部３−１）、
コンタクトＣＯＮＴ２によって定まるもの、 Ｒ１３：入力パッドＰ１ からＮ＋ 拡散層１のノード
ｃまでの抵抗値であって、配線層３（突出部３−２）、
コンタクトＣＯＮＴ２によって定まるもの、 Ｒ１４：入力パッドＰ１ からＮ＋ 拡散層１のノード
ｄまでの抵抗値であって、配線層３（突出部３−２）、
コンタクトＣＯＮＴ２によって定まるもの、 Ｒ２１：Ｎ＋ 拡散層１のノードａからノードｅまでの
抵抗値、 Ｒ２２：Ｎ＋ 拡散層１のノードｂからノードｅまでの
抵抗値、 Ｒ２３：Ｎ＋ 拡散層１のノードｃからノードｅまでの
抵抗値、 Ｒ２４：Ｎ＋ 拡散層１のノードｄからノードｅまでの
抵抗値、 Ｒ３ はＮ＋ 拡散層１のノードｅから初段トランジス
タＱｉ までの抵抗値。また、図６の等価回路は図７の
ごとく書直すことができる。
（Ｂ）の等価回路は、実際には、図６のごとくなる。こ
こで、 Ｒ１１：入力パッドＰ１ からＮ＋ 拡散層１のノード
ａまでの抵抗値であって、配線層３（突出部３−１）、
コンタクトＣＯＮＴ２によって定まるもの、 Ｒ１２：入力パッドＰ１ からＮ＋ 拡散層１のノード
ｂまでの抵抗値であって、配線層３（突出部３−１）、
コンタクトＣＯＮＴ２によって定まるもの、 Ｒ１３：入力パッドＰ１ からＮ＋ 拡散層１のノード
ｃまでの抵抗値であって、配線層３（突出部３−２）、
コンタクトＣＯＮＴ２によって定まるもの、 Ｒ１４：入力パッドＰ１ からＮ＋ 拡散層１のノード
ｄまでの抵抗値であって、配線層３（突出部３−２）、
コンタクトＣＯＮＴ２によって定まるもの、 Ｒ２１：Ｎ＋ 拡散層１のノードａからノードｅまでの
抵抗値、 Ｒ２２：Ｎ＋ 拡散層１のノードｂからノードｅまでの
抵抗値、 Ｒ２３：Ｎ＋ 拡散層１のノードｃからノードｅまでの
抵抗値、 Ｒ２４：Ｎ＋ 拡散層１のノードｄからノードｅまでの
抵抗値、 Ｒ３ はＮ＋ 拡散層１のノードｅから初段トランジス
タＱｉ までの抵抗値。また、図６の等価回路は図７の
ごとく書直すことができる。
【００１２】抵抗Ｒ１１〜Ｒ１４の値は、配線層３がＡ
ｌ 層であること、コンタクトＣＯＮＴ２の数が同一で
あることを条件としてほとんど差がない。
ｌ 層であること、コンタクトＣＯＮＴ２の数が同一で
あることを条件としてほとんど差がない。
【００１３】他方、抵抗Ｒ２１〜Ｒ２４は、ノードａ〜
ｄとノードｅとの距離に依存するので、抵抗Ｒ２１の値
が一番大きく、抵抗Ｒ２４の値が一番小さい。つまり、
Ｒ２１＞Ｒ２２＞Ｒ２３＞Ｒ２４なる関係を有する。し
たがって、抵抗Ｒ３ の値が抵抗Ｒ２１〜Ｒ２４に比較
して十分大きくなければ、初段トランジスタＱｉ と各
ノードａ〜ｄとの間の抵抗値は著しく差が発生する。こ
の結果、入力パッドＰ１ に過電圧たとえば大きな負電
圧が印加されると、ＧＮＤ側からの電流は抵抗値分布に
依存するので、電流はトランジスタＱｎ４より主に供給
されるが、トランジスタＱｎ１（あるいはＱｎ２，Ｑｎ
３）よりは供給されないことになる。つまり、電流通過
断面積を大きくしても、逆に、ＥＳＤ強度は小さくなる
という課題がある。
ｄとノードｅとの距離に依存するので、抵抗Ｒ２１の値
が一番大きく、抵抗Ｒ２４の値が一番小さい。つまり、
Ｒ２１＞Ｒ２２＞Ｒ２３＞Ｒ２４なる関係を有する。し
たがって、抵抗Ｒ３ の値が抵抗Ｒ２１〜Ｒ２４に比較
して十分大きくなければ、初段トランジスタＱｉ と各
ノードａ〜ｄとの間の抵抗値は著しく差が発生する。こ
の結果、入力パッドＰ１ に過電圧たとえば大きな負電
圧が印加されると、ＧＮＤ側からの電流は抵抗値分布に
依存するので、電流はトランジスタＱｎ４より主に供給
されるが、トランジスタＱｎ１（あるいはＱｎ２，Ｑｎ
３）よりは供給されないことになる。つまり、電流通過
断面積を大きくしても、逆に、ＥＳＤ強度は小さくなる
という課題がある。
【００１４】したがって、本発明の目的は、図５におけ
る過電圧保護回路においてＥＳＤ強度（あるいは電子注
入強度）を大きくすることにある。
る過電圧保護回路においてＥＳＤ強度（あるいは電子注
入強度）を大きくすることにある。
【００１５】
【課題を解決するための手段】上述の課題を解決するた
めの手段は図１に示される。すなわち、本発明は、入力
パッドＰ１ を複数の抵抗回路Ｒ１１〜Ｒ１４，Ｒ２１
〜Ｒ２４， Ｒ３ を介して初段Ｑｉ に接続し、各抵
抗回路Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４， Ｐのノード
ａ〜ｄと電源端子ＧＮＤとの間にダイオード手段Ｄ１１
〜Ｄ１４を接続し、入力パッドＰ１ に過電圧が印加さ
れたときにダイオード手段Ｄ１１〜Ｄ１４をオンにして
初段Ｑｉ を保護するための半導体装置の過電圧保護回
路において、ダイオード手段Ｄ１１〜Ｄ１４が各抵抗回
路のノードａ〜ｄに対して同等に作用するように各抵抗
回路Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４， Ｒ３ の抵抗
値を調整してある。
めの手段は図１に示される。すなわち、本発明は、入力
パッドＰ１ を複数の抵抗回路Ｒ１１〜Ｒ１４，Ｒ２１
〜Ｒ２４， Ｒ３ を介して初段Ｑｉ に接続し、各抵
抗回路Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４， Ｐのノード
ａ〜ｄと電源端子ＧＮＤとの間にダイオード手段Ｄ１１
〜Ｄ１４を接続し、入力パッドＰ１ に過電圧が印加さ
れたときにダイオード手段Ｄ１１〜Ｄ１４をオンにして
初段Ｑｉ を保護するための半導体装置の過電圧保護回
路において、ダイオード手段Ｄ１１〜Ｄ１４が各抵抗回
路のノードａ〜ｄに対して同等に作用するように各抵抗
回路Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４， Ｒ３ の抵抗
値を調整してある。
【００１６】
【作用】上述の手段によれば、各ダイオード手段Ｄ１１
〜Ｄ１４からみた抵抗値は入力パッドＰ１ 及び初段Ｑ
ｉ に対して同一となるので、各ダイオード手段Ｄ１１
〜Ｄ１４は同等に作用する。
〜Ｄ１４からみた抵抗値は入力パッドＰ１ 及び初段Ｑ
ｉ に対して同一となるので、各ダイオード手段Ｄ１１
〜Ｄ１４は同等に作用する。
【００１７】
【実施例】図２は本発明に係る半導体装置の過電圧保護
回路の一実施例を示すレイアウト図である。図２におい
ては、図５の回路に比較して配線部３の突出部３−２と
Ｎ＋ 拡散層１との間のコンタクトＣＯＮＴ２の数を少
なくしている。これにより、図７における抵抗Ｒ１３，
Ｒ１４の値が大きくなり、各トランジスタＱｎ１〜Ｑ
ｎ４のドライブ能力に見合う電流が流れることになる。 つまり、各トランジスタＱｎ１，Ｑｎ２，Ｑｎ３，Ｑｎ
４に対する抵抗Ｒ１１，Ｒ２１；Ｒ１２，Ｒ２２；Ｒ１
３，Ｒ２３；Ｒ１４，Ｒ２４が均等化する。
回路の一実施例を示すレイアウト図である。図２におい
ては、図５の回路に比較して配線部３の突出部３−２と
Ｎ＋ 拡散層１との間のコンタクトＣＯＮＴ２の数を少
なくしている。これにより、図７における抵抗Ｒ１３，
Ｒ１４の値が大きくなり、各トランジスタＱｎ１〜Ｑ
ｎ４のドライブ能力に見合う電流が流れることになる。 つまり、各トランジスタＱｎ１，Ｑｎ２，Ｑｎ３，Ｑｎ
４に対する抵抗Ｒ１１，Ｒ２１；Ｒ１２，Ｒ２２；Ｒ１
３，Ｒ２３；Ｒ１４，Ｒ２４が均等化する。
【００１８】なお、図２においては、コンタクトＣＯＮ
Ｔ２の数を調整しているが、コンタクトＣＯＮＴ２の形
状を調整してもよい。また、コンタクトＣＯＮＴ３の数
または形状を調整し、あるいは、配線層３の突出部３−
１，３−２の形状たとえば幅もしくは電極層２の突出部
２−１，２−２，２−３の形状たとえば幅を不均一にし
てもよい。
Ｔ２の数を調整しているが、コンタクトＣＯＮＴ２の形
状を調整してもよい。また、コンタクトＣＯＮＴ３の数
または形状を調整し、あるいは、配線層３の突出部３−
１，３−２の形状たとえば幅もしくは電極層２の突出部
２−１，２−２，２−３の形状たとえば幅を不均一にし
てもよい。
【００１９】さらに、上述の実施例においては、静電放
電（ＥＳＤ）の場合、特に負の過大電圧の場合について
説明しているが、正の過大電圧（図３のダイオードＤ２
）についても同様である。
電（ＥＳＤ）の場合、特に負の過大電圧の場合について
説明しているが、正の過大電圧（図３のダイオードＤ２
）についても同様である。
【００２０】
【発明の効果】以上説明したように本発明によれば、各
ダイオード（トランジスタ）が均等に動作するのでＥＳ
Ｄ強度（あるいは電荷注入強度）を大きくすることがで
きる。
ダイオード（トランジスタ）が均等に動作するのでＥＳ
Ｄ強度（あるいは電荷注入強度）を大きくすることがで
きる。
【図１】本発明の基本構成を示す回路図である。
【図２】本発明に係る半導体装置の過電圧保護回路の一
実施例を示すレイアウト図である。
実施例を示すレイアウト図である。
【図３】一般的な過電圧保護回路を示し、（Ａ）は回路
図、（Ｂ）は印加される負電圧のタイミング図、（Ｃ）
は印加される正電圧のタンミング図である。
図、（Ｂ）は印加される負電圧のタイミング図、（Ｃ）
は印加される正電圧のタンミング図である。
【図４】従来の過電圧保護回路の一例を示し、（Ａ）は
そのレイアウト図、（Ｂ）はその等価回路図である。
そのレイアウト図、（Ｂ）はその等価回路図である。
【図５】従来の過電圧保護回路の他の例を示し、（Ａ）
はそのレイアウト図、（Ｂ）はその等価回路図である。
はそのレイアウト図、（Ｂ）はその等価回路図である。
【図６】図５の等価回路図である。
【図７】図５の等価回路図である。
Ｐ１ …入力パッド
Ｑｉ …初段トランジスタ
１…Ｎ＋ 拡散層
２…ＧＮＤ電極層（Ａｌ）
３…配線層（Ａｌ）
４…ゲート層（ポリシリコン）
Claims (1)
- 【請求項１】 入力パッド（Ｐ１）を複数の抵抗回路
（Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３）を介して初
段（Ｑｉ ） に接続し、該各抵抗回路のノード（ａ〜
ｄ）と電源端子（ＧＮＤ）との間にダイオード手段（Ｄ
１１〜Ｄ１４）を接続し、前記入力パッドに過電圧が印
加されたときに前記ダイオード手段をオンにして前記初
段を保護するための半導体装置の過電圧保護回路におい
て、前記ダイオード手段が前記各抵抗回路のノードに対
して同等に作用するように前記各抵抗回路の抵抗値を調
整してあることを特徴とする半導体装置の過電圧保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014195A JP3006627B2 (ja) | 1991-02-05 | 1991-02-05 | 過電圧保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014195A JP3006627B2 (ja) | 1991-02-05 | 1991-02-05 | 過電圧保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04249361A true JPH04249361A (ja) | 1992-09-04 |
| JP3006627B2 JP3006627B2 (ja) | 2000-02-07 |
Family
ID=11854344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014195A Expired - Fee Related JP3006627B2 (ja) | 1991-02-05 | 1991-02-05 | 過電圧保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006627B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278677A (ja) * | 2005-03-29 | 2006-10-12 | Mitsumi Electric Co Ltd | 半導体装置 |
-
1991
- 1991-02-05 JP JP3014195A patent/JP3006627B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278677A (ja) * | 2005-03-29 | 2006-10-12 | Mitsumi Electric Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3006627B2 (ja) | 2000-02-07 |
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