JPS62122164A - 入力保護回路 - Google Patents
入力保護回路Info
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- JPS62122164A JPS62122164A JP61180360A JP18036086A JPS62122164A JP S62122164 A JPS62122164 A JP S62122164A JP 61180360 A JP61180360 A JP 61180360A JP 18036086 A JP18036086 A JP 18036086A JP S62122164 A JPS62122164 A JP S62122164A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ ＩＣの入力保護回路に関する。
ＭＯＳ ＩＣを構成するＭＯＳ ＦＥＴのゲート絶
縁膜は入力端子に大きな静電荷が加えられると、絶縁破
壊を生じやすい。このため、大きな静電荷がゲート電極
に加わらないような種々の入力保護回路が提案されてい
る。正および負のいずれの極性の静電荷に対しても保護
効果を有するものとして、例えば特開昭５７−６８０７
１に第４図の入力保護回路が示されている。
縁膜は入力端子に大きな静電荷が加えられると、絶縁破
壊を生じやすい。このため、大きな静電荷がゲート電極
に加わらないような種々の入力保護回路が提案されてい
る。正および負のいずれの極性の静電荷に対しても保護
効果を有するものとして、例えば特開昭５７−６８０７
１に第４図の入力保護回路が示されている。
Ｎ型基板５１にＰウェル領域５２とＰチャンネルＭＯ８
ＦＥＴのソース・ドレイン領域となるＰ＋領域５４．５
５とを有し、このＰウェル領域５２内にＮ型の拡散抵抗
５３を有している。表面酸化膜５６０開孔を介して金属
配線５７と各領域との接続がとられている。配線５８は
金属細線５７による接続関係を示したものである。入力
端子５９いる。
ＦＥＴのソース・ドレイン領域となるＰ＋領域５４．５
５とを有し、このＰウェル領域５２内にＮ型の拡散抵抗
５３を有している。表面酸化膜５６０開孔を介して金属
配線５７と各領域との接続がとられている。配線５８は
金属細線５７による接続関係を示したものである。入力
端子５９いる。
Ｎ型の拡散抵抗５３は基板５１に対して２つのＰＮ接合
を直列に経由して接続されている。２つのＰＮ接合は互
いに逆方向になっているので、いずれの極性の静電荷に
対してもクランプダイオードとして動作する。
を直列に経由して接続されている。２つのＰＮ接合は互
いに逆方向になっているので、いずれの極性の静電荷に
対してもクランプダイオードとして動作する。
発明者が拡散抵抗５３の抵抗値を増すために、第５図（
５）の如く、拡散抵抗５３を曲如くねった構造とした所
、次のような問題点が生じた。
５）の如く、拡散抵抗５３を曲如くねった構造とした所
、次のような問題点が生じた。
すなわち、入力端子５９に正の大きな静電荷が加わって
、Ｎ型拡散抵抗５３とＰ型ウェル領域５２とのＰＮ接合
が降伏した時、静電荷は、第５図ＩＢＩの如く、種々の
経路６０，６１．６２を通して基板５１に流れる。入力
端子５９の近くで拡散抵抗５３からＰ型ウェル領域５２
に入った電荷は経路６０や６１を通って基板５１に流れ
る。一方、拡散抵抗５３を流れてゲート電極への取シ出
し部の近くでＰ型ウェル領域５２に入った電荷は経路６
２を通して流れる。この時、経路６２中の抵抗成分が経
路６１中の抵抗成分より大きいため、拡散抵抗５３のゲ
ート電極への取り出し部の近傍では、拡散抵抗５３の電
圧降下の方がＰ型ウェル領域５２の電圧降下よシも大き
くなって、この部分の拡散抵抗５３とＰ型ウェル領域と
のＰＮ接合が順バイアスされることとなる。このため、
拡散抵抗５３にはＰ型ウェル領域を通して低抵抗が並列
に接続されてしまい、保護抵抗の抵抗値が小さくなる。
、Ｎ型拡散抵抗５３とＰ型ウェル領域５２とのＰＮ接合
が降伏した時、静電荷は、第５図ＩＢＩの如く、種々の
経路６０，６１．６２を通して基板５１に流れる。入力
端子５９の近くで拡散抵抗５３からＰ型ウェル領域５２
に入った電荷は経路６０や６１を通って基板５１に流れ
る。一方、拡散抵抗５３を流れてゲート電極への取シ出
し部の近くでＰ型ウェル領域５２に入った電荷は経路６
２を通して流れる。この時、経路６２中の抵抗成分が経
路６１中の抵抗成分より大きいため、拡散抵抗５３のゲ
ート電極への取り出し部の近傍では、拡散抵抗５３の電
圧降下の方がＰ型ウェル領域５２の電圧降下よシも大き
くなって、この部分の拡散抵抗５３とＰ型ウェル領域と
のＰＮ接合が順バイアスされることとなる。このため、
拡散抵抗５３にはＰ型ウェル領域を通して低抵抗が並列
に接続されてしまい、保護抵抗の抵抗値が小さくなる。
保護抵抗が小さくなると、拡散抵抗５３のゲート電極へ
の取り出し部の電圧を入力端子５９の電圧に比し、十分
に小さくできなくなシ、保護されるべきＭｏｓ ＦＥ
Ｔのゲート絶縁膜が破壊される。
の取り出し部の電圧を入力端子５９の電圧に比し、十分
に小さくできなくなシ、保護されるべきＭｏｓ ＦＥ
Ｔのゲート絶縁膜が破壊される。
本発明の目的は過大電圧が入力端子に加わった際にも保
護されるべきＭＯＳ Ｉｌ：Ｔのゲート絶縁膜を確実に
保護できる入力保護回路を得ることにある。
護されるべきＭＯＳ Ｉｌ：Ｔのゲート絶縁膜を確実に
保護できる入力保護回路を得ることにある。
一導電型の半導体基板に入力端子と、他の導電型の複数
のウェル領域と、保護されるべきＭＯＳＦＥＴとを有し
、複数のウェル領域内にはそれぞれ一導電型の拡散抵抗
が形成されておシ、入力端子と保護されるべきＭＯＳ
ＦＥＴとの間に複数のウェル領域内の拡散抵抗が直列
に接続されている入力保護回路を得る。
のウェル領域と、保護されるべきＭＯＳＦＥＴとを有し
、複数のウェル領域内にはそれぞれ一導電型の拡散抵抗
が形成されておシ、入力端子と保護されるべきＭＯＳ
ＦＥＴとの間に複数のウェル領域内の拡散抵抗が直列
に接続されている入力保護回路を得る。
本発明によれば、入力端子に過大電圧が加わって入力端
子に近い方のウェル領域内の拡散抵抗がそのＰＮ筬合の
降伏によって抵抗値が小さくなっても、保護されるべき
ＭＯＳ ＦＥＴに近い方のウェル領域内の拡散抵抗は
降伏を起さず抵抗値がそのまま保たれるので、保護され
るべきＭＯＳＦＥＴに過大入力が加わることはなく、保
護されるべきＭＯＳ ＦＥＴを確実に保護できる。
子に近い方のウェル領域内の拡散抵抗がそのＰＮ筬合の
降伏によって抵抗値が小さくなっても、保護されるべき
ＭＯＳ ＦＥＴに近い方のウェル領域内の拡散抵抗は
降伏を起さず抵抗値がそのまま保たれるので、保護され
るべきＭＯＳＦＥＴに過大入力が加わることはなく、保
護されるべきＭＯＳ ＦＥＴを確実に保護できる。
次に、本発明を図面を参照してよシ詳細に説明する。
第１図は本発明の詳細な説明する等価回路図である。Ｍ
Ｏ８集積回路上には入力端子Ｖ！と保護されるべきＭＯ
Ｓ ＦＥＴ１２との間に入力保護回路が形成されてい
る。入力保護回路は直列接続された３つの拡散抵抗１，
４．７と、電源端子ＶＣＣとの間に接続されたダイオー
ド１１と、接地電位との間に接続されたダイオード１０
とを含んでいる。
Ｏ８集積回路上には入力端子Ｖ！と保護されるべきＭＯ
Ｓ ＦＥＴ１２との間に入力保護回路が形成されてい
る。入力保護回路は直列接続された３つの拡散抵抗１，
４．７と、電源端子ＶＣＣとの間に接続されたダイオー
ド１１と、接地電位との間に接続されたダイオード１０
とを含んでいる。
拡散抵抗１，４．７は一導電型の半導体基板に形成され
た他の導電型のウェル領域内に一導電型の領域で形成さ
れている。このため、拡散抵抗１゜４．７と接地電位と
の間には拡散抵抗１，４，７とウェル領域とで形成する
ダイオード２，５．８とウェル領域と半導体基板とで形
成するダイオード３，６．９とがそれぞれ直列に接続さ
れている。
た他の導電型のウェル領域内に一導電型の領域で形成さ
れている。このため、拡散抵抗１゜４．７と接地電位と
の間には拡散抵抗１，４，７とウェル領域とで形成する
ダイオード２，５．８とウェル領域と半導体基板とで形
成するダイオード３，６．９とがそれぞれ直列に接続さ
れている。
直列接続される拡散抵抗の数は２個乃至５個が望ましい
。５個以上になると占有面積が犬きくなシ、集積回路に
使用するには望ましくない。
。５個以上になると占有面積が犬きくなシ、集積回路に
使用するには望ましくない。
第２図（５）〜（０は本発明の入力保護回路の一実施例
を示すもので、同図（均は同図（５）のｘ−ｘ’での断
面図、同図（ｑは同図内〇Ｙ−Ｙ’での断面図、同図（
口は同図（５）のｚ、ｚ’での断面図である。
を示すもので、同図（均は同図（５）のｘ−ｘ’での断
面図、同図（ｑは同図内〇Ｙ−Ｙ’での断面図、同図（
口は同図（５）のｚ、ｚ’での断面図である。
Ｐ型のシリコン基板３１にＮ型のウェル領域３２゜３２
’、３２“および３５を有している。Ｎ城つェル領域３
２．３２”、３２“内にはそれぞれ拡散抵抗１゜４．７
を形成するＰ型領域３３ 、３３’、 ３３“が形成さ
れている。Ｎ型ウェル領域３５には、電源電位ＶＣＣを
配線３７から与えるＮ型領域３９と、ＰＮ接合ダイオー
ド１１を形成するＰ型領域３８とを有している。シリコ
ン基板３１には更にＰＮ接合１０を形成するＮ型領域３
４とＭＯＳ ＦＥＴＩ ２のソース・ドレイン領域を
形成するＮｊｌ領域４１゜４２を有している。基板３１
上にはシリコン酸化膜３６を有し、配線３７はこのシリ
コン酸化膜３６の開孔を通して各領域との接続をとって
いる。シリコン酸化膜３６上には入力端子３０を有して
いる。配線３７によって３つの拡散抵抗１，４．７は直
列に接続されて入力端子３０につながれている。拡散抵
抗１，４．７の直列接続の他端はＰ＋型領域３８とＮ型
領域３４とを介してＭＯＳ ＦＥＴ１２のゲート配線
３７に接続されている。
’、３２“および３５を有している。Ｎ城つェル領域３
２．３２”、３２“内にはそれぞれ拡散抵抗１゜４．７
を形成するＰ型領域３３ 、３３’、 ３３“が形成さ
れている。Ｎ型ウェル領域３５には、電源電位ＶＣＣを
配線３７から与えるＮ型領域３９と、ＰＮ接合ダイオー
ド１１を形成するＰ型領域３８とを有している。シリコ
ン基板３１には更にＰＮ接合１０を形成するＮ型領域３
４とＭＯＳ ＦＥＴＩ ２のソース・ドレイン領域を
形成するＮｊｌ領域４１゜４２を有している。基板３１
上にはシリコン酸化膜３６を有し、配線３７はこのシリ
コン酸化膜３６の開孔を通して各領域との接続をとって
いる。シリコン酸化膜３６上には入力端子３０を有して
いる。配線３７によって３つの拡散抵抗１，４．７は直
列に接続されて入力端子３０につながれている。拡散抵
抗１，４．７の直列接続の他端はＰ＋型領域３８とＮ型
領域３４とを介してＭＯＳ ＦＥＴ１２のゲート配線
３７に接続されている。
第３図は入力端子■■に加わる電圧と入力端子Ｖ！から
流れる電流Ｉとの関係を示した図である。電圧Ｖが接地
電位と電源電位ＶＣＣの間では電流は流れず、電圧■が
そのままＭＯＳ ＦＥＴのゲートに加わる。電圧Ｖが
電源電圧ＶＣＣよシも高くなるとダイオード１１を介し
て電流が流れる。この時の電流は拡散抵抗１，４．７の
抵抗値で制限される。
流れる電流Ｉとの関係を示した図である。電圧Ｖが接地
電位と電源電位ＶＣＣの間では電流は流れず、電圧■が
そのままＭＯＳ ＦＥＴのゲートに加わる。電圧Ｖが
電源電圧ＶＣＣよシも高くなるとダイオード１１を介し
て電流が流れる。この時の電流は拡散抵抗１，４．７の
抵抗値で制限される。
さらに電圧Ｖが大きくなって拡散抵抗１が形成されたＮ
型ウェル領域３２と基板３１とのＰＮ接合ダイオード３
を降伏せしめる電圧ＶＢ３以上になると急激に大きな降
伏電流が流れる。この時接合の降伏はＮ型ウェル領域３
２と基板３１との接合の全体で生じるが、ＭＯＳ Ｆ
ＥＴ１２のゲート電極の電位は拡散抵抗４と７とダイオ
ード１１とで電源電圧ＶＣＣよシダイオードの順方向電
圧ｖＦだけ高い電位に固定されるので、ＭＯＳ ＦＥ
ＴＩ ２のゲート絶縁膜の破壊が生じることはない。
型ウェル領域３２と基板３１とのＰＮ接合ダイオード３
を降伏せしめる電圧ＶＢ３以上になると急激に大きな降
伏電流が流れる。この時接合の降伏はＮ型ウェル領域３
２と基板３１との接合の全体で生じるが、ＭＯＳ Ｆ
ＥＴ１２のゲート電極の電位は拡散抵抗４と７とダイオ
ード１１とで電源電圧ＶＣＣよシダイオードの順方向電
圧ｖＦだけ高い電位に固定されるので、ＭＯＳ ＦＥ
ＴＩ ２のゲート絶縁膜の破壊が生じることはない。
逆に入力端子■！の電圧Ｖが接地電位よシも低くなると
ダイオード１０を通して拡散抵抗１，４゜７で制限され
た電流が流れる。電圧Ｖが更に低くなって、Ｐ型領域３
３とＮ型ウェル領域３２とのＰＮ接合ダイオード２の降
伏電圧ＶＢ２よシ低くなると、急激に大きな降伏電流が
流れる。この時も拡散抵抗４と７とは降伏することなく
動作しているので、ＭＯＳ ＦＥＴＩ ２のゲート電
極の電位は拡散抵抗４と７とダイオード１０とで接地電
位よシダイオードの順方向電圧ｖＦだけ低い電位に固定
される。このため、ＭＯＳ ＦＥＴ１２のゲート絶縁
膜の破壊が生じることはない。
ダイオード１０を通して拡散抵抗１，４゜７で制限され
た電流が流れる。電圧Ｖが更に低くなって、Ｐ型領域３
３とＮ型ウェル領域３２とのＰＮ接合ダイオード２の降
伏電圧ＶＢ２よシ低くなると、急激に大きな降伏電流が
流れる。この時も拡散抵抗４と７とは降伏することなく
動作しているので、ＭＯＳ ＦＥＴＩ ２のゲート電
極の電位は拡散抵抗４と７とダイオード１０とで接地電
位よシダイオードの順方向電圧ｖＦだけ低い電位に固定
される。このため、ＭＯＳ ＦＥＴ１２のゲート絶縁
膜の破壊が生じることはない。
以上、本発明を一実施例について説明したが、基板３１
および各領域の導電型はそれぞれ反対のものであっても
全く同様の効果が得られる。また、基板３１にＮチャン
ネル型のＭＯＳ ＦＥＴ１２を形成したが、その他に
Ｎウェル領域を形成し、とのＮウェル領域にＰチャンネ
ル型のＭＯＳ ＦＥＴを形成してＮチャンネル型とＰ
チャンネル型のＭＯＳ ＦＥＴのゲート電極を共通に
接続した０ＭＯ８型の集積回路にも本発明の入力保護回
路を適用できる。
および各領域の導電型はそれぞれ反対のものであっても
全く同様の効果が得られる。また、基板３１にＮチャン
ネル型のＭＯＳ ＦＥＴ１２を形成したが、その他に
Ｎウェル領域を形成し、とのＮウェル領域にＰチャンネ
ル型のＭＯＳ ＦＥＴを形成してＮチャンネル型とＰ
チャンネル型のＭＯＳ ＦＥＴのゲート電極を共通に
接続した０ＭＯ８型の集積回路にも本発明の入力保護回
路を適用できる。
このように、本発明によれば、入力保護回路中の拡散抵
抗を複数に分け、それぞれを別のウェル領域に形成する
ことによって、保護すべきＭＯＳＦＥＴを確実に保護す
ることができる。
抗を複数に分け、それぞれを別のウェル領域に形成する
ことによって、保護すべきＭＯＳＦＥＴを確実に保護す
ることができる。
第１図は本発明の詳細な説明する等価回路図である。第
２図（５）〜−は本発明の一実施例を示すもので、同図
内は平面図、同図（均は同図（５）のｘ−ｘ’に於ける
断面図、同図（ｑは同図（５）のＹ−Ｙ／に於ける断面
図、同図（鳩は同図（２）のＺ−Ｚ’に於ける断面図で
ある。第３図は本発明の一実施例にかかる入力保護回路
の入力電圧Ｖと入力端子に於ける電流Ｉとの関係を示す
グラフである。第４図は従来の入力保護回路の断面図、
第５回内は発明者の試作した入力保護回路に用いた拡散
抵抗の平面図、第５図ｔＢｌは同図内の拡散抵抗の降伏
電流の経路を説明する図である。 Ｖｌ・・・・・・入力端子、Ｖｃｃ・・・・・・ｔｔＡ
端子、２，３，５゜６．８，９，１０，１１・・・・・
・ダイオード、１，４．７・・・・・・拡散抵抗、１２
・−・・・・ＭＯＳ ＦＥＴ、３０・・・・・・入力
端子、３１・・・・・・シリコン基板、３２．３２’、
３２”。 ３５・・・・・・Ｎ型ウェル領域、 ３３ 、３３’、
３３”・・・・・・Ｐ型頭域、３４．３９・・・・・
・Ｎ＋型領領域３６・・・・・・シリコン酸化膜、３８
・・・・・・Ｐ＋型領域、３７・・・・・・配線、４１
．４２・・・・・・Ｎ型領域、５１・・・・・・Ｎ型基
板、５２・・・・・・Ｐウェル領域、５３・・・・・・
拡散抵抗、５４ 、５５・・・・・・Ｐ＋領域、５６・
・・・・・酸化膜、５７．５８・・・・・・配線、５９
・・・・・・入力端子、６０，６１，６２・・・・・・
電流経路。 代理人 弁理士 内 原 晋 ゛パ茅 ２ 図 ＣＣ） （Ｄ） オ ２ 回
２図（５）〜−は本発明の一実施例を示すもので、同図
内は平面図、同図（均は同図（５）のｘ−ｘ’に於ける
断面図、同図（ｑは同図（５）のＹ−Ｙ／に於ける断面
図、同図（鳩は同図（２）のＺ−Ｚ’に於ける断面図で
ある。第３図は本発明の一実施例にかかる入力保護回路
の入力電圧Ｖと入力端子に於ける電流Ｉとの関係を示す
グラフである。第４図は従来の入力保護回路の断面図、
第５回内は発明者の試作した入力保護回路に用いた拡散
抵抗の平面図、第５図ｔＢｌは同図内の拡散抵抗の降伏
電流の経路を説明する図である。 Ｖｌ・・・・・・入力端子、Ｖｃｃ・・・・・・ｔｔＡ
端子、２，３，５゜６．８，９，１０，１１・・・・・
・ダイオード、１，４．７・・・・・・拡散抵抗、１２
・−・・・・ＭＯＳ ＦＥＴ、３０・・・・・・入力
端子、３１・・・・・・シリコン基板、３２．３２’、
３２”。 ３５・・・・・・Ｎ型ウェル領域、 ３３ 、３３’、
３３”・・・・・・Ｐ型頭域、３４．３９・・・・・
・Ｎ＋型領領域３６・・・・・・シリコン酸化膜、３８
・・・・・・Ｐ＋型領域、３７・・・・・・配線、４１
．４２・・・・・・Ｎ型領域、５１・・・・・・Ｎ型基
板、５２・・・・・・Ｐウェル領域、５３・・・・・・
拡散抵抗、５４ 、５５・・・・・・Ｐ＋領域、５６・
・・・・・酸化膜、５７．５８・・・・・・配線、５９
・・・・・・入力端子、６０，６１，６２・・・・・・
電流経路。 代理人 弁理士 内 原 晋 ゛パ茅 ２ 図 ＣＣ） （Ｄ） オ ２ 回
Claims (1)
- 一導電型半導体基板に分離して形成された複数の逆導電
型ウェル内にそれぞれ形成され、互いに直列に接続され
た一導電型拡散層抵抗を入力保護抵抗として入力電極と
被保護素子との間に有することを特徴とする入力保護回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-168881 | 1985-07-31 | ||
| JP16888185 | 1985-07-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122164A true JPS62122164A (ja) | 1987-06-03 |
| JP2580571B2 JP2580571B2 (ja) | 1997-02-12 |
Family
ID=15876290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180360A Expired - Lifetime JP2580571B2 (ja) | 1985-07-31 | 1986-07-30 | 入力保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0211622B1 (ja) |
| JP (1) | JP2580571B2 (ja) |
| DE (1) | DE3669618D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109768040A (zh) * | 2017-11-10 | 2019-05-17 | 三美电机株式会社 | 调节器用半导体集成电路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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