KR100206675B1 - 반도체 집적 회로 장치 - Google Patents

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Abstract

내부 회로의 소자가 LSI칩의 입/출력 단자 부근에 배치될 경우, 입/출력 단자 및 접지 단자 또는 전원 단자 간에 발생되는 방전 전류에 의해 내부 회로 소자에서 정전 파괴가 유발된다. 따라서, 상기 소자들은 상호 간에 데드 스페이스를 야기하는 거리를 두고 배치되어, LSI칩을 축소화하는 것이 어렵다. 또한, 저항은 이것에 접속되는 입/출력 단자 및 보호 소자 간에 배치된다. 저항은 공통 배선에서, 입/출력 단자에서 접지 단자 까지의 전류 경로의 저항을 증가시킨다. 내부 회로의 소자에 대한 정전 파괴의 영향이 억제되어 저항을 배치할 수 있고, 내부 회로소자를 입/출력 단자의 보호 소자 부근에 배치할 수 있게 된다. 따라서, 데드 스페이스의 문제를 해소하여 LSI의 축소화가 가능해진다.

Description

반도체 집적 회로 장치
본 발명은 일반적으로 반도체 집적 회로 장치에 관한 것으로, 특히, 향상된 정전 파괴 전압(electrostatic breakdown volatge)을 갖는 반도체 집적 회로 장치에 관한 것이다.
반도체 집적 회로 장치(이하, LSI라 함)에 있어서, 패캐지 밀도의 증가에 관련한 정전 파괴 전압이 문제가 되어, 여러 가지 보호 대책이 마련되고 있다. 일반적으로, 과잉 전압을 기판에 접지시키는 다이오드 입/출력 단자 및 내부 회로 사이에 배치된 입/출력 회로에 병렬로 접속되는 구성이 사용된다. 한편, 전류 제한 저항이 입/출력 회로에 접속되는 구성이 고안되고 있다.
하지만, 이러한 입/출력 회로 내에 다이오드 또는 저항으로 구성된 정전 파괴보호 회로를 삽입하는 것은 입/출력 신호에 영향을 미쳐 바람직하지 못하다. 이 점에서, 정전 파괴 보호 회로를 입/출력 회로의 외부에 접속하는 구성이 고려된다.
도4내지 도6은 그러한 입/출력 회로의 외부에 접속되는 정전 파괴 보호회로의 예로서, 도4는 평면도, 도5는 도4의 회로도이고, 도6은 도4의 라인(A-A)에 따른 단면도이다.
이들 도면에 있어서, LSI칩을 구성하는 P형 반도체 기판(100)내에 형성된 내부 회로(420)에 입력 단자(102) 및 GND(접지) 단자(103)가 접속된다. 입력 단자(102) 및 GND 단자(103)의 각각에 있어서 공통 배선(101)에 접속되는 정전 파괴 보호 회로가 접속된다.
즉, P형 반도체 기판(100)의 N형 확산층의 콜렉터(112) 및 에미터(113)를 갖는 NPN 바이폴라 트랜지스터 구조의 제1 보호 소자(105)가 입력 단자(102)에 접속된다. 입력 단자(102)는 제1 보호 소자(105)를 통하여 공통 배선(101)에 접속된다.
유사하게, 콜렉터(115) 및 에미터(114)를 갖는 제2 보호 소자(106)가 GND 단자(103)에 접속된다. GND 단자(103)는 제2 보호 소자(106)를 통하여 공통 배선(101)에 접속된다.
제1 보호 소자(105)의 근방에 배치된 내부 회로(420)를 구성하는 N형 MOSFET들 중의 하나의 N형 MOSFET(111)가 GND 단자(103)에 접속된 GND 배선(104)에 배치된다.
이러한 정전 파괴 보호 회로에 있어서, GND 단자(103)를 기준으로, 입력 단자(102)에 부의 정전 펄스가 인가될 경우, 방전 경로는 도5의 경로(Q)로서 설정된다.
즉, 단자 사이에 과전압을 인가함으로써, 제1 보호 소자(105) 및 제2 보호 소자(106)가 저 저항에서 동작하고, 도5의 GND단자(103)으로부터 제2 보호 소자(106), 공통 배선(101), 제1 보호 소자(105) 및 입력 단자(102)를 통하여 전하가 방전되어 내부 회로(420)를 보호하게 된다.
하지만, 이러한 종래의 보호 회로에서는, 보호 소자의 상기 동작에 의해 반도체 기판(100)에 주입된 소수 캐리어 즉, 전자가 보호 소자의 근방의 트랜지스터에 손상을 줄 수도 있다.
예로, 도6을 참고로 설명하면, GND 단자(103)를 기준하여 입력 단자(102)에 부의 정전 펄스가 인가될 때, NPN 바이폴라 트랜지스터로 구성된 제1 보호 회로(105)가 동작한다. 바이폴라 트랜지스터의 동작 원리에 따라, 입력 단자(102)에 접속된 N형 확산층(112)에서 기판(100)으로 전자가 주입된다. 주입된 전자의 일부가 거리(D) 만큼 떨어져서 보호되는 소자로서 N형 MOSFET(111)에 도달하여, GND 단자(103)에 접속되는 소스로서 N형 확산층(431)의 접합의 공핍층에 발생된 높은 전계를 위한 에너지를 얻어 핫 일렉트론이 된다. 이 핫 일렉트론이 MOSFET(111)의 게이트 산화막에 주입되어, 특성의 변화 및 최악의 경우 게이트 산화막의 파괴를 일으키게 된다.
N형 확산층(112)에서 반도체 기판(100)으로 주입된 전자는 반도체 기판(100)내의 정공과의 재결합으로 거리에 따라 지수 관계식으로 감소된다. 즉. D㎛거리의 장소에서 전자의 농도(n)는 대략 exp(-D/L)에 비례한다. 여기에서, L은 P형 반도체 기판 내에서 전자의 확산 길이를 나타내고, 제조 조건에 따라 크게 변화될 수 있으나 100 내지 500㎛정도의 범위 내에 있다.
따라서, 종래에는, D를 100㎛이상으로 크게 확장하여, 파괴 내성이 향상된다. 하지만, 이는 보호 소자의 근방에서, 내부 회로의 트랜지스터가 배치될 수 없는 데드 스페이스(dead space)를 생성한다. 이러한 상황은 각 단자의 보호 소자에 대해 유사하다. 각각의 단자에 존재하는 데드 스페이스는 칩의 축소를 억제하는 원인의 하나이다.
본 발명의 목적은 데드 스페이스를 감소시키고, 정전 파괴 전압을 저하시키지 않고서 보호 소자 및 보호되는 소자를 상호 근방에 배치하여, LSI칩의 축소를 실현할 수 있는 LSI를 제공하는 것이다.
본 발명의 제1 양태에 따라, 반도체 집적 회로 장치는 반도체 기판 상에 형성된 내부 회로: 내부 회로의 입/출력 신호를 공급하기 위한 신호 단자: 내부 회로에 전원을 공급하기 위한 전원 공급 단자: 공통 배선: 정전 파괴를 억제시키기 위한 공통 배선 및 신호 단자 사이에 제공되는 제1 보호 소자: 정전 파괴를 억제시키기 위한 공통 배선 및 전원 공급 단자 사이에 제공되는 제2 보호 소자: 및 신호 단자와 제1 보호 소자 사이 및 전원 공급 단자와 제2 보호 소자 사이중 어느 하나에 삽입되는 저항 소자를 포함한다.
기준 단자가 되는 전원 공급 단자는 접지 단자가 될 수도 있다. 전원 공급단자는 동작 전력을 공급하기 위한 정 또는 부의 전압 전원 단자가 될 수도 있다.
제1 보호 소자는 반도체 기판에 관하여 반대 전도형의 1쌍의 제1 및 제2 확산층을 갖는 바이폴라 소자가 될 수 있으며, 상기 제1 및 제2 확산층은 대향하여 서로 분리되어 배치되고, 제1 확산층은 신호 단자에 접속되며, 제2 확산층은 공통 배선층에 접속될 수 있다. 바람직하게, 제2 보호 소자는
반대 전도형의 1쌍의 제3 및 제4 확산층을 갖는 바이폴라 소자가 될 수 있으며, 제3 확산층은 전원 공급 단자에 접속되고, 제4 확산층은 공통 배선에 각각 접속될 수 있다.
실제로, 저항 소자는 텅스텐 실리사이드 층이 될 수도 있다. 신호 단자 및 전원 공급 단자 간에 형성된 전류 경로의 저항값은 15Ω이하가 될 수 있다. 내부 회로의 회로 소자 및 신호 단자 간의 거리(d')는 a·exp(-D/L)=(R1/R)a·exp(-D1/L)를 만족하며, 여기에서,α는 소정의 계소이고, L은 반도체 기판의 전자 확산 길이며. R1은 저항 소자의 저항값이고, R은 전류 경로의 저항값이며, d는 회로 소자의 어떤 파괴도 유발되지 않는다는 것에 의존하여, 회로 소자의 파괴를 일으키지 않는 거리에 해당된다.
본 발명의 다른 양태에 따라, 반도체 집적 회로 장치는 반도체 기판 상에 형성된 내부 회로: 내부 회로의 입/출력 신호를 공급하는 신호 단자: 내부 회로에 전원을 공급하는 제1 및 제2 전원 공급 단자: 공통 배선: 정전 파괴를 억제하기 위한 공통 배선 및 신호 단자 사이에 제공되는 제1 보호 소자: 정전 파괴를 억제하기 위한 공통 배선 및 제1 전원 공급 단자 사이에 제공되는 제2 보호 소자: 정전 파괴를 억제하기 위한 공통 배선 및 제2 전원 공급 단자 사이에 제공되는 제3 보호 소자: 및 신호 단자 및 제1 보호 소자 사이에 삽입되는 저항 소자를 포함한다.
제1 및 제2 전원 공급 단자가 모두 접지 단자가 될 수도 있다.
제1도는 본 발명에 따른 반도체 집적 회로 장치의 제1 실시 형태의 평면 배치도.
제2도는 본 발명에 따른 반도체 집적 회로 장치의 제2 실시 형태의 평면 배치도.
제3도는 본 발명에 따른 반도체 집적 회로 장치의 제3 실시 형태의 평면 배치도.
제4도는 종래의 반도체 집적 회로 장치에 대한 일례의 평면 배치도.
제5도는 제4도의 회로도.
제6도는 제4도의 라인(A-A)을 따른 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 101 : 입력 단자
103 : GND 단자 103A : 제1 GND 단자
103B : 제2 GND 단자. 105 : 제1 보호 소자
106 : 제2 보호 소자 110 : 저항
420 : 내부 회로
본 발명은 첨부한 도면을 참고로 양호한 실시예에 관하여 이하 상세하게 논의될 것이다. 이하의 내용에서, 수치로 특정된 설명은 본 발명의 이해를 통해 제공하기 위한 것이다. 하지만, 당업자라면 본 발명이 이들의 특정 설명없이 실용화 될 수도 있음을 명백히 알 수 있을 것이다. 다른 예에서, 본 발명의 모호함을 없애기 위하여 공지된 구성에 대하여 상세한 도시는 생략하였다.
도1은 본 발명에 따른 반도체 집적 회로의 제1 실시예의 배치도이다. 도4에서의 동일 소자는 같은 참조 보호로 식별된다. P형 반도체 기판(100) 상에서, 도시 생략된 내부 회로가 형성된다. 내부 회로에 있는 소자들의 하나로서, N형 확산층과 게이트 전극을 갖는 N형 MOSFET(111)가 예시된다.
한편, 내부 회로에 입력 단자(102) 및 GND 단자(103)가 각각 접속된다. GND 단자(103)에 접속되는 GND 배선(104)에 N형 MOSFET(111)의 N형 확산층(431 및 432)의 하나(431)가 접속된다. 그리고 나서, 입력 단자(102)는 저항(110)을 통하여 제1 보호 소자(105)에 접속된다. GND 단자(103)는 제2 보호 소자(115)에 직접 접속된다. 입력 단자(102) 및 GND 단자(103)는 제1 및 제2 보호 소자(105, 106)를 통하여 공통 배선(101)에 접속된다.
각각의 제1 및 제2 보호 소자(105, 106)는 콜렉터 확산층(112, 115) 및 에미터 확산층(113, 114)으로 구성된 NOB 바이폴라 트랜지스터로 구성된다. 제1 보호 소자(105)에서, 콜렉터 확산층(112)은 저항(110)을 통하여 입력 단자(102)에 접속되고, 에미터 확산층(113)은 공통 배선(101)에 접속된다.
한편, 제2 보호 소자(106)에서, 콜렉터 확산층(115)은 GND 단자(103)에 직접 접속되며, 에미터 확산층(114)은 공통 배선(101)에 접속된다. 저항(110)이 텅스텐 실리사이드 배선층으로 형성된 5Ω저항인 것을 주목해 볼 수 있다.
이러한 구조에 있어서, GND 단자(103)를 기준으로 하여 입력 단자(102)에 대한 부의 정전 펄스의 인가에 응답하여 제1 및 제2 보호 소자(105, 106)가 활성화될 때, 방전 전류는 GND 단자(103), 제2 보호 소자(106) 공통 배선(101) 제1 보호 소자(105), 저항(110) 및 입력 단자의 경로를 통하여 흘러, 내부 회로를 보호하게 된다.
여기에서, 전도 상태에서 각각의 보호 소자(105, 106)의 저항값은 2Ω이고, 제1 및 보호 소자(105, 106) 사이의 공통 배선(101)의 기생(parasitic) 저항값(R)은 1Ω이다. 다른 배선 저항을 무시할 수 있을 경우, 입력 단자(102)에서 GND 단자(103)까지의 방전 경로의 저항값은 10Ω이 된다. 따라서, 저항(110)이 존재하지 않을 때, 저항은 5Ω이 된다.
방전 전류의 피크값이 방전 경로의 저항값에 반비례하므로, 저항(110)이 존재할 때, 전류는 저항(110)이 존재하지 않는 경우의 1/2로 제한된다. 따라서 이 때, 제1 보호 소자(105)의 N형 확산층(112)으로부터 주입된 전자의 양도 거의 1/2이 된다.
저항(110)이 존재하는 경우의 제1 보호 소자(105)로부터 거리(D)에 있는 곳에서의 전자의 농도가 저항(110)이 존재하는 경우의 거리(D')에서의 전자의 농도와 같은 조건은 a·exp(-D/L)=(1/2)a·exp(-D1/L)으로 표현된다. 따라서 d=100㎛, L=100㎛일 때, D'로는 30㎛의 값을 얻게 된다.
즉, 저항(110)이 존재하지 않을 때, D=100㎛에서 파괴가 발생되지 않으면, 저항(110)이 존재할 때 D'=30㎛에서도 파손이 발생하지 않을 것이다.
아울러, 저항 값이 10Ω으로 증가할 때, 방전 전류는 저항(110)이 제공되지 않는 경우에 비해 1/3에 해당한다. 이 때, 유사하게, D'는 다음 식을 만족하고, 부의 값이 된다.
a·exp(-D/L)=(1/3)a·exp(-D1/L)
D=100㎛, L=100㎛
즉, 저항(110)이 존재하지 않을 때, D=100㎛에서 파괴가 발생되지 않으면, 저항(110)으로서 10Ω이 부가될 경우 거리(D')가 제로인 곳에서도 파손은 결코 발생되지 않는다.
실제로, 저항(110)의 값이 지나치게 커질 경우, 정전 방전시의 단자간의 전압이 상승되어, 내부 회로의 보호 능력이 감소된다. 따라서, 본 실시예에서와 같이, 방전 경로의 총 저항 값이 15Ω이하가 되도록 저항(110)의 저항값을 설정하는 것이 좋다. 이 경우, 방전 전류의 피크값이 1A일 때, 단자간의 최대 전압은 15V가 된다. 이 전압은 100㎚의 산화 실리콘 막의 내압(withstanding voltage)보다 낮기 때문에, 내부 회로의 양호한 보호를 유지할 수 있다.
따라서, 이 실시예에서, 제1 보호 소자(105) 및 내부 회로의 소자(111) 간에 필요 이상의 큰 스페이스를 확보하는 것을 불필요하며, 이 스페이스는 데드 스페이스가 되어 LSI의 패키지 밀도의 증가를 방해한다. 따라서, 삭감된 스페이스에 따라 LSI의 고집적화 또는 칩의 축소화가 가능해진다.
도2는 본 발명에 따른 반도체 집적 회로 장치의 제2 실시예를 도시하고 있다. 도2에서는 도1에서와 동일 부분에 대하여 동일한 참조 보호로 표시하고 있다. 이 실시예에서, 저항(110)은 GND 단자(103) 및 제2 보호 소자(106)의 콜렉터 확산층(115)사이에 배치된다. 한편, 입력 단자(102) 및 제1 보호 소자(105)사이에는 저항이 삽입되지 않는다.
저항(110)이 상기 설명된 바와 같이, GND 단자(103)의 측면에 접속될 경우에도, 방전 전류는 제1 실시예에서와 같이 제한될 수 있으며, 제1 보호 소자(105) 및 내부 회로의 N형 MOSFET(111) 사이의 거리를 축소하는 것이 가능하다.
도3은 본 발명에 따른 반도체 집적 회로 장치의 제3 실시예를 도시하고 있다. 도3에서는 도1 및 도2에서와 동일 부분에 대해서 동일 보호로 표시하고 있다. 도시된 실시예에서, 내부 회로의 N형 MOSFET(111A, 111B)는 반도체 기판(100) 상에 제공된 입력 단자(102)의 양측에 배치된다. 또한, 이들 N형 MOSFET(111A, 111B)의 각각의 소스는 GND 배선(104A, 104B)를 통하여 서로 독립적으로 제공되는 제1 및 제2 GND 단자(103A, 103B)에 각각 접속된다.
입력 단자(102)가 저항(110)을 통하여 제1 보호 소자(105)의 콜렉터 확산층(112)에 접속되고, 에미터 확산층(113)은 공통 배선(101)에 접속된다.
한편, 각각의 GND 단자(103A, 103B)에 제2 보호 소자(106A) 및 제3 보호 소자(106B)의 각각의 콜렉터 확산층(115A, 115B)이 직접 접속된다. 각각의 보호 소자(106A, 106B)의 에미터 확산층(114A, 114B)이 공통 배선(101)에 접속된다.
상술한 구조에 있어서, 저항(110)의 저항값이 0Ω이라 가정하면, 각각의 보호 소자(105A, 106A 및 106B)의 도통 저항이 2Ω이고, 제1 보호 소자(105)에서 제2 보호 소자(106A)까지 공통배선(101)의 기생 저항값(R1)이 1Ω이며, 제1 보호 소자(105)에서 제3 보호 소자(106B)까지 공통 배선의 기생 저항값(R2)이 6Ω 일 때, 제11 GND 단자(103A)를 기준으로 해서 입력 단자(102)에 부의 정전 펄스가 인가됨에 따른 방전 경로의 저항값은 5Ω이고, 제2 GND 단자(103B)를 기준으로 해서 입력 단자(102)에 부의 정전 펄스가 인가됨에 따른 방전 경로의 저항값은 10Ω이 된다.
제1 GND 단자(103A)를 기준으로 하고, 파괴를 일으키지 않는 최소 거리(D1)가 50㎛로 가정될 경우, D2는 다음식을 만족하여 부의 값이 된다.
a·exp(-D/L)=(1/2)a·exp(-D2/L), D1=50㎛, L=100㎛
따라서, D2가 제로에서도 결코 파괴를 발생시키지 않는다.
즉, 저항(110)이 존재하지 않을 때, 파괴가 일어나지 않는 제1 보호 소자(105)에서 내부 회로의 소자까지의 거리는 제1 GND 단자(103A) 및 제2 GND 단자(103B)를 기준 단자로 함에 따라 다르다, 반대로, 이는 보호 소자에서 내부 회로까지의 거리가 일정한 기준으로 고안될 때, 내압은 기준 단자로 선택된 GND 단자에 의존하여 달라질 수 있다.
하지만, 본 발명에 따른 반도체 집적 회로 장치에서, 저항(110)은 0Ω보다 큰 저항으로 설정되는데, 5Ω등으로 설정된다. 이 경우, 방전 경로의 저항값은 제1 GND 단자(103A)가 기준 단자로 선택된 경우에 10Ω이 되고, 제2 GND 단자가 기준 단자로 선택될 경우에는 15Ω이 된다. 그리고, D1' 및 D2'는 다음식을 만족하며, 부의 값이 된다.
a·exp(-D1/L)=(1/2)a·exp(-D1'/L), D1=50㎛, L=100㎛
a·exp(-D2/L)=(1/2)a·exp(-D2/L)
다른 경우에도, 파괴가 발생되지 않을 것이다. 결과적으로 저항(110)을 제공하여, 기준 단자의 차이에 기인하는 내압의 차 및/또는 변동이 제한될 수 있다.
이제까지 본 발명을 특정 실시예와 관련하여 설명하였으나, 실시예에 관한 설명은 본 발명을 예시한 것에 지나지 않으며 제한적인 것으로 해석되어서는 안된다. 첨부한 특허 청구의 범위에서 한정된 발명의 원리 및 범위를 벗어나지 않고 여러 가지 변경, 생략 및 추가가 가능한 것은 본 기술 분야에 숙련된 자에게는 명백해 질 것이다.
예를 들어, 전술한 실시예에서는 입력 단자 및 GND 단자의 사이에 관하여 예시하고 있으며, 출력 단자 및 GND 단자 사이에 대해서도 동일한 양태가 적용될 수 있다. 또한, 본 발명은 입력 단자 또는 출력 단자 및 전원 단자 사이에도 적용 될 수 있다.
상술한 바와 같이, 본 발명은 접지 또는 전원 단자와 보호 소자 간 또는 입/출력 단자와 보호 소자간에 저항을 접속하여, 공통 배선을 통하여 발생될 수 있는 방전 전류에 의해 내부 회로 소자의 정전파괴 전압의 저항을 방지할 수 있다. 따라서, 내부 회로 소자 및 보호 소자 간의 거리가 감소되어, 데드 스페이스가 불필요해지고, LSI의 고집적화 또는 칩의 축소화가 실현된다. 또한, 복수의 접지 단자 또는 전원 단자가 존재할 때, 그들 중 어느 단자를 정전 펄스의 인가를 위한 기준 단자로 하는가에 따라 내압의 변동을 억제할 수 있다.

Claims (10)

  1. 반도체 기판 상에 형성된 내부 회로; 상기 내부 회로의 입/출력 신호를 공급하는 신호 단자; 상기 내부 회로에 전원을 공급하는 전원 공급 단자; 공통 배선; 정전 파괴(electrostatic break down)를 억제하도록 상기 신호 단자와 상기 공통 배선 간에 제공된제1 보호 소자; 정전 파괴를 억제하도록 상기 전원 단자와 상기 공통 배선 간에 제공된 제2 보호 소자; 및 상기 신호 단자와 상기 제1 보호 소자간 및 상기 전원 단자와 상기 제2 보호 소자간 중 어느 한 곳에 삽입되는 저항 소자를 포함하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 기준 단자인 상기 전원 공급 단자가 접지 단자인 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서, 상기 전원 공 단자가 동작 전력을 공급하는 정 또는 부의 전압 전원 단자인 것을 특징으로 하는 반도체 집적 회로 장치,
  4. 제1항에 있어서, 상기 제1 보호 소자가 상기 반도체 기판에 대해 반대인 도전형의 한 쌍의 제1 및 제2 확산층을 갖는 바이폴라 소자이고, 상기 제1 및 제2 확산층이 대향하여 간격을 두고 배치되고, 상기 제1 확산층이 상기 신호 단자에 접속되고, 상기 제2 확산층이 공통 배선층에 접속되는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제1항에 있어서, 상기 제2 보호 소자가 반도체 기판에 대해 반대인 도전형의 한 쌍의 제3 및 제4 확산층을 갖는 바이폴라 소자이고, 상기 제3 및 제4 확산층이 대향하여 간격을 두고 배치되고, 상기 제3 확산층이 전원 공급 단자에 접속되고, 상기 제4 확산층이 상기 공통 배선에 각각 접속되는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제1항에 있어서, 상기 저항 소자가 텅스텐 실리사이드층인 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제1항에 있어서, 상기 신호 단자와 상기 전원 공급 단자 간에 형성된 전류 경로의 저항값이 15Ω보다 작거나 같은 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제7항에 있어서, 상기 내부 회로의 회로 소자와 상기 신호 단자 간의 거리(D')가 다음 식으로 만족하며, a·exp(-D/L)=(R1/R)a·exp(-D1/L)여기에서, α는 소정의 계수이고, L은 반도체 기판의 전자의 확산 길이이고, R1은 상기 저항 소자의 저항값이고, R은 상기 전류 경로의 저항값이고, D는 상기회로 소자에서 정전 파괴가 발생하지 않을 때 회로 소자의 정전 파괴를 억제하는 거리인 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 반도체 기판 상에 형성된 내부 회로: 상기 내부 회로의 입/출력 신호를 공급하는 신호 단자: 상기 내부 회로에 전원을 공급하는 제1 및 제2 전원 공급 단자: 공통 배선: 정전 파괴를 억제하도록 상기 신호 단자와 상기 공통 배선 간에 제공된 제1 보호 소자: 정전 파괴를 억제하도록 상기 제1 전원 공급 단자와 상기 공통 배선 간에 제공된 제2 보호 소자: 정전 파괴를 억제하도록 상기 제2 전원 공급 단자와 상기 공통 배선 간에 제공된 제3 보호 소자: 및 상기 신호 단자와 상기 제1 보호 소자 간에 삽입된 저항 소자를 포함하는 반도체 집적 회로 장치.
  10. 제9항에 있어서, 상기 제1 및 제2 전원 공급 단자가 모두 접지 단자인 것을특징으로 하는 반도체 집적 회로 장치.
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