JP2000040821A - 半導体装置の保護装置 - Google Patents
半導体装置の保護装置Info
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- JP2000040821A JP2000040821A JP10208413A JP20841398A JP2000040821A JP 2000040821 A JP2000040821 A JP 2000040821A JP 10208413 A JP10208413 A JP 10208413A JP 20841398 A JP20841398 A JP 20841398A JP 2000040821 A JP2000040821 A JP 2000040821A
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Abstract
(57)【要約】
【課題】静電気等のサージから半導体装置を保護する素
子構造に関し、製造工程の増加無く、従来に比べ小さな
面積で同等以上の保護能力を実現する。 【解決手段】外部より静電気等のサージが加わるとドレ
イン領域がアバランシェブレイクを起こし、ゲート電極
４４０の下のチャネル領域は、ドレイン領域４００の電
圧とウェル電位供給領域４３０の電圧の差が、前記ドレ
イン領域４００とウェル電位供給領域４３０間の抵抗に
より分圧された高電位状態となる。このチャネル領域の
高電位状態はｎｐｎ型のバイポーラ構成による電流経路
を構成する。この時、ドレインコンタクト４０２は同等
の抵抗成分を持つソースコンタクト４１２とソースコン
タクト４１３に対し、電流を２分割することになる。こ
のためドレインコンタクトとそれぞれのソースコンタク
トの直線状に位置し、ソース領域側にあるドレイン端に
おける発熱量は軽減される。
子構造に関し、製造工程の増加無く、従来に比べ小さな
面積で同等以上の保護能力を実現する。 【解決手段】外部より静電気等のサージが加わるとドレ
イン領域がアバランシェブレイクを起こし、ゲート電極
４４０の下のチャネル領域は、ドレイン領域４００の電
圧とウェル電位供給領域４３０の電圧の差が、前記ドレ
イン領域４００とウェル電位供給領域４３０間の抵抗に
より分圧された高電位状態となる。このチャネル領域の
高電位状態はｎｐｎ型のバイポーラ構成による電流経路
を構成する。この時、ドレインコンタクト４０２は同等
の抵抗成分を持つソースコンタクト４１２とソースコン
タクト４１３に対し、電流を２分割することになる。こ
のためドレインコンタクトとそれぞれのソースコンタク
トの直線状に位置し、ソース領域側にあるドレイン端に
おける発熱量は軽減される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に静電気等のサージから半導体装置を保護する素子構
造に関する。
特に静電気等のサージから半導体装置を保護する素子構
造に関する。
【０００２】
【従来の技術】従来の半導体装置の保護装置では、ドラ
イバートランジスタは、図1に示されるように、ＭＯＳ
型トランジスタのドレインコンタクト１は同ＭＯＳ型ト
ランジスタのソースコンタクト２と対向する位置に配置
される構成を採っていた。図1のような構成では、静電
気等のサージが加えられた際に、ドレインコンタクト１
よりドレインに流れ込む電流は、図2に示すＭＯＳ型ト
ランジスタのバイポーラ動作により、前記ドレインコン
タクト１に対向するソースコンタクト２に流れ、放電さ
れる。このため、ドレインコンタクト１とソースコンタ
クト２に挟まれ且つ直線状に位置するドレイン領域端１
０の発熱が最大となり、前記ドレイン領域端１０の発熱
によるドレインコンタクト１の融解に起因する破壊や特
性変動を防ぐため、ドレインコンタクト１と前記ドレイ
ン領域端１０は製造上の制約より遥かに大きく、プロセ
スの微細化に関係のない一定距離１１をとる必要があ
る。このため、保護回路の占有面積はプロセスの微細化
とともに内部回路に対する占有面積の割合を増大させて
いる。
イバートランジスタは、図1に示されるように、ＭＯＳ
型トランジスタのドレインコンタクト１は同ＭＯＳ型ト
ランジスタのソースコンタクト２と対向する位置に配置
される構成を採っていた。図1のような構成では、静電
気等のサージが加えられた際に、ドレインコンタクト１
よりドレインに流れ込む電流は、図2に示すＭＯＳ型ト
ランジスタのバイポーラ動作により、前記ドレインコン
タクト１に対向するソースコンタクト２に流れ、放電さ
れる。このため、ドレインコンタクト１とソースコンタ
クト２に挟まれ且つ直線状に位置するドレイン領域端１
０の発熱が最大となり、前記ドレイン領域端１０の発熱
によるドレインコンタクト１の融解に起因する破壊や特
性変動を防ぐため、ドレインコンタクト１と前記ドレイ
ン領域端１０は製造上の制約より遥かに大きく、プロセ
スの微細化に関係のない一定距離１１をとる必要があ
る。このため、保護回路の占有面積はプロセスの微細化
とともに内部回路に対する占有面積の割合を増大させて
いる。
【０００３】このような保護回路の内部回路に対する占
有面積の割合を増大を押さえる手段として、特開昭６１
−０６９１６３、特開平３−０２２４８１、特開平３−
０７６７８８が開示されている。これらの特許はドレイ
ン不純物拡散層とコンタクト部のＡＬ配線の間に熱に強
い素材を挿入することにより、コンタクトの熱耐量を高
める。従って、ドレインコンタクトとドレイン領域端の
距離を狭めることができることになる。この時の熱に強
い素材とは、前述の開示される３特許によれば、それぞ
れ多結晶シリコン層、高融点金属のシリサイド層、2層
のポリシリコン層である。また他の手段として、特開平
３−０２２４８２、特開平５−００３２８６に開示され
るいる。これらの特許はそれぞれ、ドレインコンタクト
またはドレイン不純物拡散層の断面を大きくする、ドレ
インコンタクトとドレイン領域端の間に放熱器を設ける
ことにより、コンタクトの熱耐量を高める。
有面積の割合を増大を押さえる手段として、特開昭６１
−０６９１６３、特開平３−０２２４８１、特開平３−
０７６７８８が開示されている。これらの特許はドレイ
ン不純物拡散層とコンタクト部のＡＬ配線の間に熱に強
い素材を挿入することにより、コンタクトの熱耐量を高
める。従って、ドレインコンタクトとドレイン領域端の
距離を狭めることができることになる。この時の熱に強
い素材とは、前述の開示される３特許によれば、それぞ
れ多結晶シリコン層、高融点金属のシリサイド層、2層
のポリシリコン層である。また他の手段として、特開平
３−０２２４８２、特開平５−００３２８６に開示され
るいる。これらの特許はそれぞれ、ドレインコンタクト
またはドレイン不純物拡散層の断面を大きくする、ドレ
インコンタクトとドレイン領域端の間に放熱器を設ける
ことにより、コンタクトの熱耐量を高める。
【０００４】
【発明が解決しようとする課題】ところが、特開昭６１
−０６９１６３、特開平３−０２２４８１、特開平３−
０７６７８８や、特開平３−０２２４８２、特開平５−
００３２８６のような手法では、内部回路製造工程とは
別に、入出力装置製造用の工程を設ける必要があり、製
造時間および製造費の増加となる。
−０６９１６３、特開平３−０２２４８１、特開平３−
０７６７８８や、特開平３−０２２４８２、特開平５−
００３２８６のような手法では、内部回路製造工程とは
別に、入出力装置製造用の工程を設ける必要があり、製
造時間および製造費の増加となる。
【０００５】
【課題を解決するための手段】本発明による半導体装置
の保護装置は、半導体基板に第一導電型のウェル領域が
形成され、前記第二導電型のトランジスタのドレインを
電気的に接続するためのドレインコンタクトと、前記第
二導電型のトランジスタのソースを電気的に接続するた
めのソースコンタクトの関係が、ドレイン領域端に垂直
に交わる線に対して平行関係にないように配置されるこ
とを特徴とする。
の保護装置は、半導体基板に第一導電型のウェル領域が
形成され、前記第二導電型のトランジスタのドレインを
電気的に接続するためのドレインコンタクトと、前記第
二導電型のトランジスタのソースを電気的に接続するた
めのソースコンタクトの関係が、ドレイン領域端に垂直
に交わる線に対して平行関係にないように配置されるこ
とを特徴とする。
【０００６】また、本発明による半導体装置の保護装置
は、前記半導体装置の保護装置において、前記第二導電
型のトランジスタのドレインがパッドに接続されてなる
ことを特長とする。
は、前記半導体装置の保護装置において、前記第二導電
型のトランジスタのドレインがパッドに接続されてなる
ことを特長とする。
【０００７】また、本発明による半導体装置の保護装置
は、前記半導体装置の保護装置において、前記第一導電
型のウェル領域に前記ウェル領域と少なくとも一部が重
なり合う第一導電型の第一不純物領域が形成されてなる
ことを特長とする。
は、前記半導体装置の保護装置において、前記第一導電
型のウェル領域に前記ウェル領域と少なくとも一部が重
なり合う第一導電型の第一不純物領域が形成されてなる
ことを特長とする。
【０００８】また、本発明による半導体装置の保護装置
は、半導体基板に第一導電型のウェル領域が形成され、
前記第一導電型のウェル領域内には第二導電型のトラン
ジスタが形成され、前記第二導電型のトランジスタのド
レインを電気的に接続するためのドレインコンタクト
が、前記第二導電型のトランジスタのソースを電気的に
接続するためのソースコンタクトを、等距離に少なくと
も二個以上有してなることを特徴とする。
は、半導体基板に第一導電型のウェル領域が形成され、
前記第一導電型のウェル領域内には第二導電型のトラン
ジスタが形成され、前記第二導電型のトランジスタのド
レインを電気的に接続するためのドレインコンタクト
が、前記第二導電型のトランジスタのソースを電気的に
接続するためのソースコンタクトを、等距離に少なくと
も二個以上有してなることを特徴とする。
【０００９】また、本発明による半導体装置の保護装置
は、前記半導体装置の保護装置において、前記ドレイン
コンタクトが隣り合うドレインコンタクトと同時に等距
離となるソースコンタクトを共有してなることを特徴と
する。
は、前記半導体装置の保護装置において、前記ドレイン
コンタクトが隣り合うドレインコンタクトと同時に等距
離となるソースコンタクトを共有してなることを特徴と
する。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図
３、図４、図５により説明する。ＭＯＳ型トランジスタ
を例にとるが、ＭＩＳ型トランジスタ、ＭＯＳ型のバイ
ポーラ動作素子、ＭＩＳ型のバイポーラ動作素子におい
ても同様であり、トランジスタの極性は関しない。
３、図４、図５により説明する。ＭＯＳ型トランジスタ
を例にとるが、ＭＩＳ型トランジスタ、ＭＯＳ型のバイ
ポーラ動作素子、ＭＩＳ型のバイポーラ動作素子におい
ても同様であり、トランジスタの極性は関しない。
【００１１】図３は本発明半導体装置の保護回路の一つ
の実施例を示す平面図である。この実施例ではｐ型ウェ
ル４２０と前記p型ウェル４２０上に配置された拡散等
によるｎ型不純物領域なるドレイン領域４００とソース
領域４１０、同じく前記ｐ型ウェル４２０上に配置され
たｐ型不純物領域なるウェル電位供給領域４３０、ポリ
シリコン等からなるゲート電極４４０を形成し、ドレイ
ン領域４００、ソース領域４１０、ウェル電位供給領域
４３０を電気的に他の素子と接続するためのコンタクト
ホールをそれぞれ配置し、ドレイン領域４００を外部接
続用パッド（図示せず）に接続し、ソース領域４１０と
ウェル電位供給領域をそれぞれ接地電位に接続し、ゲー
ト電極４４０を接地電位もしくは内部回路（図示せず）
に接続し保護装置とするものである。ここで、ドレイン
コンタクト４０２に対し、ソースコンタクト４１２とソ
ースコンタクト４１３を等距離に配置し、前記ドレイン
コンタクト４０２と同様なドレインコンタクト４０３は
ドレインコンタクト４０２とソースコンタクト４１２を
共有している。
の実施例を示す平面図である。この実施例ではｐ型ウェ
ル４２０と前記p型ウェル４２０上に配置された拡散等
によるｎ型不純物領域なるドレイン領域４００とソース
領域４１０、同じく前記ｐ型ウェル４２０上に配置され
たｐ型不純物領域なるウェル電位供給領域４３０、ポリ
シリコン等からなるゲート電極４４０を形成し、ドレイ
ン領域４００、ソース領域４１０、ウェル電位供給領域
４３０を電気的に他の素子と接続するためのコンタクト
ホールをそれぞれ配置し、ドレイン領域４００を外部接
続用パッド（図示せず）に接続し、ソース領域４１０と
ウェル電位供給領域をそれぞれ接地電位に接続し、ゲー
ト電極４４０を接地電位もしくは内部回路（図示せず）
に接続し保護装置とするものである。ここで、ドレイン
コンタクト４０２に対し、ソースコンタクト４１２とソ
ースコンタクト４１３を等距離に配置し、前記ドレイン
コンタクト４０２と同様なドレインコンタクト４０３は
ドレインコンタクト４０２とソースコンタクト４１２を
共有している。
【００１２】外部より静電気等のサージが加わるとドレ
イン領域４００がアバランシェブレイクを起こし、ゲー
ト電極４４０の下のチャネル領域は、ドレイン領域４０
０の電圧とウェル電位供給領域４３０の電圧の差が、前
記ドレイン領域４００とウェル電位供給領域４３０間の
抵抗により分圧された高電位状態となる。このチャネル
領域の高電位状態はｐ型ウェル４２０とソース領域４１
０によるダイオードを動作させ、ドレイン領域４００と
ｐ型ウェル４２０とソース領域４１０からなるｎｐｎ型
のバイポーラ構成による電流経路４６０を構成する。こ
のｎｐｎバイポーラ構成による電流経路４６０により静
電気等のサージは接地電位へ放電される。この時、ドレ
インコンタクト４０２は同等の抵抗成分を持つソースコ
ンタクト４１２とソースコンタクト４１３に対し、電流
４５０を２分割することになる。このためドレインコン
タクト４０１とそれぞれのソースコンタクトの電流経路
４６０上に位置し、ソース領域側にあるドレイン端にお
ける発熱点４５０は分散され、発熱量は軽減される。
イン領域４００がアバランシェブレイクを起こし、ゲー
ト電極４４０の下のチャネル領域は、ドレイン領域４０
０の電圧とウェル電位供給領域４３０の電圧の差が、前
記ドレイン領域４００とウェル電位供給領域４３０間の
抵抗により分圧された高電位状態となる。このチャネル
領域の高電位状態はｐ型ウェル４２０とソース領域４１
０によるダイオードを動作させ、ドレイン領域４００と
ｐ型ウェル４２０とソース領域４１０からなるｎｐｎ型
のバイポーラ構成による電流経路４６０を構成する。こ
のｎｐｎバイポーラ構成による電流経路４６０により静
電気等のサージは接地電位へ放電される。この時、ドレ
インコンタクト４０２は同等の抵抗成分を持つソースコ
ンタクト４１２とソースコンタクト４１３に対し、電流
４５０を２分割することになる。このためドレインコン
タクト４０１とそれぞれのソースコンタクトの電流経路
４６０上に位置し、ソース領域側にあるドレイン端にお
ける発熱点４５０は分散され、発熱量は軽減される。
【００１３】図４は本発明半導体装置の保護回路の一つ
の実施例を示す平面図である。この実施例ではｐ型ウェ
ル５２０と前記p型ウェル５２０上に配置された拡散等
によるｎ型不純物領域なるドレイン領域５００とソース
領域５１０、同じく前記ｐ型ウェル５２０上に配置され
たｐ型不純物領域なるウェル電位供給領域５３０、ポリ
シリコン等からなるゲート電極５４０を形成し、ドレイ
ン領域５００、ソース領域５１０、ウェル電位供給領域
５３０を電気的に他の素子と接続するためのコンタクト
ホールをそれぞれ配置し、ドレイン領域５００を外部接
続用パッド（図示せず）に接続し、ソース領域５１０と
ウェル電位供給領域をそれぞれ接地電位に接続し、ゲー
ト電極５４０を接地電位もしくは内部回路（図示せず）
に接続し保護装置とするものである。ここでドレイン領
域５００の終端に位置するドレインコンタクト５０１は
ソースコンタクト５１１、５１２、５１３、５１４、５
１５を等距離に持ち、ソース領域５１０とウェル電位供
給領域５３０はそれぞれの境界を一致させている。
の実施例を示す平面図である。この実施例ではｐ型ウェ
ル５２０と前記p型ウェル５２０上に配置された拡散等
によるｎ型不純物領域なるドレイン領域５００とソース
領域５１０、同じく前記ｐ型ウェル５２０上に配置され
たｐ型不純物領域なるウェル電位供給領域５３０、ポリ
シリコン等からなるゲート電極５４０を形成し、ドレイ
ン領域５００、ソース領域５１０、ウェル電位供給領域
５３０を電気的に他の素子と接続するためのコンタクト
ホールをそれぞれ配置し、ドレイン領域５００を外部接
続用パッド（図示せず）に接続し、ソース領域５１０と
ウェル電位供給領域をそれぞれ接地電位に接続し、ゲー
ト電極５４０を接地電位もしくは内部回路（図示せず）
に接続し保護装置とするものである。ここでドレイン領
域５００の終端に位置するドレインコンタクト５０１は
ソースコンタクト５１１、５１２、５１３、５１４、５
１５を等距離に持ち、ソース領域５１０とウェル電位供
給領域５３０はそれぞれの境界を一致させている。
【００１４】外部より静電気等のサージが加わるとドレ
イン領域５００がアバランシェブレイクを起こし、ゲー
ト電極５４０の下のチャネル領域は、ドレイン領域５０
０の電圧とウェル電位供給領域５３０の電圧の差が、前
記ドレイン領域５００とウェル電位供給領域５３０間の
抵抗により分圧された高電位状態となる。このチャネル
領域の高電位状態はｐ型ウェル５２０とソース領域５１
０によるダイオードを動作させ、ドレイン領域５００と
ｐ型ウェル５２０とソース領域５１０からなるｎｐｎ型
のバイポーラ構成による電流経路５６０を構成する。こ
のｎｐｎバイポーラ構成による電流経路５６０により静
電気等のサージは接地電位へ放電される。この時、ドレ
インコンタクト５０１は同等の抵抗成分を持つソースコ
ンタクト５１１、５１２、５１３、５１４、５１５に対
し、電流５５０を分割することになる。このためドレイ
ンコンタクト５０１とそれぞれのソースコンタクトの電
流経路４６０上に位置し、ソース領域側にあるドレイン
端における発熱点５５０は分散され、発熱量は軽減され
る。ここで、ソース領域５１０とウェル電位供給領域５
３０が境界を接触させていることは本発明半導体装置の
保護回路に影響しない。
イン領域５００がアバランシェブレイクを起こし、ゲー
ト電極５４０の下のチャネル領域は、ドレイン領域５０
０の電圧とウェル電位供給領域５３０の電圧の差が、前
記ドレイン領域５００とウェル電位供給領域５３０間の
抵抗により分圧された高電位状態となる。このチャネル
領域の高電位状態はｐ型ウェル５２０とソース領域５１
０によるダイオードを動作させ、ドレイン領域５００と
ｐ型ウェル５２０とソース領域５１０からなるｎｐｎ型
のバイポーラ構成による電流経路５６０を構成する。こ
のｎｐｎバイポーラ構成による電流経路５６０により静
電気等のサージは接地電位へ放電される。この時、ドレ
インコンタクト５０１は同等の抵抗成分を持つソースコ
ンタクト５１１、５１２、５１３、５１４、５１５に対
し、電流５５０を分割することになる。このためドレイ
ンコンタクト５０１とそれぞれのソースコンタクトの電
流経路４６０上に位置し、ソース領域側にあるドレイン
端における発熱点５５０は分散され、発熱量は軽減され
る。ここで、ソース領域５１０とウェル電位供給領域５
３０が境界を接触させていることは本発明半導体装置の
保護回路に影響しない。
【００１５】図５は本発明半導体装置の保護回路の一つ
の実施例を示す平面図である。この実施例ではｐ型ウェ
ル６２０、７２０と前記p型ウェル６２０、７２０上に
配置された拡散等によるｎ型不純物領域なるドレイン領
域６００、７００とソース領域６１０、同じく前記ｐ型
ウェル６２０上に配置されたｐ型不純物領域なるウェル
電位供給領域６３０、ポリシリコン等からなるゲート電
極６４０、７４０を形成し、ドレイン領域６００、７０
０、ソース領域６１０、ウェル電位供給領域６３０を電
気的に他の素子と接続するためのコンタクトホールをそ
れぞれ配置し、ドレイン領域６００、７００を外部接続
用パッド（図示せず）に接続し、ソース領域６１０とウ
ェル電位供給領域をそれぞれ接地電位に接続し、ゲート
電極６４０、７４０を接地電位もしくは内部回路（図示
せず）に接続し、ドレインコンタクトの下にポリシリコ
ン６５０、７５０を配置し、ドレインコンタクトとソー
ス側のドレイン領域端の間に放熱器６６０、７６０を配
置し保護装置とするものである。ここでドレイン領域６
００のドレインコンタクト６０１はドレインコンタクト
６０２とドレイン領域７００のドレインコンタクト７０
１、７０２と、ソースコンタクト６１２を共有してい
る。
の実施例を示す平面図である。この実施例ではｐ型ウェ
ル６２０、７２０と前記p型ウェル６２０、７２０上に
配置された拡散等によるｎ型不純物領域なるドレイン領
域６００、７００とソース領域６１０、同じく前記ｐ型
ウェル６２０上に配置されたｐ型不純物領域なるウェル
電位供給領域６３０、ポリシリコン等からなるゲート電
極６４０、７４０を形成し、ドレイン領域６００、７０
０、ソース領域６１０、ウェル電位供給領域６３０を電
気的に他の素子と接続するためのコンタクトホールをそ
れぞれ配置し、ドレイン領域６００、７００を外部接続
用パッド（図示せず）に接続し、ソース領域６１０とウ
ェル電位供給領域をそれぞれ接地電位に接続し、ゲート
電極６４０、７４０を接地電位もしくは内部回路（図示
せず）に接続し、ドレインコンタクトの下にポリシリコ
ン６５０、７５０を配置し、ドレインコンタクトとソー
ス側のドレイン領域端の間に放熱器６６０、７６０を配
置し保護装置とするものである。ここでドレイン領域６
００のドレインコンタクト６０１はドレインコンタクト
６０２とドレイン領域７００のドレインコンタクト７０
１、７０２と、ソースコンタクト６１２を共有してい
る。
【００１６】外部より静電気等のサージが加わるとドレ
イン領域６００、７００がアバランシェブレイクを起こ
し、ゲート電極６４０、７４０の下のチャネル領域は、
ドレイン領域６００、７００の電圧とウェル電位供給領
域６３０の電圧の差が、前記ドレイン領域６００、７０
０とウェル電位供給領域６３０間の抵抗により分圧され
た高電位状態となる。このチャネル領域の高電位状態は
ｐ型ウェル６２０とソース領域６１０によるダイオード
を動作させ、ドレイン領域６００、７００とｐ型ウェル
６２０とソース領域６１０からなるｎｐｎ型のバイポー
ラ構成による電流経路６６０、７６０を構成する。この
ｎｐｎバイポーラ構成による電流経路６６０、７６０に
より静電気等のサージは接地電位へ放電される。この
時、ドレインコンタクト６０１、６０２、７０１、７０
２はソースコンタクト６１２を共有している。ここで、
ドレインコンタクトの下にポリシリコン６５０、７５
０、ドレインコンタクトとソース側のドレイン領域端間
の放熱器６６０、７６０のように特開昭６１−０６９１
６３、特開平３−０２２４８１、特開平３−０７６７８
８や、特開平３−０２２４８２、特開平５−００３２８
６等に開示される従来技術との共用も本発明半導体装置
の保護回路に影響しない。
イン領域６００、７００がアバランシェブレイクを起こ
し、ゲート電極６４０、７４０の下のチャネル領域は、
ドレイン領域６００、７００の電圧とウェル電位供給領
域６３０の電圧の差が、前記ドレイン領域６００、７０
０とウェル電位供給領域６３０間の抵抗により分圧され
た高電位状態となる。このチャネル領域の高電位状態は
ｐ型ウェル６２０とソース領域６１０によるダイオード
を動作させ、ドレイン領域６００、７００とｐ型ウェル
６２０とソース領域６１０からなるｎｐｎ型のバイポー
ラ構成による電流経路６６０、７６０を構成する。この
ｎｐｎバイポーラ構成による電流経路６６０、７６０に
より静電気等のサージは接地電位へ放電される。この
時、ドレインコンタクト６０１、６０２、７０１、７０
２はソースコンタクト６１２を共有している。ここで、
ドレインコンタクトの下にポリシリコン６５０、７５
０、ドレインコンタクトとソース側のドレイン領域端間
の放熱器６６０、７６０のように特開昭６１−０６９１
６３、特開平３−０２２４８１、特開平３−０７６７８
８や、特開平３−０２２４８２、特開平５−００３２８
６等に開示される従来技術との共用も本発明半導体装置
の保護回路に影響しない。
【００１７】
【発明の効果】本発明半導体装置の保護装置によれば、
ドレインコンタクトとソースコンタクトはドレイン領域
端に垂直に交わる線に対して平行関係にないように配置
されるため、ドレインコンタクトとドレイン領域端の最
短距離が発熱点になることはない。従って、入出力装置
製造工程の増加なく、保護装置の占有面積を減少するこ
とができる。
ドレインコンタクトとソースコンタクトはドレイン領域
端に垂直に交わる線に対して平行関係にないように配置
されるため、ドレインコンタクトとドレイン領域端の最
短距離が発熱点になることはない。従って、入出力装置
製造工程の増加なく、保護装置の占有面積を減少するこ
とができる。
【００１８】また、静電気等のサージに対し、バイポー
ラ動作をして電流を流す素子のドレインコンタクトより
流れ出る電流は分散され、電流経路に存在する発熱点が
分散され発熱量が軽減される。従って、入出力装置製造
工程の増加なく、保護装置の占有面積を減少することが
できる。
ラ動作をして電流を流す素子のドレインコンタクトより
流れ出る電流は分散され、電流経路に存在する発熱点が
分散され発熱量が軽減される。従って、入出力装置製造
工程の増加なく、保護装置の占有面積を減少することが
できる。
【００１９】また、ソースコンタクトを共有化するた
め、ドレインコンタクトより流れ出る電流を分割するこ
とによる面積の増加はない。
め、ドレインコンタクトより流れ出る電流を分割するこ
とによる面積の増加はない。
【図１】従来の半導体装置の保護装置の平面図である。
【図２】ＭＯＳトランジスタのバイポーラ動作を示す断
面図である。
面図である。
【図３】本発明の半導体装置の保護装置の実施の形態を
示す平面図である。
示す平面図である。
【図４】本発明の半導体装置の保護装置の実施の形態を
示す平面図である。
示す平面図である。
【図５】本発明の半導体装置の保護装置の実施の形態を
示す平面図である。
示す平面図である。
１：ドレインコンタクト ２：ソースコンタクト ３：ゲート電極 ４：ソース領域 ５：ドレイン領域 ６：ウェル電位供給領域 ７：ウェル電位供給領域コンタクト ８：ウェル領域 ９：バイポーラ動作時電流経路 １０：発熱点 １１：ドレインコンタクトとドレイン領域端の間隔 ２１：ドレイン領域 ２２：素子分離酸化膜 ２３：ゲート電極 ２４：ソース領域 ２５：ウェル電位供給領域 ２６：ウェル領域 ２７：層間絶縁膜 ２８：ＡＬ配線 ４００：ドレイン領域 ４０１、４０２、４０３、４０４：ドレインコンタクト ４１０：ソース領域 ４１１、４１２、４１３、４１４：ソースコンタクト ４２０：ウェル領域 ４３０：ウェル電位供給領域 ４４０：ゲート電極 ４５０：発熱点 ４６０：電流経路 ５００：ドレイン領域 ５０１、５０２：ドレインコンタクト ５１０：ソース領域 ５１１、５１２、５１３、５１４、５１５、５１６、５
１７：ソースコンタクト ５２０：ウェル領域 ５３０：ウェル電位供給領域 ５４０：ゲート電極 ５５０：発熱点 ５６０：電流経路 ６００、７００：ドレイン領域 ６０１、７０１：ドレインコンタクト ６１０：ソース領域 ６１１：ソースコンタクト ６２０：ウェル領域 ６３０：ウェル電位供給領域 ６４０、７４０：ゲート電極 ６５０、７５０：ポリシリコン ６６０、７６０：放熱器
１７：ソースコンタクト ５２０：ウェル領域 ５３０：ウェル電位供給領域 ５４０：ゲート電極 ５５０：発熱点 ５６０：電流経路 ６００、７００：ドレイン領域 ６０１、７０１：ドレインコンタクト ６１０：ソース領域 ６１１：ソースコンタクト ６２０：ウェル領域 ６３０：ウェル電位供給領域 ６４０、７４０：ゲート電極 ６５０、７５０：ポリシリコン ６６０、７６０：放熱器
Claims (5)
- 【請求項１】半導体基板に第一導電型のウェル領域が形
成され、前記第一導電型のウェル領域内には第二導電型
のトランジスタが形成され、前記第二導電型のトランジ
スタのドレインを電気的に接続するためのドレインコン
タクトと、前記第二導電型のトランジスタのソースを電
気的に接続するためのソースコンタクトの関係が、ドレ
イン領域端に垂直に交わる線に対して平行関係にないよ
うに配置されることを特徴とする半導体装置の保護装
置。 - 【請求項２】請求項１記載の半導体装置の保護装置にお
いて、前記第二導電型のトランジスタのドレインがパッ
ドに接続されてなることを特長とする半導体装置の保護
装置。 - 【請求項３】請求項1記載の半導体装置の保護装置にお
いて、前記第一導電型のウェル領域に前記ウェル領域と
少なくとも一部が重なり合う第一導電型の第一不純物領
域が形成されてなることを特長とする半導体装置の保護
装置。 - 【請求項４】半導体基板に第一導電型のウェル領域が形
成され、前記第一導電型のウェル領域内には第二導電型
のトランジスタが形成され、前記第二導電型のトランジ
スタのドレインを電気的に接続するためのドレインコン
タクトが、前記第二導電型のトランジスタのソースを電
気的に接続するためのソースコンタクトを、等距離に少
なくとも二個以上有してなることを特徴とする半導体装
置の保護装置。 - 【請求項５】請求項４記載の半導体装置の保護装置にお
いて、前記ドレインコンタクトが隣り合うドレインコン
タクトと同時に等距離となるソースコンタクトを共有し
てなることを特徴とする半導体装置の保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10208413A JP2000040821A (ja) | 1998-07-23 | 1998-07-23 | 半導体装置の保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10208413A JP2000040821A (ja) | 1998-07-23 | 1998-07-23 | 半導体装置の保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000040821A true JP2000040821A (ja) | 2000-02-08 |
Family
ID=16555834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10208413A Withdrawn JP2000040821A (ja) | 1998-07-23 | 1998-07-23 | 半導体装置の保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000040821A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218564A (ja) * | 2007-03-01 | 2008-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2009038101A (ja) * | 2007-07-31 | 2009-02-19 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2019106485A (ja) * | 2017-12-13 | 2019-06-27 | 富士電機株式会社 | 抵抗素子及びその製造方法 |
| JP2019106484A (ja) * | 2017-12-13 | 2019-06-27 | 富士電機株式会社 | 抵抗素子 |
-
1998
- 1998-07-23 JP JP10208413A patent/JP2000040821A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218564A (ja) * | 2007-03-01 | 2008-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US8193608B2 (en) | 2007-03-01 | 2012-06-05 | Panasonic Corporation | Semiconductor device |
| JP2009038101A (ja) * | 2007-07-31 | 2009-02-19 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2019106485A (ja) * | 2017-12-13 | 2019-06-27 | 富士電機株式会社 | 抵抗素子及びその製造方法 |
| JP2019106484A (ja) * | 2017-12-13 | 2019-06-27 | 富士電機株式会社 | 抵抗素子 |
| JP7039982B2 (ja) | 2017-12-13 | 2022-03-23 | 富士電機株式会社 | 抵抗素子及びその製造方法 |
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|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040909 |
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| A761 | Written withdrawal of application |
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