KR100683102B1 - 반도체 장치 - Google Patents

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Abstract

종래의 반도체 장치에서는, 과전압으로부터 소자를 보호하기 위해 형성된 N형의 확산 영역이 좁아서, 브레이크 다운 전류가 집중하여, 보호용의 PN 접합 영역이 파괴된다고 하는 문제가 있었다. 본 발명의 반도체 장치에서는, 기판(2)과 에피택셜층(3)에 걸쳐 N형의 매립 확산층(4)이 형성되어 있다. P형의 매립 확산층(5)이, N형의 매립 확산층(4) 상면의 넓은 영역에 걸쳐 형성되고, 과전압 보호용 PN 접합 영역(16)이 형성되어 있다. P형의 확산층(6)이, P형의 매립 확산층(5)과 연결되도록 형성되어 있다. PN 접합 영역(16)의 브레이크 다운 전압은, 소스-드레인 간의 브레이크 다운 전압보다도 낮다. 이 구조에 의해, 브레이크 다운 전류의 집중을 방지하고, 과전압으로부터 반도체 장치를 보호할 수 있다.
에피택셜층, 매립 확산층, 백 게이트 영역, 드레인 영역, 반도체 기판

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시 형태에서의 반도체 장치를 설명하는 단면도.
도 2의 (a)는 본 발명의 실시 형태에서의 반도체 장치에 관한 것으로, 과전압 보호 구조를 갖는 경우를 설명하기 위한 단면도, (b)는 본 발명의 실시 형태에서의 반도체 장치에 관한 것으로, 과전압 보호 구조를 갖지 않는 경우를 설명하기 위한 단면도.
도 3의 (a)는 본 발명의 실시 형태에서의 반도체 장치에 관한 것으로, 과전압 보호 구조를 갖는 경우의 충돌 전리 발생 영역을 설명하기 위한 도면, (b)는 본 발명의 실시 형태에서의 반도체 장치에 관한 것으로, 과전압 보호 구조를 갖지 않는 경우의 충돌 전리 발생 영역을 설명하기 위한 도면.
도 4는 본 발명의 실시 형태에서의 반도체 장치의 소스-드레인 간의 전류값과 소스-드레인 간의 전압값과의 관계를 설명하기 위한 도면.
도 5는 본 발명의 실시 형태에서의 반도체 장치를 설명하는 단면도.
도 6은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 실시 형태에서의 반도체 장치의 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : P 채널형 LDMOS 트랜지스터
2 : P형의 단결정 실리콘 기판
3 : N형의 에피택셜층
4 : N형의 매립 확산층
5 : P형의 매립 확산층
6, 7, 10 : P형의 확산층
8 : N형의 확산층
16, 17 : PN 접합 영역
[특허 문헌 1] 일본 특개평 10-506503호 공보(제4∼5, 7페이지, 도 1, 도 2)
본 발명은 과전압으로부터 회로 소자를 보호하는 반도체 장치에 관한 것이다.
종래의 반도체 장치에서는, 예를 들면 N 채널형의 LDMOS 트랜지스터를 형성하기 위해서, P형 반도체 기판 상에 N형의 에피택셜층을 퇴적하고 있다. 에피택셜층에는, 백 게이트 영역으로서 이용하는 P형의 확산 영역을 형성하고 있다. P형의 확산 영역에는, 소스 영역으로서 이용하는 N형의 확산 영역을 형성하고 있다. 또한, 에피택셜층에는, 드레인 영역으로서 이용하는 N형의 확산 영역을 형성하고 있다. 그리고, 드레인 영역 하방에 위치하여, 반도체 기판과 에피택셜층에 걸쳐, N형의 매립 영역이 형성되어 있다. 이 때, 매립 영역과 반도체 기판으로 형성되는 PN 접합 영역의 브레이크 다운 전압은, LDMOS 트랜지스터의 소스-드레인 간의 브레이크 다운 전압보다도 낮게 되도록 구성되어 있다. 이 구조에 의해, LDMOS 트랜지스터를 파괴하는 과전압이 드레인 전극에 인가된 경우에도, 매립 영역과 반도체 기판으로 형성되는 PN 접합 영역이 브레이크 다운한다. 그 결과, 상기 과전압에 의해, LDMOS 트랜지스터가 파괴되는 것을 방지할 수 있다(예를 들면, 특허 문헌 1 참조).
전술한 바와 같이, 종래의 반도체 장치에서는, 드레인 영역에 인가되는 과전압에 의해, LDMOS 트랜지스터가 파괴되는 것을 방지하기 위해, 드레인 영역의 하방 에 N형의 매립 영역이 형성되어 있다. N형의 매립 영역은, 드레인 영역의 폭과 거의 동등한 폭을 갖도록 형성되어 있다. 이 구조에 의해, 드레인 영역에 과전압이 인가되어, N형의 매립 영역과 P형의 반도체 기판과의 PN 접합 영역이 브레이크 다운하면, 브레이크 다운 전류가, PN 접합 영역에 집중한다. 그 때문에, PN 접합 영역은, 전류 집중 및 그 집중에 의한 발열에 의해 파괴된다고 하는 문제가 있다.
또한, 종래의 반도체 장치에서는, 상기 PN 접합 영역에서의 전류 집중을 방지하기 위해, N형의 매립 영역을 넓은 영역에 걸쳐 형성함으로써 대처하는 것도 가능하다. 여기서, 종래의 반도체 장치에서는, 기지의 RESURF 원리를 이용하여 소자의 내압 특성의 향상을 목적으로 하고 있다. 그 때문에, N형의 매립 영역은, 분리 영역측으로 크게 형성하게 된다. 한편, N형의 매립 영역은, PN 접합 영역을 형성하기 위해, LDMOS 트랜지스터에 추가된 구조이다. 즉, N형의 매립 영역을 넓은 영역에 걸쳐 형성하면, 드레인 영역과 분리 영역 간이 넓어지고, 소자가 형성되지 않는 무효 영역이 넓어진다. 그 때문에, 칩 사이즈에 대하여, 소자 형성 영역을 효율적으로 배치할 수 없다는 문제가 있다.
또한, 종래의 반도체 장치에서는, P형의 반도체 기판을 이용하여, N형의 매립 영역과 P형의 반도체 기판에 의해, PN 접합 영역을 형성하고 있다. 이 구조에 의해, 드레인 영역에 과전압이 인가되어, 발생하는 브레이크 다운 전류가, 반도체 기판을 흐른다. 그 때문에, 예를 들면 접지 상태에 설정된 반도체 기판의 전위가, 브레이크 다운 전류가 흐름으로써 그 전위가 상승한다. 즉, 브레이크 다운 전류의 유로로서, 반도체 기판을 이용하기 때문에, 동일 기판에 형성된 그 외의 소자가, 기판 전위의 상승에 의해 오동작하는 것이나 래치 업 현상이 발생한다는 문제가 있다.
상술한 각 사정을 감안하여 이루어진 것으로, 본 발명의 반도체 장치에서는, 일 도전형의 반도체 기판과, 상기 반도체 기판 상에 형성되어 있는 역 도전형의 에피택셜층과, 상기 반도체 기판과 상기 에피택셜층에 걸쳐 형성되어 있는 역 도전형의 매립 확산층과, 상기 역 도전형의 매립 확산층 상에 형성되고, 상기 역 도전형의 매립 확산층과의 제1 접합 영역을 갖고 있는 일 도전형의 매립 확산층과, 상기 에피택셜층에 형성되고, 드레인 영역으로서 이용되고 있는 일 도전형의 제1 확산층과, 상기 일 도전형의 제1 확산층에 형성되고, 백 게이트 영역으로서 이용되고, 또한 상기 일 도전형의 제1 확산층과의 제2 접합 영역을 갖고 있는 역 도전형의 제1 확산층과, 상기 역 도전형의 제1 확산층에 형성되고, 소스 영역으로서 이용되고 있는 일 도전형의 제2 확산층과, 상기 에피택셜층 상에 형성되어 있는 게이트 산화막 및 게이트 전극과, 상기 에피택셜층에 형성되고, 상기 에피택셜층 상방에서 상기 일 도전형의 제2 확산층과 전기적으로 접속되어 있는 역 도전형의 제2 확산층을 갖고, 상기 제1 접합 영역의 브레이크 다운 전압은, 상기 제2 접합 영역의 브레이크 다운 전압보다도 낮은 것을 특징으로 한다. 따라서, 본 발명에서는, 소스 영역으로서 이용되는 확산층에 과전압이 인가되면, 제1 접합 영역이, 제2 접합 영역보다 먼저 브레이크 다운한다. 이 구조에 의해, 과전압이 인가됨으로써, 반도체 장치가 파괴되는 것을 방지할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 일 도전형의 제1 확산층은, 상기 일 도전형의 매립 확산층과 연결되어 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 드레인 영역으로서 이용되는 일 도전형의 제1 확산층과 일 도전형의 매립 확산층은 연결되어 있다. 이 구조에 의해, 일 도전형의 매립 확산층에 드레인 전압을 인가할 수 있어, 소자 사이즈의 미세화를 도모할 수 있다. 또한, 브레이크 다운 전류의 전류 경로와 반도체 소자의 전류로를 이격시킴으로써, 소자 특성의 열화를 방지할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 일 도전형의 제1 확산층에 드레인 도출 영역으로서 이용되고 있는 일 도전형의 제3 확산층이 형성되어 있고, 상기 일 도전형의 제1 확산층에는, 상기 일 도전형의 제3 확산층과 상기 역 도전형의 제1 확산층이 서로 반복하여 배치되어 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 드레인 영역으로서의 일 도전형의 제3 확산층과 소스 영역이 형성되는 백 게이트 영역으로서의 역 도전형의 제1 확산층이 교대로 반복하여 배치되는 구조에서도, 과전압에 의한 반도체 장치의 파괴를 방지할 수 있다.
<실시 형태>
이하에, 본 발명의 일 실시 형태인 반도체 장치에 대하여, 도 1∼도 5를 참조하여, 상세히 설명한다. 도 1은 본 실시 형태의 반도체 장치를 설명하기 위한 단면도이다. 도 2의 (a)는 과전압 보호 구조를 갖는 반도체 장치의 단면도이다. 도 2의 (b)는 과전압 보호 구조를 갖지 않는 반도체 장치의 단면도이다. 도 3의 (a)는 과전압 보호 구조를 갖는 반도체 장치에서의 충돌 전리 발생 영역을 설명하 는 도면이며, 도 3의 (b)는 과전압 보호 구조를 갖지 않는 반도체 장치에서의 충돌 전리 발생 영역을 설명하는 도면이다. 도 4는 과전압 보호 구조를 갖는 반도체 장치와 과전압 보호 구조를 갖지 않는 반도체 장치와의 소자 특성의 비교도이다. 도 5는 본 실시 형태의 반도체 장치를 설명하기 위한 단면도이다.
도 1에 도시한 바와 같이, P 채널형의 LDMOS 트랜지스터(1)는, 주로 P형의 단결정 실리콘 기판(2)과, N형의 에피택셜층(3)과, N형의 매립 확산층(4)과, P형의 매립 확산층(5)과, 드레인 영역으로서 이용되는 P형의 확산층(6, 7)과, 백 게이트 영역으로서 이용되는 N형의 확산층(8, 9)과, 소스 영역으로서 이용되는 P형의 확산층(10)과, N형의 확산층(11)과, 게이트 산화막(12)과, 게이트 전극(13)으로 구성되어 있다.
N형의 에피택셜층(3)이, P형의 단결정 실리콘 기판(2) 상면에 퇴적되어 있다. 또한, 본 실시 형태에서는, 기판(2) 상에 1층의 에피택셜층(3)이 형성되어 있는 경우를 나타내지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 기판 상면에 복수의 에피택셜층이 적층되어 있는 경우라도 된다.
N형의 매립 확산층(4)이, 기판(2) 및 에피택셜층(3)의 양 영역에 형성되어 있다. N형의 매립 확산층(4)은, 예를 들면 안티몬(Sb)을 확산시켜, 형성되어 있다. 도시한 바와 같이, N형의 매립 확산층(4)은, 분리 영역(14)에 의해 구획된, LDMOS 트랜지스터(1)의 형성 영역에 걸쳐서 형성되어 있다. 또한, 본 실시 형태에서의 N형의 매립 확산층(4)이 본 발명의 「역 도전형의 매립 확산층」에 대응한다.
P형의 매립 확산층(5)이, N형의 매립 확산층(4)의 상하면으로부터 도출하도 록, 기판(2) 및 에피택셜층(3)에 형성되어 있다. P형의 매립 확산층(5)은, 예를 들면 붕소(B)를 확산시켜, 형성되어 있다. 그리고, P형의 매립 확산층(5)은, N형의 매립 확산층(4) 상면에 동등한 영역을 갖도록 형성되어도 된다. 상세는 후술하겠지만, N형의 매립 확산층(4)과 P형의 매립 확산층(5)과의 PN 접합 영역에서, 브레이크 다운 전류가 집중하는 것을 방지할 수 있는 구조이면, P형의 매립 확산층(5)의 형성 영역은 임의의 설계 변경이 가능하다. 또한, 본 실시 형태에서는, P형 불순물로서 붕소(B)를 이용하는 경우를 나타내지만, 이 경우에 한정하는 것은 아니다. P형의 매립 확산층(5)이, N형의 매립 확산층(4)상면으로부터 도출하고 있으면 되고, P형의 불순물의 확산 계수가 N형의 불순물의 확산 계수보다 크면, 임의의 설계 변경이 가능하다. 또한, 본 실시 형태에서의 P형의 매립 확산층(5)이 본 발명의 「일 도전형의 매립 확산층」에 대응한다.
P형의 확산층(6)이, P형의 매립 확산층(5)과 연결하도록, 에피택셜층(3)에 형성되어 있다. 또한, P형의 확산층(6)에는, P형의 확산층(7)이 형성되어 있다. P형의 확산층(6, 7)은, 드레인 영역으로서 이용되고, 이중 확산 구조이다. 그리고, P형의 확산층(6)이 P형의 매립 확산층(5)과 연결됨으로써, P형의 매립 확산층(5)에 드레인 전위를 인가할 수 있다. 이 구조에 의해, P형의 매립 확산층(5)에 전위를 인가하기 위한 확산층을 별개로 형성할 필요가 없다. 또한, 본 실시 형태에서의 P형의 확산층(6)이 본 발명의 「일 도전형의 제1 확산층」에 대응한다.
P형의 확산층(7)이, N형의 확산층(8)을 둘러싸도록 일환 형상으로 형성되어, 드레인 도출 영역으로서 이용된다. 그리고, P형의 확산층(7)은, 에피택셜층(3) 상 방의 배선 등에 의해, 출력 패드에 접속하고 있다. 본 실시 형태에서는, 드레인 영역은 출력으로서 이용되어, 전원 전위 이하의 전위가 인가된다. 또한, 본 실시 형태에서의 P형의 확산층(7)이 본 발명의 「일 도전형의 제3 확산층」에 대응한다.
N형의 확산층(8, 9)이, P형의 확산층(6)에 형성되어 있다. N형의 확산층(8)은 백 게이트 영역으로서 이용되고, N형의 확산층(9)은 백 게이트 도출 영역으로서 이용된다. 또한, 본 실시 형태에서의 N형의 확산층(8)이 본 발명의 「역 도전형의 제1 확산층」에 대응한다.
P형의 확산층(10)이, N형의 확산층(8)에 형성되어 있다. P형의 확산층(10)은 소스 영역으로서 이용된다. P형의 확산층(10)은, N형의 확산층(9)을 둘러싸도록 형성되어 있다. P형의 확산층(6)과 P형의 확산층(10) 사이에 위치하는 N형의 확산층(8)이, 채널 영역으로서 이용된다. 그리고, N형의 확산층(9)과 P형의 확산층(10)에는, 소스 전극이 컨택트하고 있다. 즉, N형의 확산층(9)에는, 소스 전위와 동 전위인 백 게이트 전위가 인가된다. 또한, 본 실시 형태에서는, 소스 전위 및 백 게이트 전위는 전원 전위이다. 또한, 본 실시 형태에서의 P형의 확산층(10)이 본 발명의 「일 도전형의 제2 확산층」에 대응한다.
N형의 확산층(11)이, P형의 확산층(6)과 P형의 분리 영역(14) 사이의 에피택셜층(3)에 형성되어 있다. N형의 확산층(11)은, 에피택셜층(3) 상방의 배선 등에 의해, 소스 전극에 접속하고 있다. 이 구조에 의해, N형의 확산층(11)에는, 소스 전위가 인가되어 있다. 또한, 도시한 바와 같이, N형의 확산층(11)의 하방에는, N형의 에피택셜층(3)을 통하여 N형의 매립 확산층(4)이 형성되어 있다. N형의 매립 확산층(4)에는, N형의 확산층(11)을 통하여 소스 전위가 인가된다. 본 실시 형태에서의 N형의 확산층(11)이 본 발명의 「역 도전형의 제2 확산층」에 대응한다.
게이트 산화막(12)이, 백 게이트 영역 등이 형성되는 에피택셜층(3) 표면에 형성되어 있다.
게이트 전극(13)이, 게이트 산화막(12) 상에 형성되어 있다. 게이트 전극(13)은, 예를 들면 폴리실리콘막, 텅스텐 실리콘막 등에 의해 원하는 막 두께로 되도록 형성되어 있다.
마지막으로, 에피택셜층(3)의 원하는 영역에는, LOCOS(Local Oxidation of Silicon) 산화막(15)이 형성되어 있다. 도시하지 않았지만, 에피택셜층(3) 상면에는, BPSG(Boton Phospho Silicate Glass)막, SOG(Spin On Glass)막 등의 절연층이 형성되어 있다.
다음으로, 도면에 굵은 실선으로 나타낸 바와 같이, LDMOS 트랜지스터(1)가 형성되어 있는 영역의 하방에, N형의 매립 확산층(4)과 P형의 매립 확산층(5)의 PN 접합 영역(16)이 형성되어 있다. 상술한 바와 같이, N형의 매립 확산층(4)에는, N형의 확산층(11) 및 에피택셜층(3)을 통하여 소스 전위가 인가된다. 한편 P형의 매립 확산층(5)에는, P형의 확산층(6, 7)을 통하여 드레인 전위가 인가된다. 즉, PN 접합 영역(16)에는 역바이어스가 인가되어, LDMOS 트랜지스터(1)의 통상의 동작 시에는, 오픈 상태이다. 또한, 본 실시 형태에서의 PN 접합 영역(16)이 본 발명의 「제1 접합 영역」에 대응한다.
또한, 도면에 굵은 실선으로 나타낸 바와 같이, LDMOS 트랜지스터(1)가 형성 되어 있는 영역에는, N형의 확산층(8)과 P형의 확산층(6)과의 PN 접합 영역(17)이 형성되어 있다. P형의 확산층(6)에는, P형의 확산층(7)을 통하여 드레인 전위가 인가된다. 한편, N형의 확산층(8)에는, N형의 확산층(9)을 통하여 백 게이트 전위가 인가된다. 즉, PN 접합 영역(17)에는, PN 접합 영역(16)과 마찬가지로, 역 바이어스가 인가된다. 또한, 본 실시 형태에서의 PN 접합 영역(17)이 본 발명의 「제2 접합 영역」에 대응한다.
이 구조에 의해, PN 접합 영역(16)과 PN 접합 영역(17)은, 실질, 동일 조건의 역바이어스가 인가된다. 그리고, LDMOS 트랜지스터(1)의 소스-드레인 간에는, 소스 영역을 통하여, 예를 들면 모터 부하 등의 L 부하 턴 오프 시에 발생하는 플러스의 과전압 등이 인가된다. 이 경우, PN 접합 영역(17)이 브레이크 다운하기 전에, PN 접합 영역(16)을 브레이크 다운시킴으로써, LDMOS 트랜지스터(1)의 파괴를 방지할 수 있다. 상세는 후술하겠지만, 본 실시 형태에서는, PN 접합 영역(16)의 브레이크 다운 전압이, PN 접합 영역(17)의 브레이크 다운 전압(소스-드레인 간의 브레이크 다운 전압)보다도 낮게 되도록, N형의 매립 확산층(4) 및 P형의 매립 확산층(5)의 불순물 농도가 정해져 있다. 즉, N형의 매립 확산층(4) 상면에 고불순물 농도의 P형의 매립 확산층(5)을 형성함으로써, 공핍층이 넓어지는 영역을 좁게 하고 있다.
또한, 출력 패드를 통하여 드레인 영역에 마이너스의 과전압이 인가된 경우에도, 마찬가지로, LDMOS 트랜지스터(1)의 파괴를 방지할 수 있다. 또한, 도시한 바와 같이, P형의 매립 확산층(5)의 불순물 농도, 확산 조건 등에 의해, N형의 매 립 확산층(4)의 하면에도 P형의 매립 확산층(5)이 형성된다. 그러나, N형의 매립 확산층(4)의 하면측에 위치하는 P형의 매립 확산층(5)의 불순물 농도는 저농도이고, N형의 매립 확산층(4)의 하면측에 위치하는 PN 접합 영역의 브레이크 다운 전압은 PN 접합 영역(17)의 브레이크 다운 전압보다 높아진다.
다음으로, 도 2 내지 도 4를 이용하여, 과전압 보호 구조를 갖는 LDMOS 트랜지스터 및 과전압 보호 구조를 갖지 않는 LDMOS 트랜지스터 각각에, 과전압이 인가된 경우에 대해 설명한다.
도 2의 (a)에서는, 도 1에 도시한 LDMOS 트랜지스터의 일 영역을 도시하고 있다. 전술한 바와 같이, N형의 매립 확산층(4)과 P형의 매립 확산층(6)과의 PN 접합 영역(16)이 형성되어 있다. PN 접합 영역(16)을 가짐으로써, 과전압 보호 구조가 실현되어 있다. 한편, 도 2의 (b)에서는, 도 2의 (a)에 도시한, P형의 매립 확산층(5)이 형성되어 있지 않은 것 외에는, 마찬가지의 구조이다. 즉, 도 2의 (b)의 구조에서는, PN 접합 영역(16)을 갖고 있지 않다. 그리고, N형의 에피택셜층(3)과 P형의 확산층(6)과의 PN 접합 영역은, 불순물 농도의 관계에 의해, PN 접합 영역(17)의 브레이크 다운 전압보다도 높아진다. 그 때문에, 과전압 보호 구조가 실현되어 있지 않다. 또한, 도 2의 (a) 및 (b)에서는, 도 1에 도시한 각 구성 요소와 동일한 구성 요소에는 동일한 부호를 붙이고 있다.
도 3의 (a) 및 도 3의 (b)에 도시한 바와 같이, LDMOS 트랜지스터에 과전압이 인가되었을 때에, 실선으로 둘러싸여, 해칭으로 나타내는 영역에서 충돌 전리가 발생하고 있다.
우선, 도 3의 (a)에 도시하는 구조에서는, PN 접합 영역(16) 및 그 근방 영역에, 충돌 전리가 발생하여, 최대의 브레이크 다운 전류가 흐른다. 한편, 도 3의 (b)에 도시하는 구조에서는, N형의 확산층(8)과 P형의 확산층(6)과의 PN 접합 영역(17) 및 그 근방 영역에, 충돌 전리가 발생하여, 최대의 브레이크 다운 전류가 흐른다.
이 현상에 의해, 도 3의 (b)에 도시하는 PN 접합 영역(16)을 갖지 않는 구조에서는, LDMOS 트랜지스터의 소스-드레인 간의 PN 접합 영역(17)이 브레이크 다운한다. 그리고, 브레이크 다운 전류는, PN 접합 영역(17)의 표면 근방에 집중하여 발생한다. 그 때문에, 브레이크 다운 전류의 집중 및 그 집중에 의한 발열에 의해, PN 접합 영역(17)이 파괴되고, LDMOS 트랜지스터 자체가 파괴되게 된다.
한편, 도 3의 (a)에 도시하는 PN 접합 영역(16)을 갖는 구조에서는, PN 접합 영역(16)이, PN 접합 영역(17)보다 먼저 브레이크 다운한다. 그리고, PN 접합 영역(16)의 넓은 영역에 걸쳐, 브레이크 다운 전류가 발생하고 있다. 이 구조에 의해, PN 접합 영역(16)에서의 브레이크 다운 전류의 집중이 완화되어, 브레이크 다운 전류에 의해 PN 접합 영역(16)이 파괴되기 어렵다. 그리고, PN 접합 영역(17) 및 그 근방 영역에서의 최대의 브레이크 다운 전류의 발생을 억제하여, LDMOS 트랜지스터 자체가 파괴되기 어려운 구조를 실현할 수 있다.
즉, N형의 매립 확산층(4)을 LDMOS 트랜지스터의 하방에 널리 형성한다. 그리고, N형의 매립 확산층(4)을 널리 형성하여도, 실 동작 영역 중에서 소자가 배치되지 않는 무효 영역을 증가시키지 않고, 전술한 과전압 보호 구조를 실현할 수 있 다.
또한, 도 3의 (a)에 도시한 바와 같이, PN 접합 영역(16)을 갖는 구조에서는, 브레이크 다운 전류가, 드레인 영역인 P형의 확산층(6)측으로 흐르고 있다. 본 실시 형태에서는, N형의 매립 확산층(4) 상면으로부터 고불순물 농도의 P형의 매립 확산층(5)이 도출하도록, P형의 매립 확산층(5)이 형성되어 있다. 이 구조에 의해, 브레이크 다운 전류가, N형의 매립 확산층(4)으로부터 기판(2)으로 유출하는 것을 방지할 수 있다. 그리고, 브레이크 다운 전류가, PN 접합 영역(16)을 전류로로 하여, P형의 확산층(7)과 N형의 확산층(11) 사이를 흐른다. 그 결과, 브레이크 다운 전류가 흐르는 것에 의한 기판 전위의 변위, 예를 들면 접지 상태로부터의 전위 상승을 방지할 수 있다. 그리고, 기판(2)을 공통으로 하여, 기타 영역에 형성된 소자가, 기판 전위의 상승에 의해 오동작하는 것이나 래치 업 현상을 방지할 수 있다.
구체적으로는, 도 4에서는, LDMOS 트랜지스터의 BVds가 40(V)로 설계되고, 실선은 과전압 보호 구조를 갖는 경우(도 2의 (a) 참조)를 나타내고, 점선은 과전압 보호 구조를 갖지 않는 경우(도 2의 (b) 참조)를 나타낸다. 실선으로 나타내는 구조에서는, PN 접합 영역(16)이 30(V) 정도의 브레이크 다운 전압으로 되도록 설계되어 있기 때문에, 소스-드레인 간에는, 30(V) 정도 이상의 전압이 인가되지 않는다. 한편, 점선으로 나타내는 구조에서는, 소스-드레인 간에 38(V) 정도의 전압이 인가되어, PN 접합 영역(17)에서 브레이크 다운하고 있다. 전술한 바와 같이, 과전압 보호 구조로서 PN 접합 영역(16)을 가짐으로써 과전압이 인가된 경우에도, LDMOS 트랜지스터가 파괴되기 어려운 구조를 실현할 수 있다.
또한, PN 접합 영역(16)의 브레이크 다운 전압은, N형의 매립 확산층(4), P형의 매립 확산층(5)의 불순물 농도의 조정이나 N형의 매립 확산층(4), P형의 매립 확산층(5)의 확산폭 등에 의해 임의의 설계 변경이 가능하다. 그리고 PN 접합 영역(16)의 브레이크 다운 전압을 너무 낮게 설정하면, LDMOS 트랜지스터의 전류 능력이 악화하는 경우도 있다. 그 때문에, PN 접합 영역(16)의 브레이크 다운 전압은, 소자 특성이 고려되어, 원하는 범위로 특정할 수 있다.
도 5에 도시한 바와 같이, 본 실시 형태에서는, 드레인 도출 영역과 백 게이트 영역이 교대로 반복하여 배치되는 구조에도 응용할 수 있다. 또한, 도 1에 도시한 각 구성 요소와 동일한 구성 요소에는 동일한 부호를 붙이는 것으로 한다.
도 1을 이용하여 전술한 바와 같이, N형의 에피택셜층(3)이, P형의 단결정 실리콘 기판(2) 상면에 퇴적되어 있다. 기판(2) 및 에피택셜층(3)에는, N형의 매립 확산층(4)이 형성되어 있다. N형의 매립 확산층(4)의 상하면에는 P형의 매립 확산층(5)이 형성되고, PN 접합 영역(16)이 형성되어 있다. 에피택셜층(3)에는, P형의 확산층(6)이 P형의 매립 확산층(5)과 연결하도록 형성되어 있다. P형의 확산층(6)은 드레인 영역으로서 이용된다. 그리고, P형의 확산층(6)에는, 드레인 도출 영역으로서 이용되는 P형의 확산층(7)과 백 게이트 영역으로서 이용되는 N형의 확산층(8)이 교대로 반복하여 형성되어 있다. N형의 확산층(8)에는, 백 게이트 도출 영역으로서 이용되는 N형의 확산층(9) 및 소스 영역으로서 이용되는 P형의 확산층(10)이 형성되어 있다. 이 구조에 의해, 소스-드레인 간에는, N형의 확산층(8)과 P형의 확산층(6)과의 PN 접합 영역(17)이 형성되어 있다. 그리고, P형의 확산층(6)과 분리 영역(14) 간의 에피택셜층(3)에는, 소스 전위가 인가되는 N형의 확산층(11)이 형성되어 있다.
본 실시 형태에서는, 드레인 도출 영역과 백 게이트 영역이 반복하여 형성되는 구조에서도, 과전압 보호 구조로서의 PN 접합 영역(16)을 형성할 수 있다. 그리고, 분리 영역(14)에서 구획된 영역에 걸쳐서, N형의 매립 확산층(4)이 일체로 형성되어 있다. 즉, N형의 매립 확산층(4)이 소자 형성 영역에 효율적으로 배치될 수 있기 때문에, PN 접합 영역(16)의 파괴를 방지하면서, LDMOS 트랜지스터의 파괴도 방지할 수 있다. 특히, 드레인 도출 영역과 백 게이트 영역이 교대로 반복하여 배치되는 구조와 같이, 넓은 소자 형성 영역에 N형의 매립 확산층(4)이 형성되는 경우에는, PN 접합 영역(16)의 파괴가 발생하기 어려운 구조로 된다.
또한, 본 실시 형태에서는, N형의 매립 확산층(4) 상면에 P형의 매립 확산층(5)이 일체로 형성되어 있는 구조로 설명했지만, 이 구조에 한정되는 것은 아니다. 예를 들면, N형의 매립 확산층(4) 상면에 복수의 P형의 매립 확산층(5)을 형성하는 경우라도 된다. 이 경우에는, 각각의 PN 접합 영역에서, 브레이크 다운 전류의 집중을 방지하는 정도의 접합 영역이 필요하다.
또한, 본 실시 형태에서는, 드레인 영역으로서 이용되는 P형의 확산층이, P형의 매립 확산층과 연결하는 경우에 관하여 설명했지만, 이 경우에 한정할 필요는 없다. 예를 들면, P형의 매립 확산층에 대하여 전위를 인가하는 확산층을 형성함으로써, 과전압 보호 구조인 PN 접합 영역을 형성할 수도 있다. 그 외에, 본 발명 의 요지를 일탈하지 않는 범위에서, 여러가지의 변경이 가능하다.
다음으로, 본 발명의 일 실시 형태인 반도체 장치의 제조 방법에 대하여, 도 6 내지 도 11을 참조하여, 상세히 설명한다. 또한, 이하의 설명에서는, 도 1에 도시한 반도체 장치에서 설명한 각 구성 요소와 동일한 구성 요소에는 동일한 부호를 붙이고 있다.
도 6 내지 도 11은, 본 실시 형태에서의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 또한, 이하의 설명에서는, 분리 영역에서 구획된, 1개의 소자 형성 영역에, 예를 들면 P 채널형의 MOS 트랜지스터를 형성하는 경우에 관하여 설명하지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 그 외의 소자 형성 영역에, N 채널형의 MOS 트랜지스터, NPN형의 트랜지스터, 종형 PNP 트랜지스터 등을 형성하고, 반도체 집적 회로 장치를 형성하는 경우라도 된다.
우선, 도 6에 도시한 바와 같이, P형의 단결정 실리콘 기판(2)을 준비한다. 기판(2) 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, N형의 매립 확산층(4)을 형성하는 영역에, N형 불순물, 예를 들면 안티몬(Sb)을 이온 주입한다. 그리고, 포토레지스트를 제거한 후, 이온 주입한 불순물을 확산한다.
다음으로, 도 7에 도시한 바와 같이, 기판(2) 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, P형의 매립 확산층(5) 및 분리 영역(14)의 매립 확산층(21)을 형성하는 영역에, P형 불순물, 예를 들면 붕소(B)를 이온 주입한다. 그리고, 포토레지스트를 제거한 후, 이온 주입한 불순물을 확산한다.
다음으로, 도 8에 도시한 바와 같이, 기판(2)을 에피택셜 성장 장치의 서셉 터 상에 배치한다. 그리고, 램프 가열에 의해 기판(2)에, 예를 들면 1200℃ 정도의 고온을 부여함과 함께 반응관 내에 SiHCl3 가스나 H2 가스를 도입한다. 이 공정에 의해, 기판(2) 상에, 예를 들면 비저항 0.1∼2.0Ω·㎝, 두께 0.5∼1.5㎛ 정도의 에피택셜층(3)을 성장시킨다. 이 공정에 의해, N형의 매립 확산층(4), P형의 매립 확산층(5) 및 P형의 매립 확산층(21)은, 에피택셜층(3)으로 확산한다. 또한, 붕소(B)는 안티몬(Sb)보다도 확산 계수가 크기 때문에, P형의 매립 확산층(5)은, N형의 매립 확산층(4)의 상하면에 도출한다.
다음으로, 도 9에 도시한 바와 같이, 에피택셜층(3) 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, P형의 확산층(6) 및 분리 영역(14)의 확산층(22)을 형성한다. 이 공정에서는, P형의 확산층(6)은, P형의 매립 확산층(5)과 연결되도록, 형성된다.
다음으로, 도 10에 도시한 바와 같이, 기판(2) 전체에 열 처리를 주어, 에피택셜층(3)의 원하는 영역에 LOCOS 산화막(15)을 형성한다. 그리고, 에피택셜층(3) 표면에 실리콘 산화막, 폴리실리콘막 및 텅스텐 실리콘막을 퇴적한다. 공지의 포토리소그래피 기술을 이용하여, 실리콘 산화막, 폴리실리콘막 및 텅스텐 실리콘막을 선택적으로 제거하고, 게이트 산화막(12) 및 게이트 전극(13)을 형성한다.
그 후, 에피택셜층(3) 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, N형의 확산층(8)을 형성하는 영역에, N형 불순물, 예를 들면 인(P)을 이온 주입한다. 그리고, 포토레지스트를 제거한 후, 이온 주입한 불순물을 확산한다. 이 공정에서는, 게이트 전극(13)의 일단측을 이용하여, N형의 확산층(8)이 자기 정합 기술에 의해 형성된다.
마지막으로, 도 11에 도시한 바와 같이, 에피택셜층(3) 표면으로부터, 공지의 포토리소그래피 기술을 이용하여, N형의 확산층(9, 11) 및 P형의 확산층(7, 10)을 형성한다. 그 후, 에피택셜층(3) 상에 절연층(23)으로서, 예를 들면 BPSG막, SOG막 등을 퇴적한다. 그리고, 공지의 포토리소그래피 기술을 이용하여, 예를 들면 CHF3+O2계의 가스를 이용한 드라이 에칭에 의해, 절연층(23)에 컨택트홀(24, 25, 26)을 형성한다.
다음으로, 컨택트홀(24, 25, 26) 내벽 등에 배리어 메탈막(27)을 형성한다. 그 후, 컨택트홀(24, 25, 26) 내를 텅스텐(W)막(28)으로 매설한다. 그리고, 텅스텐(W)막(28) 상면에, CVD법에 의해, 알루미늄 구리(AlCu)막, 배리어 메탈막을 퇴적한다. 그 후, 공지의 포토리소그래피 기술을 이용하여, AlCu막 및 배리어 메탈막을 선택적으로 제거하고, 소스 전극(29) 및 드레인 전극(30)을 형성한다. 또한, 도 11에 도시한 단면에서는, 게이트 전극에의 배선층은 도시하지 않았지만, 그 외의 영역에서 배선층과 접속하고 있다. 또한, 도시하지 않았지만, N형의 확산층(11) 상에 형성된 전극(31)은, 소스 전극(29)과 동 전위로 되도록, 전기적으로 접속되어 있다.
전술한 바와 같이, 본 실시 형태에서는, N형의 매립 확산층(4)의 상면에 PN 접합 영역(16)이 형성되는 조건으로, P형의 매립 확산층(5)의 형성 조건을 결정하 고 있다. 이 제조 방법에 의해, LDMOS 트랜지스터(1)에 과전압이 인가될 때, 브레이크 다운 전류가 기판으로 유출되는 것을 방지하는 구조를 실현할 수 있다. 그리고, 동일 기판 상에 형성되는 다른 소자가, 기판 전위의 상승에 의해 오동작하는 것이나 래치 업 현상을 방지할 수 있다.
또한, PN 접합 영역(16)을 형성하는 P형의 매립 확산층(5)을 분리 영역(14)의 매립 확산층(21)과 공용 공정으로 형성할 수 있다. 그 때문에, PN 접합 영역(16)을 형성하기 위해, 전용 마스크 등을 이용할 필요가 없어, 제조 코스트의 증가를 방지할 수 있다.
본 발명에서는, MOS 트랜지스터 등의 소자가 형성되는 영역의 하방에, N형의 매립 확산층과 P형의 매립 확산층을 중첩시키고, 소자 보호용의 PN 접합 영역을 형성하고 있다. 상기 PN 접합 영역의 브레이크 다운 전압은, MOS 트랜지스터의 드레인-소스 간의 브레이크 다운 전압보다 낮게 되도록 형성되어 있다. 이 구조에 의해, MOS 트랜지스터가 과전압에 의해 파괴되는 것을 방지할 수 있다.
또한, 본 발명에서는, PN 접합 영역이, 소자 보호용의 N형의 매립 확산층 상면의 넓은 영역에 걸쳐 형성되어 있다. 이 구조에 의해, PN 접합 영역에서는 브레이크 다운 전류가 확산되어 PN 접합 영역의 파괴를 방지할 수 있다.
또한, 본 발명에서는, 반도체 기판과 에피택셜층에 걸쳐 형성되는 N형의 매립 확산층의 상면에 소자 보호용의 PN 접합 영역을 형성하고 있다. 이 구조에 의해, 브레이크 다운 전류가, 반도체 기판을 흐르지 않고, 브레이크 다운 전류에 의 한 반도체 기판의 전위 변화를 방지할 수 있다.
또한, 본 발명에서는, P형의 매립 확산층과 P형의 확산층이 연결되고, 소자 보호용의 PN 접합 영역을 형성하는 P형의 매립 확산층에는 드레인 전위가 인가된다. 이 구조에 의해, P형의 매립 확산층에 전위를 인가하기 위한 P형의 확산층을 형성할 필요가 없어, 소자 사이즈의 미세화를 실현할 수 있다.
또한, 본 발명에서는, 소자 보호용의 PN 접합 영역을 형성하는 N형의 매립 확산층에는, 소스 전위가 인가되고, P형의 매립 확산층에는 드레인 전위가 인가된다. 이 구조에 의해, 브레이크 다운 전류의 전류로와 소스-드레인 영역 간의 전류로를 이간시킬 수 있다. 그리고, 소자의 전류로가 보호됨으로써 소자 특성의 열화를 방지할 수 있다.

Claims (3)

  1. 일 도전형의 반도체 기판과,
    상기 반도체 기판 상에 형성되어 있는 역 도전형의 에피택셜층과,
    상기 반도체 기판과 상기 에피택셜층에 걸쳐 형성되어 있는 역 도전형의 매립 확산층과,
    상기 역 도전형의 매립 확산층 상에 형성되고, 상기 역 도전형의 매립 확산층과의 제1 접합 영역을 갖고 있는 일 도전형의 매립 확산층과,
    상기 에피택셜층에 형성되고, 드레인 영역으로서 이용되고 있는 일 도전형의 제1 확산층과,
    상기 일 도전형의 제1 확산층에 형성되고, 백 게이트 영역으로서 이용되고, 또한 상기 일 도전형의 제1 확산층과의 제2 접합 영역을 갖고 있는 역 도전형의 제1 확산층과,
    상기 역 도전형의 제1 확산층에 형성되고, 소스 영역으로서 이용되고 있는 일 도전형의 제2 확산층과,
    상기 에피택셜층 상에 형성되어 있는 게이트 산화막 및 게이트 전극과,
    상기 에피택셜층에 형성되고, 상기 에피택셜층 상방에서 상기 일 도전형의 제2 확산층과 전기적으로 접속되어 있는 역 도전형의 제2 확산층을 갖고,
    상기 제1 접합 영역의 브레이크 다운 전압은, 상기 제2 접합 영역의 브레이크 다운 전압보다도 낮은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 일 도전형의 제1 확산층은, 상기 일 도전형의 매립 확산층과 연결되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 일 도전형의 제1 확산층에 드레인 도출 영역으로서 이용되고 있는 일 도전형의 제3 확산층이 형성되어 있고, 상기 일 도전형의 제1 확산층에는, 상기 일 도전형의 제3 확산층과 상기 역 도전형의 제1 확산층이 교대로 반복하여 배치되어 있는 것을 특징으로 하는 반도체 장치.
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