CN100454543C - 半导体装置 - Google Patents

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Abstract

一种半导体装置，在现有的半导体装置中，存在为保护元件不受过电压影响而设置的N型扩散区域窄，击穿电流集中，保护用PN接合区域被破坏的问题。在本发明的半导体装置中，在衬底(2)和外延层(3)上形成有N型埋入扩散层(4)。P型埋入扩散层(5)形成在N型埋入扩散层(4)上面的宽的区域，且形成有过电压保护用的PN接合区域(16)。P型扩散层(6)与P型埋入扩散层(5)连接形成。PN接合区域16的击穿电压比源-漏极间的击穿电压低。根据该结构，可防止击穿电流的集中，且可保护半导体装置不受过电压影响。

Description

半导体装置
技术领域
本发明涉及由过电压保护电路元件的半导体装置。
背景技术
在现有的半导体装置中，例如为形成N沟道型LDMOS晶体管，而在P型半导体衬底上堆积N型外延层。在外延层上形成有作为反向栅极区域使用的P型扩散区域。在P型扩散区域上形成有作为源极区域使用的N型扩散区域。另外，在外延层上形成有作为源极区域使用的N型扩散区域。而且，在位于漏极区域下方的，跨度半导体衬底和外延层形成有N型埋入区域。此时，使由埋入区域和半导体衬底形成的PN接合区域的击穿电压比LDMOS晶体管的源-漏极间的击穿电压低。根据该结构，即使在破坏LDMOS晶体管的过电压施加在漏极电极上的情况下，由埋入区域和半导体衬底形成的PN接合区域也会被击穿。其结果是，可由上述过电压防止LDMOS晶体管被破坏(例如参照专利文献1)。
专利文献1：特表平10-506503号公报(第4-5、7页，第1-2图)
如上所述，在现有的半导体装置中，为了由施加在漏极区域上的过电压防止LDMOS晶体管被破坏，而在漏极区域下方形成有N型埋入区域。N型埋入区域具有与漏极区域的宽度大致相同的宽度。根据该结构，当过电压施加在漏极区域上，且N型埋入区域和P型半导体衬底的PN接合区域击穿时，击穿电流集中在PN接合区域。因此，存在PN接合区域由电流集中及该集中产生的热破坏的问题。
另外，在现有的半导体装置中，为防止在上述PN接合区域的电流集中，也可以通过跨度宽阔的区域形成N型埋入区域来应对。在此，在现有的半导体装置中，以使用已知的RESURF原理提高元件的耐压特性为目的。因此，N型埋入区域向分离区域侧较大地形成。另一方面，N型埋入区域是为形成PN接合区域而追加在LDMOS晶体管上的结构。即，当跨度宽阔的范围形成N型埋入区域时，漏极区域和分离区域之间增宽，未形成元件的无效区域增宽。因此，存在不能有效地相对芯片尺寸配置元件形成区域的问题。
另外，在现有的半导体装置中，利用P型半导体衬底，由N型埋入区域和P型半导体衬底形成PN接合区域。根据该结构，过电压施加在漏极区域上，产生的击穿电流流过半导体衬底。因此，例如通过流过击穿电流而使设定为接地状态的半导体衬底的电位上升。即，由于利用半导体衬底作为击穿电流的流路，故存在形成于同一衬底上的其它元件产生由于衬底电位的上升而造成的误动作、或闭锁现象。
发明内容
本发明是鉴于上述各问题而构成的，本发明提供半导体装置，其特征在于，具有：一导电型半导体衬底；反导电型外延层，其形成于所述半导体衬底上；反导电型埋入扩散层，其形成于所述半导体衬底和所述外延层；一导电型埋入扩散层，其形成于所述反导电型埋入扩散层上，具有与所述反导电型埋入扩散层接合的第一接合区域；一导电型第一扩散层，其形成于所述外延层，作为漏极区域使用；反导电型第一扩散层，其形成于所述一导电型第一扩散层，作为反向栅极区域使用，且具有与所述一导电型第一扩散层接合的第二接合区域；一导电型第二扩散层，其形成于所述反导电型第一扩散层，作为源极区域使用；栅极氧化膜及栅极电极，其形成于所述外延层上；反导电型第二扩散层，其形成于所述外延层，在所述外延层上方与所述一导电型第二扩散层电连接，所述第一接合区域的击穿电压比所述第二接合区域的击穿电压低。因此，在本发明中，当对作为源极区域使用的扩散层施加过电压时，第一接合区域比第二接合区域先被击穿。根据该结构，可防止施加过电压而半导体装置被破坏。
另外，本发明提供半导体装置，其特征在于，所述一导电型第一扩散层与所述一导电型埋入扩散层连接。因此，在本发明中，将作为漏极区域使用的一导电型第一扩散层和一导电型埋入扩散层连接。根据该结构，可在一导电型埋入扩散层上施加漏极电压，可实现元件尺寸的微细化。另外，通过将击穿电流的电流路和半导体元件的电流路分离，可防止元件特性的恶化。
本发明提供半导体装置，其特征在于，在所述一导电型电压扩散层形成有作为漏极导出区域使用的一导电型第三扩散层，在所述一导电型第一扩散层交替反复配置有所述一导电型第三扩散层和所述反导电型第一扩散层。因此，在本发明中，将作为漏极区域的一导电型第三扩散层和形成源极区域的作为反向栅极区域的反导电型第一扩散层交替反复配置的结构，也可以防止过电压造成的半导体装置的破坏。
在本发明中，在形成MOS晶体管等元件的区域下方将N型埋入扩散层和P型埋入扩散层重叠，形成元件保护用PN接合区域。该PN接合区域的击穿电压形成地比MOS晶体管的漏-源极间的击穿电压低。根据该结构，可防止MOS晶体管由过电压破坏。
另外，在本发明中，在元件保护用N型埋入扩散层上面的宽阔的区域形成有PN接合区域。根据该结构，在PN接合区域，击穿电流扩散，可防止PN接合区域的破坏。
在本发明中，跨度形成于半导体衬底和外延层的N型埋入扩散层上面形成有元件保护用的PN接合区域。根据该结构，击穿电流不会流过半导体衬底，可防止击穿电流造成的半导体衬底的电位改变。
在本发明中，将P型埋入扩散层和P型扩散层连接，在形成元件保护用PN接合区域的P型埋入扩散层上施加漏极电位。根据该结构，不必形成用于对P型埋入扩散层施加电位的P型扩散层，而可实现元件尺寸的微细化。
另外，在本发明中，在形成元件保护用PN接合区域的N型埋入扩散层上施加源极电位，在P型埋入扩散层上施加漏极电位。根据该结构，可将击穿电流的电流路和源-漏极区域间的电流路分离。而且，通过保护元件的电流路，可防止元件特性的劣化。
附图说明
图1是说明本发明实施例的半导体装置的剖面图；
图2(A)是本发明实施例的半导体装置，是用于说明具有过电压保护结构时的剖面图，(B)是本发明实施例的半导体装置，是用于说明没有过电流保护结构时的剖面图；
图3(A)是本发明实施例的半导体装置，是用于说明具有过电压保护结构时冲击电离产生区域的图，(B)是本发明实施例的半导体装置，是用于说明没有过电流保护结构时冲突电离产生区域的图；
图4是用于说明本发明实施例的半导体装置的源-漏极间的电流值和源-漏极间的电压值的关系的图；
图5是说明本发明实施例的半导体装置的剖面图；
图6是说明本发明实施例的半导体装置的制造方法的剖面图；
图7是说明本发明实施例的半导体装置的制造方法的剖面图；
图8是说明本发明实施例的半导体装置的制造方法的剖面图；
图9是说明本发明实施例的半导体装置的制造方法的剖面图；
图10是说明本发明实施例的半导体装置的制造方法的剖面图；
图11是说明本发明实施例的半导体装置的制造方法的剖面图。
附图标记
1P沟道型LDMOS晶体管
2P型单晶硅衬底
3N型外延层
4N型埋入扩散层
5P型埋入扩散层
6P型扩散层
7P型扩散层
8N型扩散层
10P型扩散层
16PN接合区域
18PN接合区域
具体实施方式
下面，参照图1～图5详细说明本发明一实施例的半导体装置。图1是用于说明本实施例的半导体装置的剖面图。图2(A)是具有过电压保护结构的半导体装置的剖面图。图2(B)是没有过电压保护结构的半导体装置的剖面图。图3(A)是说明具有过电压保护结构的半导体装置的冲突电离产生区域的图。图3(B)是说明没有过电压保护结构的半导体装置的冲突电离产生区域的图。图4是具有过电压保护结构的半导体装置和没有过电压保护结构的半导体装置的元件特性的比较图。图5是用于说明本实施例的半导体装置的剖面图。
如图1所示，P沟道型LDMOS晶体管1主要由P型单晶硅衬底2、N型外延层3、N型埋入扩散层4、P型埋入扩散层5、作为漏极区域使用的P型扩散层6、7、作为反向栅极区域使用的N型扩散层8、9、作为源极区域使用的P型扩散层10、N型扩散层11、栅极氧化膜12、栅极电极13构成。
N型外延层3堆积于P型单晶硅衬底2上面。另外，在本实施例中，表示在衬底2上形成有一层外延层3的情况，但不限于该情况。例如，也可以为在衬底上面层积多层外延层的情况。
N型埋入扩散层4形成于衬底2及外延层3两个区域。N型埋入扩散层4例如扩散锑(Sb)形成。如图所示，N型埋入扩散层4由分离区域14区分，形成在LDMOS晶体管1的形成区域。另外，本实施例中的N型埋入扩散层4与本发明的“反导电型埋入扩散层”对应。
P型埋入扩散层5形成于衬底2及外延层3，使其从N型埋入扩散层4的上下面导出。P型埋入扩散层5例如扩散硼(B)形成。而且，P型埋入扩散层5也可以在N型埋入扩散层4上面具有同等的区域而形成。详细后述，若为在N型埋入扩散层4和P型埋入扩散层5的PN接合区域防止击穿电流集中的结构，在P型埋入扩散层5的形成区域可任意改变设计。另外，在本实施例中，表示使用硼(B)作为P型杂质的情况，但不限于该情况。P型埋入扩散层5也可以从N型埋入扩散层4上面导出，如若P型杂质的扩散系数比N型杂质的扩散系数大，则可进行任意的设计变更。另外，本实施例中的P型埋入扩散层5与本发明的“一导电型埋入扩散层”对应。
P型扩散层6形成于外延层3，与P型埋入扩散层5连接。在P型扩散层6形成P型扩散层7。P型扩散层6、7作为漏极区域使用，具有双重扩散结构。而且，通过将P型扩散层6与P型埋入扩散层5连接，可在P型埋入扩散层5上施加漏极电位。根据该结构，不必分别形成用于对P型埋入扩散层5施加电位的扩散层。另外，本实施例中的P型扩散层6与本发明的“一导电型第一扩散层”对应。
P型扩散层7形成一环状，使其包围N型扩散层8，作为漏极导出区域。而且，P型扩散层7由外延层3上方的配线等与输出焊盘连接。在本实施例中，漏极区域被用作输出，施加电源电位以下的电位。另外，本实施例中的P型扩散层7与本发明的“一导电型第三扩散层”对应。
N型扩散层8、9形成于P型扩散层6。N型扩散层8作为反向栅极区域使用，N型扩散层9作为反向栅极导出区域使用。另外，本实施例中的N型扩散层8与本发明的“反导电型第一扩散层”对应。
P型扩散层10形成于N型扩散层8。P型扩散层10被作为源极区域使用，P型扩散层10包围N型扩散层9形成。位于P型扩散层6和P型扩散层10之间的N型扩散层8被作为沟道区域使用。而且，使源极电极与N型扩散层9和P型扩散层10接触。即，在N型扩散层9上施加与源极电位同电位的反向栅极电位。另外，在本实施例中，源极电位及反向栅极电位为电源电位。本实施例中的P型扩散层10与本发明的“一导电型第二扩散层”对应。
N型扩散层11形成于P型扩散层6和P型分离区域14之间的外延层3。N型扩散层11由外延层3上方的配线等与源极电极连接。根据该结构，在N型扩散层11上施加源极电位。如图所示，在N型扩散层11下方经由N型外延层3形成有N型埋入扩散层4。在N型埋入扩散层4上介由N型扩散层11施加源极电位。本实施例中的N型扩散层11与本发明的“反导电型第二扩散层”对应。
栅极氧化膜12形成于形成反向栅极区域等的外延层3表面。
栅极电位13形成于栅极氧化膜12上。栅极电位13例如由多晶硅膜、钨硅膜等形成所希望的膜厚。
最后，在外延层3的所希望的区域形成有LOCOS(Local Oxidation ofSilicon)氧化膜15。图中未图示，但在外延层3上面形成有BPSG(BoronPhospho Silicate Glass)膜、SOG(Spin On Glass)膜等绝缘膜。
其次，如图中粗的实线所示，在形成有LDMOS晶体管1的区域的下方形成有N型埋入扩散层4和P型埋入扩散层5的PN接合区域16。如上所述，在N型埋入扩散层4上介由N型扩散层11及外延层3施加源极电位。在P型埋入扩散层5上介由P型扩散层6、7施加漏极电位。即，在PN接合区域16上施加反向偏压，在LDMOS晶体管1的通常的动作时，为导通状态。另外，本实施例中的PN接合区域16与本发明的“第一接合区域”对应。
另外，如图中粗线所示，在形成有LDMOS晶体管1的区域形成有N型扩散层8和P型扩散层6的PN接合区域17。在P型扩散层6上介由P型扩散层7施加漏极电位。另一方面，在N型扩散层8上介由N型扩散层9施加反向栅极电位。即，与PN接合区域16相同，在PN接合区域17上施加反向偏压。另外，本实施例中的PN接合区域17与本发明的“第二接合区域”对应。
根据该结构，PN接合区域16和PN接合区域17实质上施加同条件的反向偏压。而且，在LDMOS晶体管1的源-漏极间介由漏极区域施加例如在断开电动机负载等L负载时产生的正的过电压等。此时，在PN接合区域17击穿之前，通过将PN接合区域16击穿，可防止LDMOS晶体管1的破坏。详细后述，在本实施例中，决定N型埋入扩散层4及P型埋入扩散层5的杂质浓度，使PN接合区域16的击穿电压比PN接合区域17的击穿电压(源-漏极间的击穿电压)低。即，通过在N型埋入扩散层4上面形成高浓度的P型埋入扩散层5，将耗尽层宽的区域减窄。
另外，即使在介由输出焊盘对漏极区域施加负的过电压的情况下，同样，也可以防止LDMOS晶体管1的破坏。如图所示，由于P型埋入扩散层5的杂质浓度、扩散条件等，从而在N型埋入扩散层4的下面也形成P型埋入扩散层5。但是，位于N型埋入扩散层4下面侧的P型埋入扩散层5的杂质浓度为低浓度，位于N型埋入扩散层4下面侧的PN接合区域的击穿电压比PN接合区域17的击穿电压高。
其次，使用图2～图4对具有过电压保护结构的LDMOS晶体管及没有过电压保护结构的LDMOS晶体管分别施加过电压的情况进行说明。
图2(A)表示图1所示的LDMOS晶体管的一区域。如上所述，形成有N型埋入扩散层4和P型埋入扩散层5的PN接合区域16。由于具有PN接合区域16，从而实现过电压保护结构。另一方面，图2(B)中，除图2(A)所示的未形成P型埋入扩散层5之外，为相同的结构。即，图2(B)的结构中，没有PN接合区域16。而且，利用杂质浓度关系，使N型外延层3和P型扩散层6的PN接合区域的击穿电压比PN接合区域17的击穿电压高。因此，不能实现过电压保护结构。另外，图2(A)及图2(B)中，与图1所示的各构成要素相同的构成要素使用相同的符号。
如图3(A)及图3(B)所示，在对LDMOS晶体管施加过电压时，在由实线包围，由阴影表示的区域产生冲突电离。
首先，在图3(A)所示的结构中，在PN接合区域16及其附近区域产生冲突电离，且最大的击穿电流流过。另一方面，在图3(B)所示的结构中，在N型扩散层8和P型扩散层6的PN接合区域17及其附近区域产生冲突电离，且最大的击穿电流流过。
根据该现象，在图3(B)所示的没有PN接合区域16的结构中，LDMOS晶体管的源-漏极间的PN接合区域17被击穿。而且，击穿电流集中在PN接合区域17的表面附近产生。因此，由于击穿电流的集中及该集中产生的热，而使PN接合区域17破坏，且LDMOS晶体管自身破坏。
另一方面，在图3(A)所示的具有PN接合区域16的结构中，PN接合区域16比PN接合区域17先被击穿。而且，在PN接合区域16的宽的区域产生击穿电流。根据该结构，将PN接合区域16的击穿电流的集中缓和，且击穿电流难以破坏PN接合区域16。而且，抑制PN接合区域17及其附近的最大的击穿电流的产生，实现难以破坏LDMOS晶体管自身的结构。
即，在LDMOS晶体管下方宽地形成N型埋入扩散层4。而且，即使宽地形成N型埋入扩散层4，在实动作区域中也不会使未配置元件的无效区域增加，可实现上述的过电压保护结构。
另外，如图3(A)所示，在具有PN接合区域16的结构中，击穿电流流向作为反向栅极区域的P型扩散层6侧。在本实施例中，形成有P型埋入扩散层5，以从N型埋入扩散层4上面导出高杂质浓度的P型埋入扩散层5。根据该结构，可防止击穿电流从N型埋入扩散层4流向衬底2。而且，击穿电流以PN接合区域16为电流路，流过P型扩散层7和N型扩散层11间。其结果是，可防止击穿电流流过造成的衬底电位的改变，例如自接地状态的电位上升。而且，将衬底2共用，可防止形成于其它区域的元件由于衬底电位上升产生的误动作及闭锁现象。
具体地说，在图4中，将LDMOS晶体管的BVds设为40(V)，实线表示具有过电压保护结构的情况(参照图2(A))，虚线表示没有过电压保护结构的情况(参照图2(B))。在由实线表示的结构中，由于将PN接合区域16设为30(V)程度的击穿电压，故未在源-漏极间施加30(V)程度以上的电压。另一方面，在虚线所示的结构中，在源-漏极间施加38(V)程度的电压，在PN接合区域17产生击穿。如上所述，由于具有PN接合区域16作为过电压保护结构，从而即使在施加有过电压的情况下，也可以实现难以破坏LDMOS晶体管的结构。
另外，PN接合区域16的击穿电压可根据N型埋入扩散层4、P型埋入扩散层5的杂质浓度的调整及N型埋入扩散层4、P型埋入扩散层5的扩散幅度等任意设计变更。而且，当将PN接合区域16的击穿电压设定地过低时，也有LDMOS晶体管的电流能力恶化的情况。因此，考虑元件特性，可将PN接合区域16的击穿电压设定在所希望的范围。
如图5所示，在本实施例中，也可以在交替重复配置漏极区域和反向栅极区域的结构中应用。另外，与图1所示的各构成要素相同的构成要素使用相同的符号。
使用图1，如上所述，N型外延层3堆积于P型单晶硅衬底2上面。在衬底2及外延层3形成有N型埋入扩散层4。在N型埋入扩散层4的上下面形成P型埋入扩散层5，且形成有PN接合区域16。在外延层3形成P型扩散层6，使其与P型埋入扩散层5连接。P型扩散层6被作为漏极区域使用，而且，在P型扩散层6交替重复形成有作为漏极导出区域使用的P型扩散层7、和作为反向栅极区域使用的N型扩散层8。在N型扩散层8形成有作为反向栅极导出区域使用的N型扩散层9、及作为源极区域使用的N型扩散层10。根据该结构，在源-漏极间形成有N型扩散层8和P型扩散层6的PN接合区域17。而且，在P型扩散层6和分离区域14之间的外延层3上形成有施加漏极电位的N型扩散层11。
在本实施例中，即使在重复形成漏极导出区域和反向栅极区域的结构中，也可以形成作为过电压保护结构的PN接合区域16。而且，在由分离区域14区分的区域一体地形成有N型埋入扩散层4。即，由于可在元件形成区域有效地配置N型埋入扩散层4，故可防止PN接合区域16的破坏，且也可以防止LDMOS晶体管的破坏。特别是如交替重复配置漏极区域和反向栅极区域的结构，在宽的元件形成区域形成N型埋入扩散层4的情况下，为难以引起PN接合区域16破坏的结构。
另外，在本实施例中，以在N型埋入扩散层4上面一体形成有P型埋入扩散层5的结构进行了说明，但不限于该结构。例如，也可以为在N型埋入扩散层4上面形成多个P型埋入扩散层5的情况。在该情况下，在各PN接合区域，需要防止击穿电流集中的程度的接合区域。
另外，在本实施例中，对将作为漏极区域使用的P型扩散层与P型埋入扩散层连接的情况进行了说明，但不限于该情况。例如，通过形成对P型埋入扩散层施加电位的扩散层，也可以形成作为过电压保护结构的PN接合区域。而且，可在不脱离本发明主旨的范围内进行各种变更。
其次，参照图6～图11详细说明本发明一实施例的半导体装置的制造方法。另外，在下面的说明中，与图1所示的半导体装置中说明的各构成要素相同的构成要素使用相同的符号。
图6～图11是用于说明本实施例的半导体装置的制造方法的剖面图。另外，在下面的说明中，对由分离区域区分，在一个元件形成区域形成例如P沟道型MOS晶体管的情况进行说明，但不限于该情况。例如，也可以为在其它元件形成区域形成N沟道型MOS晶体管、NPN型晶体管、纵型PNP晶体管等，形成半导体集成电路装置的情况。
首先，如图6所示，准备P型单晶硅衬底2。使用公知的光刻技术，从衬底2表面向形成N型埋入扩散层4的区域离子注入N型杂质，例如锑(Sb)。而且，在除去光致抗蚀剂后，使离子注入的杂质扩散。
其次，如图7所示，使用公知的光刻技术，从衬底2表面向形成P型埋入扩散层5及分离区域14的埋入扩散层21的区域离子注入P型杂质，例如硼(B)。而且，在除去光致抗蚀剂后，使离子注入的杂质扩散。
其次，如图8所示，在外延成长装置的受纳器上配置衬底2。然后，由灯泡加热，给予衬底2例如1200℃程度的高温，同时向反应管内导入SiHCl3气体和H2气体。根据该工序，在衬底2上成长例如比电阻0.1～2.0Ω·cm，厚度0.5～1.5μm程度的外延层3。根据该工序，N型埋入扩散层4、P型埋入扩散层5及P型埋入扩散层21向外延层3扩散。另外，由于硼(B)的扩散系数比锑(Sb)的大，故P型埋入扩散层5在N型埋入扩散层4的上下面导出。
其次，如图9所示，使用公知的光刻技术，从外延层3表面形成P型扩散层6及分离区域14的扩散层22。在该工序中，P型扩散层6与P型埋入扩散层5连接形成。
其次，如图10所示，给予衬底2整体热处理，在外延层3的所希望的区域形成LOCOS氧化膜15。然后，在外延层3表面堆积氧化硅膜、多晶硅膜及钨硅膜。使用公知的光刻技术，选择地除去氧化硅膜、多晶硅膜及钨硅膜，形成栅极氧化膜12及栅极电极13。
然后，使用公知的光刻技术，从外延层3表面向形成N型扩散层8的区域离子注入N型杂质，例如磷(P)。而且，在除去光致抗蚀剂后，使离子注入的杂质扩散。在该工序中，利用栅极电极13的一端侧，由自身整合技术形成P型扩散层8。
最后，如图11所示，使用公知的光刻技术，从外延层3表面形成N型扩散层9、11及P型扩散层7、10。然后，在外延层3上堆积例如BPSG膜及SOG膜等作为绝缘层23。然后，使用公知的光刻技术，由例如使用CHF3+O2类气体的干式蚀刻在绝缘层23上形成接触孔24、25、26。
其次，在接触孔24、25、26内壁等形成势垒金属膜27。然后，由钨(W)膜28埋设接触孔24、25、26内。然后，利用CVD法在钨(W)膜28上面堆积铝铜(AlCu)膜、势垒金属膜。然后，使用公知的光刻技术，选择地除去AlCu膜及势垒金属膜，形成源极电极29及漏极电极30。另外，在图11所示的剖面，对栅极电极进行配线的配线层没有图示，但在其它区域与配线层连接。另外，图中未图示，但形成于N型扩散层11上的电极31与漏极电极29同电位而电连接。
如上所述，在本实施例中，以在N型埋入扩散层4上面形成PN接合区域16的条件决定P型埋入扩散层5的形成条件。根据该制造方法，在对LDMOS晶体管1施加过电压时，可实现防止击穿电流流向衬底的结构。而且，可防止形成于同一衬底上的其它元件由于衬底电位的上升而造成的误动作、或闭锁现象。
另外，可由与分离区域14的埋入扩散层21通用的工序形成PN接合区域16的P型埋入扩散层5。因此，由于形成PN接合区域16，故不必使用专用掩模等，而可防止制造成本的增加。

Claims (3)

1、一种半导体装置，其特征在于，具有：一导电型半导体衬底；反导电型外延层，其形成于所述半导体衬底上；反导电型埋入扩散层，其跨于所述半导体衬底和所述外延层形成；一导电型埋入扩散层，其形成于所述反导电型埋入扩散层上，具有与所述反导电型埋入扩散层接合的第一接合区域；一导电型第一扩散层，其形成于所述外延层，作为漏极区域使用；反导电型第一扩散层，其形成于所述一导电型第一扩散层，作为反向栅极区域使用，且具有与所述一导电型第一扩散层接合的第二接合区域；一导电型第二扩散层，其形成于所述反导电型第一扩散层，作为源极区域使用；栅极氧化膜及栅极电极，其形成于所述外延层上；反导电型第二扩散层，其形成于所述外延层，在所述外延层上方与所述一导电型第二扩散层电连接，其中，所述第一接合区域的击穿电压比所述第二接合区域的击穿电压低。
2、如权利要求1所述的半导体装置，其特征在于，所述一导电型第一扩散层与所述一导电型埋入扩散层连接。
3、如权利要求2所述的半导体装置，其特征在于，在所述一导电型第一扩散层形成有作为漏极导出区域使用的一导电型第三扩散层，在所述一导电型第一扩散层交替反复配置有所述一导电型第三扩散层和所述反导电型第一扩散层。
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