JP2007049012A - 半導体装置 - Google Patents
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Abstract
【課題】
チップ面積に対するダイオード領域の面積の縮小を図ること。
【解決手段】
基板1上に形成される絶縁ゲート型トランジスタと、基板1上に形成されるとともに、絶縁ゲート型トランジスタのゲートと端子との間に複数個直列に接続された複数のダイオードD1、D2、D3を有し、端子からのサージ電圧の印加によりブレークダウンするダイオードアレイと、を備える。ダイオードアレイは、P型の基板1上に形成されるとともに、ダイオードD1、D2、D3ごとにカソードとなる複数のN型ウェル2a、2b、2cを有する。N型ウェル2a、2b、2c間のそれぞれの間隔S1、S2は異なる。
【選択図】
図4
チップ面積に対するダイオード領域の面積の縮小を図ること。
【解決手段】
基板1上に形成される絶縁ゲート型トランジスタと、基板1上に形成されるとともに、絶縁ゲート型トランジスタのゲートと端子との間に複数個直列に接続された複数のダイオードD1、D2、D3を有し、端子からのサージ電圧の印加によりブレークダウンするダイオードアレイと、を備える。ダイオードアレイは、P型の基板1上に形成されるとともに、ダイオードD1、D2、D3ごとにカソードとなる複数のN型ウェル2a、2b、2cを有する。N型ウェル2a、2b、2c間のそれぞれの間隔S1、S2は異なる。
【選択図】
図4
Description
本発明は、同一の半導体基板内にトランジスタとクランプ用ダイオードが形成された半導体装置に関し、特に、チップ面積に対するダイオード領域の面積の縮小を図ることができる半導体装置に関する。
従来の半導体装置において、同一の半導体基板(チップ)内にトランジスタとクランプ用ダイオードが形成されたものがある。例えば、絶縁ゲート型トランジスタを有するものとして、チップ内にLDMOSFETが形成されるとともに、ゲート電圧昇圧用ツェナーダイオード群がチップ内において一端をLDMOSFETのゲート端子に接続した状態で形成され、チップに昇圧素子接続用パッドが形成され、ツェナーダイオード群の他端と電気的に接続され、ICチップの外部においてLDMOSFETの高圧側端子に対しツェナーダイオード群と並列状態で接続したボンディングワイヤーが、サージ印加時の寄生インダクタンスとなっているものがある(特許文献1参照)。特許文献1に記載の半導体装置では、LDMOSFETのソースをGNDにした状態で、ドレイン側(電源側)にサージ電圧を印加した場合、正サージ電圧がクランプ電圧を超えた時にサージ電流がツェナーダイオード群を流れることでゲート端子の電位を上昇させ、LDMOSFETを動作させてドレインにも電流を流し込むことで、LDMOSFETをサージから保護している。
また、バイポーラ型トランジスタを有するものとして、半導体基板にコレクタ領域とベース領域とエミッタ領域とを形成すると共に複数個(3個)のダイオードのための3個のアノード領域と3個のカソード領域を設け、3個のダイオードを直列接続し、この直列回路をトランジスタのベース・コレクタ間に接続したものがある(特許文献2参照)。特許文献2に記載の複合半導体素子では、コレクタに印加されたサージ電圧がクランプ電圧を超えた時にサージ電流がダイオードを経由してベースに流れ込むことで、トランジスタを動作させて、トランジスタをサージから保護している。
また、クランプ電圧を上げる手法として、特許文献1、2に示されているように、一般的に、複数のダイオードを直列に接続する手法が用いられる。そして、これらのダイオードは、特許文献2に示されているように、同一の間隔で並べられている。
例えば、図12を参照すると、絶縁ゲート型トランジスタを有する半導体装置のダイオードアレイでは、P型シリコン基板101にカソードとなるN型ウェル102a、102b、102cが形成され、各N型ウェル102a、102b、102cにカソード電極となるN+型拡散領域103a、103b、103cが形成され、各N型ウェル102a、102b、102cにアノードとなるP+型拡散領域104a、104b、104cが形成され、P型シリコン基板101上にシリコン酸化膜よりなる絶縁膜105が形成され、N+型拡散領域103aは配線層106aを介してトランジスタのドレイン(図示せず)と電気的に接続され、P+型拡散領域104aとN+型拡散領域103bは配線層106bを介して電気的に接続され、P+型拡散領域104bとN+型拡散領域103cは配線層106cを介して電気的に接続され、P+型拡散領域104cは配線層106dを介してトランジスタのゲート(図示せず)と電気的に接続されている。隣り合うN型ウェル102a、102b、102cの間の間隔S1、S2が一定になっている。
しかしながら、従来の半導体装置のように隣り合うN型ウェル102a、102b、102cの間の間隔が一定であると、チップ面積に対するダイオード領域(ダイオードアレイが配された領域)の面積が増大する。特に、必要なクランプ電圧を上げていくと、N型ウェル102a、102b、102cから不純物濃度の薄い方向に伸びる空乏層の広がりが大きくなるため(図13参照)、空乏層同士が繋がることによるショートを防止するためには、図14のように隣り合うN型ウェル102a、102b、102cの間の間隔S1´、S2´を広くする必要がある。また、図15および図16のように隣り合うN型ウェル102a、102b、102cの間にP型絶縁領域107を設ける場合もN型ウェル102a、102b、102cとP型絶縁領域107の間の間隔S1”、S2”、S3”を広くする必要がでてくる。そのため、クランプ電圧を上げていくと、ダイオード領域の面積の増大が顕著になる。また、このようなダイオード領域は1つのチップにつき複数配設されるところ、従来の構成のままではダイオード領域の面積が累積的に増大してしまう。
本発明の主な課題は、チップ面積に対するダイオード領域の面積の縮小を図ることである。
本発明の第1の視点においては、半導体装置において、基板上に形成されるとともに、端子と接続される第1電極を有し、電源ライン又はグランドと接続される第2電極を有し、かつ、第3電極を有するトランジスタと、前記基板上に形成されるとともに、前記第3電極と前記端子の間、及び、前記第3電極と前記電源ライン又は前記グランドの間の一方または両方の間に複数個直列に接続された複数のダイオードを有し、かつ、前記端子からのサージ電圧の印加によりブレークダウンするダイオードアレイと、を備え、前記ダイオードアレイは、第1導電型の基板上に形成されるとともに、前記ダイオードごとに第1導電型と反対でアノード領域又はカソード領域となる複数の第2導電型領域を有し、隣り合う前記第2導電型領域間のそれぞれの間隔は、すべて異なる、又は、同じ間隔のものが存在するが少なくとも1つの間隔がその他の間隔と異なることを特徴とする。
本発明の第2の視点においては、半導体装置において、基板上に形成されるとともに、電源ラインと接続される第1電極を有し、端子又はグランドと接続される第2電極を有し、かつ、第3電極を有するトランジスタと、前記基板上に形成されるとともに、前記第3電極と前記電源ラインの間、及び、前記第3電極と前記端子又は前記グランドの間の一方または両方の間に複数個直列に接続された複数のダイオードを有し、かつ、前記電源ラインからのサージ電圧の印加によりブレークダウンするダイオードアレイと、を備え、前記ダイオードアレイは、第1導電型の基板上に形成されるとともに、前記ダイオードごとに第1導電型と反対でアノード領域又はカソード領域となる複数の第2導電型領域を有し、隣り合う前記第2導電型領域間のそれぞれの間隔は、すべて異なる、又は、同じ間隔のものが存在するが少なくとも1つの間隔がその他の間隔と異なることを特徴とする。
本発明の前記半導体装置において、隣り合う前記第2導電型領域間のそれぞれの間隔のうち、基板電圧との差の大きい前記第2導電型領域に隣接する間隔ほど広いことが好ましい。
本発明の前記半導体装置において、前記第1導電型の前記基板上であって隣り合う前記第2導電型領域の間に第1導電型の絶縁領域が形成されていることが好ましい。
本発明の前記半導体装置において、前記絶縁領域の両隣の前記絶縁領域と前記第2導電型領域の間のそれぞれの間隔は、すべて異なる、又は、同じ間隔のものが存在するが少なくとも1つの間隔がその他の間隔と異なることが好ましい。
本発明の前記半導体装置において、前記絶縁領域の両隣の前記絶縁領域と前記第2導電型領域の間のそれぞれの間隔のうち、基板電圧との差の大きい前記第2導電型領域に隣接する間隔ほど広いことが好ましい。
本発明(請求項1−8)によれば、第2導電型領域の周囲に形成される空乏層を考慮して第2導電型領域間の間隔を変えることで、チップ面積に対するダイオード領域の占有面積の縮小が可能となり、チップ面積を縮小させることができる。また、このようなダイオード領域は1つのチップにつき複数配設されるところ、ダイオードアレイ同士の組み合わせによりダイオード領域の面積の縮小化に効果的である。
本発明(請求項3−5)によれば、隣り合う第2導電型領域の間に絶縁領域を設けた構成であっても、従来の構成よりもチップ面積に対するダイオード領域の占有面積の縮小が可能となり、チップ面積を縮小させることができる。
本発明(請求項4、5)によれば、絶縁領域の両隣の絶縁領域と第2導電型領域の間のそれぞれの間隔を変えることで、実際にかかる最大電圧に応じて必要な距離を変えられる。
(実施形態1)
本発明の実施形態1に係る半導体装置について説明する。まず、本発明の実施形態1に係る半導体装置が適用される回路について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体装置(絶縁ゲート型)の構成を模式的に示した回路図である。図3は、本発明の実施形態1に係る半導体装置(バイポーラ型)の構成を模式的に示した回路図である。
本発明の実施形態1に係る半導体装置について説明する。まず、本発明の実施形態1に係る半導体装置が適用される回路について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体装置(絶縁ゲート型)の構成を模式的に示した回路図である。図3は、本発明の実施形態1に係る半導体装置(バイポーラ型)の構成を模式的に示した回路図である。
(絶縁ゲート型)
図1を参照すると、この半導体装置は、端子−内部回路−GND間型であり、絶縁ゲート型トランジスタT1と、ダイオードD1、D2、D3、D4と、を有する。絶縁ゲート型トランジスタT1のドレインは、端子と電気的に接続されている。絶縁ゲート型トランジスタT1のソースは、グランドGNDと電気的に接続されている。ダイオードD1、D2、D3は、カソードが端子側に向くようにして直列に接続されている。なお、ダイオードD1、D2、D3は、3個に限らず、P型絶縁領域(図11の7)がない場合には3個以上あればよく、P型絶縁領域(図11の7)がある場合には2個以上あればよい。ダイオードD1のカソードは、絶縁ゲート型トランジスタT1のドレイン、および端子と電気的に接続されている。ダイオードD3のアノードは、絶縁ゲート型トランジスタT1のゲート、及びダイオードD4のカソードと電気的に接続されている。ダイオードD4のカソードは、ダイオードD3のアノード、および、絶縁ゲート型トランジスタT1のゲートと電気的に接続されている。ダイオードD4のアノードは、絶縁ゲート型トランジスタT1のソース、およびグランドと電気的に接続されている。なお、図1の変形例として図2のような構成(絶縁ゲート型トランジスタにおいてPチャネルを使用したVDD−端子間型)等にする場合もある。
図1を参照すると、この半導体装置は、端子−内部回路−GND間型であり、絶縁ゲート型トランジスタT1と、ダイオードD1、D2、D3、D4と、を有する。絶縁ゲート型トランジスタT1のドレインは、端子と電気的に接続されている。絶縁ゲート型トランジスタT1のソースは、グランドGNDと電気的に接続されている。ダイオードD1、D2、D3は、カソードが端子側に向くようにして直列に接続されている。なお、ダイオードD1、D2、D3は、3個に限らず、P型絶縁領域(図11の7)がない場合には3個以上あればよく、P型絶縁領域(図11の7)がある場合には2個以上あればよい。ダイオードD1のカソードは、絶縁ゲート型トランジスタT1のドレイン、および端子と電気的に接続されている。ダイオードD3のアノードは、絶縁ゲート型トランジスタT1のゲート、及びダイオードD4のカソードと電気的に接続されている。ダイオードD4のカソードは、ダイオードD3のアノード、および、絶縁ゲート型トランジスタT1のゲートと電気的に接続されている。ダイオードD4のアノードは、絶縁ゲート型トランジスタT1のソース、およびグランドと電気的に接続されている。なお、図1の変形例として図2のような構成(絶縁ゲート型トランジスタにおいてPチャネルを使用したVDD−端子間型)等にする場合もある。
図1の回路において、端子に高電圧が印加され、ダイオードD1、D2、D3、D4の合計の耐圧を超えると、ダイオードD1、D2、D3を通して、ダイオードD4に電流が流れる。これにより、絶縁ゲート型トランジスタT1のゲートにバイアスがかかり、絶縁ゲート型トランジスタT1のドレインからソースへ導通状態となり、端子からグランドに電流が流れることになる。これにより、端子の電位の更なる上昇を防止することができ、絶縁ゲート型トランジスタT1自身の破壊を防止することができる。
(バイポーラ型)
図3を参照すると、この半導体装置は、端子−内部回路−GND間型であり、バイポーラ型トランジスタT2と、ダイオードD1、D2、D3と、抵抗R1と、を有する。バイポーラ型トランジスタT2のコレクタは、端子および内部回路と電気的に接続されている。バイポーラ型トランジスタT2のエミッタは、グランドと電気的に接続されている。ダイオードD1、D2、D3は、カソードが端子側に向くようにして直列に接続されている。なお、ダイオードD1、D2、D3は、3個に限らず、P型絶縁領域(図11の7)がない場合には3個以上あればよく、P型絶縁領域(図11の7)がある場合には2個以上あればよい。ダイオードD1のカソードは、バイポーラ型トランジスタT2のコレクタ、端子および内部回路と電気的に接続されている。ダイオードD3のアノードは、バイポーラ型トランジスタT2のベース、および抵抗R2と電気的に接続されている。抵抗R2の一端はダイオードD3のアノード、および、バイポーラ型トランジスタT2のベースと電気的に接続されている。抵抗R1の他端は、バイポーラ型トランジスタT2のエミッタ、およびグランドと電気的に接続されている。なお、図3の変形例として、図4のような構成(VDD−端子−内部回路間型)、図5のような構成(VDD−GND間型)、図6のような構成(VDD−端子−内部回路間型と端子−内部回路−GND間型を複合したもの)等にする場合もある。
図3を参照すると、この半導体装置は、端子−内部回路−GND間型であり、バイポーラ型トランジスタT2と、ダイオードD1、D2、D3と、抵抗R1と、を有する。バイポーラ型トランジスタT2のコレクタは、端子および内部回路と電気的に接続されている。バイポーラ型トランジスタT2のエミッタは、グランドと電気的に接続されている。ダイオードD1、D2、D3は、カソードが端子側に向くようにして直列に接続されている。なお、ダイオードD1、D2、D3は、3個に限らず、P型絶縁領域(図11の7)がない場合には3個以上あればよく、P型絶縁領域(図11の7)がある場合には2個以上あればよい。ダイオードD1のカソードは、バイポーラ型トランジスタT2のコレクタ、端子および内部回路と電気的に接続されている。ダイオードD3のアノードは、バイポーラ型トランジスタT2のベース、および抵抗R2と電気的に接続されている。抵抗R2の一端はダイオードD3のアノード、および、バイポーラ型トランジスタT2のベースと電気的に接続されている。抵抗R1の他端は、バイポーラ型トランジスタT2のエミッタ、およびグランドと電気的に接続されている。なお、図3の変形例として、図4のような構成(VDD−端子−内部回路間型)、図5のような構成(VDD−GND間型)、図6のような構成(VDD−端子−内部回路間型と端子−内部回路−GND間型を複合したもの)等にする場合もある。
図3の回路において、端子または内部回路に高電圧が印加され、ダイオードD1、D2、D3の合計の耐圧を超えると、ダイオードD1、D2、D3を通して、バイポーラ型トランジスタT2のベース、および抵抗R1に電流が流れる。そして、バイポーラ型トランジスタT2のベースに電流が流れることにより、バイポーラ型トランジスタT2のコレクタからエミッタへ導通状態となり、端子または内部回路からグランドに電流が流れることになる。これにより、端子または内部回路の電位の更なる上昇を防止することができ、内部回路及びバイポーラ型トランジスタT2自身を保護することができる。
次に、本発明の実施形態1に係る半導体装置のダイオードアレイについて図面を用いて説明する。図7は、本発明の実施形態1に係る半導体装置のダイオードアレイの構成を模式的に示した部分平面図である。図8は、本発明の実施形態1に係る半導体装置のダイオードアレイの構成を模式的に示した部分断面図(図7のX−X´間の断面)である。図9は、本発明の実施形態1に係る半導体装置のダイオードアレイの配列を模式的に示した平面図である。なお、図7および図8のダイオードアレイは、図1および図3のダイオードD1、D2、D3を組み合わせたものである。ダイオードアレイ以外の構成(トランジスタ等)については、従来のものと同様である。
図7および図8を参照すると、この半導体装置のダイオードアレイでは、P型シリコン基板1にカソードとなるN型ウェル2a、2b、2cが形成され、各N型ウェル2a、2b、2cにカソード電極となるN+型拡散領域3a、3b、3cが形成され、各N型ウェル2a、2b、2cにアノードとなるP+型拡散領域4a、4b、4cが形成され、P型シリコン基板1上にシリコン酸化膜よりなる絶縁膜5が形成され、N+型拡散領域3aは配線層6aを介してトランジスタ(図示せず;図1の絶縁ゲート型ではドレイン、バイポーラ型ではコレクタ)と電気的に接続され、P+型拡散領域4aとN+型拡散領域3bは配線層6bを介して電気的に接続され、P+型拡散領域4bとN+型拡散領域3cは配線層6cを介して電気的に接続され、P+型拡散領域4cは配線層6dを介してトランジスタ(図示せず;図1の絶縁ゲート型ではゲート、バイポーラ型ではベース)と電気的に接続されている。隣り合うN型ウェル2a、2b、2cの間の間隔S1、S2が異なっている。
ここで、サージ電圧がかかったときに高電圧がかかる(基板電圧との差の大きい)ダイオードD1(図1または図3の端子に近いもの)に隣接する間隔S1は、低電圧側のダイオードD3に隣接する間隔S2よりも広い。つまり、配線上高電圧がかかるダイオードD1ではN型ウェル2aの周囲に形成される空乏層が広がりやすいからであり(図13参照)、ダイオードD2のN型ウェル2bの周囲に形成される空乏層と繋がらないようにするためである。なお、ダイオードアレイにおいてダイオードが4個以上配される場合は、各N型ウェル間の間隔が3つ以上存在することになるが、この場合、各間隔がすべて異なる、又は、同じ間隔のものが存在するが少なくとも1つの間隔がその他の間隔と異なっていればよい。
なお、図7および図8では、PN分離型のデバイスについて示したが、P型シリコン基板1、N型ウェル2a、2b、2c、N+型拡散領域3a、3b、3c、P+型拡散領域4a、4b、4cについては、それぞれ反対の導電型としてもよい。反対の導電型とした場合、アノードとカソードの向きが逆になり、トランジスタもアノードとカソードの向きに対応した接続構成となる。
実施形態1によれば、カソード領域(N型ウェル2a、2b、2c)の周囲に形成される空乏層を考慮してカソード領域間の間隔を変えることで、図7に示すようにチップ面積に対するダイオード領域の占有面積の縮小が可能となり、チップ面積を縮小させることができる。また、このようなダイオード領域は1つのチップにつき複数配設されるところ、図9のように、ダイオードアレイ同士の組み合わせによりダイオード領域の面積の縮小化に効果的である。
(実施形態2)
本発明の実施形態2に係る半導体装置のダイオードアレイについて図面を用いて説明する。図10は、本発明の実施形態2に係る半導体装置のダイオードアレイの構成を模式的に示した部分平面図である。図11は、本発明の実施形態2に係る半導体装置のダイオードアレイの構成を模式的に示した部分断面図(図10のY−Y´間の断面)である。なお、図10および図11のダイオードアレイは、図1および図3のダイオードD1、D2、D3の組み合わせたものである。ダイオードアレイ以外の構成(トランジスタ等)については、従来のものと同様である。
本発明の実施形態2に係る半導体装置のダイオードアレイについて図面を用いて説明する。図10は、本発明の実施形態2に係る半導体装置のダイオードアレイの構成を模式的に示した部分平面図である。図11は、本発明の実施形態2に係る半導体装置のダイオードアレイの構成を模式的に示した部分断面図(図10のY−Y´間の断面)である。なお、図10および図11のダイオードアレイは、図1および図3のダイオードD1、D2、D3の組み合わせたものである。ダイオードアレイ以外の構成(トランジスタ等)については、従来のものと同様である。
実施形態2に係る半導体装置のダイオードアレイでは、複数個(2個以上)直列に接続されたダイオードD1、D2、D3の間(隣り合うN型ウェル2a、2b、2cの間)にP型絶縁領域7を設けた点が実施形態1と異なる。P型絶縁領域7は、クランプ電圧が高い場合にダイオードD1、D2、D3のN型ウェル2a、2b、2cの周囲に形成される空乏層の大きさを考慮して配される。すなわち、ダイオードD1、D2、D3のN型ウェル2a、2b、2cとP型絶縁領域7の耐圧は、その距離に依存して決まっている。ダイオードD1、D2、D3のN型ウェル2a、2b、2cとP型絶縁領域7間の必要耐圧は、クランプ動作時にかかる耐圧以上あればよく、低圧側に行くほど低くなる。そのため、N型ウェル2aとP型絶縁領域7間の間隔L1、N型ウェル2bとP型絶縁領域7間の間隔L2、N型ウェル2cとP型絶縁領域7間の間隔L3はそれぞれ異なる。図10および図11では、配線上高電圧がかかるN型ウェル2aとP型絶縁領域7間の間隔L1はN型ウェル2bとP型絶縁領域7間の間隔L2よりも大きく、N型ウェル2bとP型絶縁領域7間の間隔L2は低電圧側のN型ウェル2cとP型絶縁領域7間の間隔L3よりも大きく構成されている。
実施形態2によれば、P型絶縁領域7の両隣のP型絶縁領域7とN型ウェル2a、2bの間のそれぞれの間隔(P型絶縁領域7の両隣のP型絶縁領域7とN型ウェル2b、2cの間のそれぞれの間隔)を変えることで、実際にかかる最大電圧に応じて必要な距離を変えられる。また、N型ウェル2a、2b、2cの間にP型絶縁領域7を設けた構成であっても、従来の構成よりもチップ面積に対するダイオード領域の占有面積の縮小が可能となり、チップ面積を縮小させることができる。
1 P型シリコン基板(基板)
2a、2b、2c N型ウェル(第2導電型領域)
3a、3b、3c N+型拡散領域
4a、4b、4c P+型拡散領域
5 絶縁膜
6a、6b、6c、6d 配線層
7 P型絶縁領域
101 P型シリコン基板
102a、102b、102c N型ウェル
103a、103b、103c N+型拡散領域
104a、104b、104c P+型拡散領域
105 絶縁膜
106a、106b、106c、106d 配線層
107 P型絶縁領域
2a、2b、2c N型ウェル(第2導電型領域)
3a、3b、3c N+型拡散領域
4a、4b、4c P+型拡散領域
5 絶縁膜
6a、6b、6c、6d 配線層
7 P型絶縁領域
101 P型シリコン基板
102a、102b、102c N型ウェル
103a、103b、103c N+型拡散領域
104a、104b、104c P+型拡散領域
105 絶縁膜
106a、106b、106c、106d 配線層
107 P型絶縁領域
Claims (8)
- 基板上に形成されるとともに、端子と接続される第1電極を有し、電源ライン又はグランドと接続される第2電極を有し、かつ、第3電極を有するトランジスタと、
前記基板上に形成されるとともに、前記第3電極と前記端子の間、及び、前記第3電極と前記電源ライン又は前記グランドの間の一方または両方の間に複数個直列に接続された複数のダイオードを有し、かつ、前記端子からのサージ電圧の印加によりブレークダウンするダイオードアレイと、
を備え、
前記ダイオードアレイは、第1導電型の基板上に形成されるとともに、前記ダイオードごとに第1導電型と反対でアノード領域又はカソード領域となる複数の第2導電型領域を有し、
隣り合う前記第2導電型領域間のそれぞれの間隔は、すべて異なる、又は、同じ間隔のものが存在するが少なくとも1つの間隔がその他の間隔と異なることを特徴とする半導体装置。 - 基板上に形成されるとともに、電源ラインと接続される第1電極を有し、端子又はグランドと接続される第2電極を有し、かつ、第3電極を有するトランジスタと、
前記基板上に形成されるとともに、前記第3電極と前記電源ラインの間、及び、前記第3電極と前記端子又は前記グランドの間の一方または両方の間に複数個直列に接続された複数のダイオードを有し、かつ、前記電源ラインからのサージ電圧の印加によりブレークダウンするダイオードアレイと、
を備え、
前記ダイオードアレイは、第1導電型の基板上に形成されるとともに、前記ダイオードごとに第1導電型と反対でアノード領域又はカソード領域となる複数の第2導電型領域を有し、
隣り合う前記第2導電型領域間のそれぞれの間隔は、すべて異なる、又は、同じ間隔のものが存在するが少なくとも1つの間隔がその他の間隔と異なることを特徴とする半導体装置。 - 隣り合う前記第2導電型領域間のそれぞれの間隔のうち、基板電圧との差の大きい前記第2導電型領域に隣接する間隔ほど広いことを特徴とする請求項1又は2記載の半導体装置。
- 前記第1導電型の前記基板上であって隣り合う前記第2導電型領域の間に第1導電型の絶縁領域が形成されていることを特徴とする請求項1又は2記載の半導体装置。
- 前記絶縁領域の両隣の前記絶縁領域と前記第2導電型領域の間のそれぞれの間隔は、すべて異なる、又は、同じ間隔のものが存在するが少なくとも1つの間隔がその他の間隔と異なることを特徴とする請求項4記載の半導体装置。
- 前記絶縁領域の両隣の前記絶縁領域と前記第2導電型領域の間のそれぞれの間隔のうち、基板電圧との差の大きい前記第2導電型領域に隣接する間隔ほど広いことを特徴とする請求項5記載の半導体装置。
- 前記トランジスタは、絶縁ゲート型トランジスタであり、
前記第3電極は、ゲートであることを特徴とする請求項1乃至6のいずれか一に記載の半導体装置。 - 前記トランジスタは、バイポーラ型トランジスタであり、
前記第2電極が前記グランドと接続される場合に、
前記第3電極は、ベースであることを特徴とする請求項1乃至6のいずれか一に記載の半導体装置。
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