JP2009200215A - 半導体装置 - Google Patents

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Abstract

【課題】１チップサイズが小さく、しかも安価に具現できる高性能な半導体装置を提供すること。
【解決手段】この半導体装置は、一半導体基板構造（エピタキシャル層１１を有するＰ型半導体基板１０）上で過電圧に対するゲート電極保護のためのツェナダイオード（保護素子）２が一つの素子領域Ｅ２においてＤＭＯＳトランジスタ１に接続されて構成された素子一体化構造となっている。ツェナダイオード２は、ＤＭＯＳトランジスタ１のドレイン電極領域内のＤＭＯＳトランジスタ１とは異なる濃度（或いは同濃度であっても良い）で分離された拡散領域（ツェナダイオード２形成用のＰ型拡散領域）上に形成されて成る。又、この半導体装置の場合、一つの素子領域Ｅ２の両側にだけ素子分離領域Ｅ１を設ければ良いので、素子領域Ｅ２及び素子分離領域Ｅ１の両方が可能な限り少ない個数で占有面積の小さな構造を持つ。
【選択図】図１

Description

本発明は、過電圧（サージ電圧）に対するゲート電極保護のための保護素子が一半導体基板構造上でＤＭＯＳトランジスタ（パワーＭＯＳトランジスタとも呼ばれる）に接続された構成の半導体デバイス（１チップ構成を示す）としての半導体装置に関する。
従来、この種の高耐圧大電流用ＭＯＳデバイスとして知られるＤＭＯＳトランジスタの場合、一般にスイッチング動作上でドレイン電極の耐圧を高くし、且つ低抵抗でオン動作させるのが望ましく、このためにゲート電極の膜厚を可能な限り薄くして電流増幅率βを向上させられれば良いと考えられる。
しかしながら、実際にはゲート電極の膜厚を薄くすると、膜に印加される電界強度が強くなり、ゲート電極の絶縁耐圧が低下し、過電圧が印加されたときにデバイス（ＤＭＯＳトランジスタ自体）が破壊されてしまう。特にモータを駆動するためのＨブリッジ型回路等のスイッチング素子として適用した場合、ＤＭＯＳトランジスタのオンからオフへの移行時に発生する高電圧なサージ電圧がドレイン電極からドレイン電極とゲート電極間に存在する寄生容量Ｃｇｄを介してゲート電極に印加されたとき、デバイスが破壊され易くなる。
そこで、こうした過電圧の印加に対するゲート電極保護のためにツェナダイオードやＮＰＮ型トランジスタに代表される保護素子が用いられている。例えば一半導体基板構造上でＤＭＯＳトランジスタのゲート電極保護のために保護素子としてツェナダイオードを併設した半導体装置（特許文献１参照）が挙げられる。
特開平９−１２９７６２号公報（要約、図１)
上述した特許文献１に係る半導体装置の場合、一半導体基板構造上でＤＭＯＳトランジスタのゲート電極保護のための保護素子をＤＭＯＳトランジスタに接続する構造とするとき、デバイスであるＤＭＯＳトランジスタと保護素子とが形成される素子領域をそれぞれ素子分離領域で素子分離することにより、ＤＭＯＳトランジスタと保護素子とを別々に形成しているため、素子領域と素子分離領域とを確保するための占有面積が１チップ上で大きくなってしまうことにより、チップ面積を小さくできないという問題がある。
図４は、従来の半導体装置の基本構造を半導体基板構造の側面断面により例示したものである。ここでは一半導体基板を表面側にエピタキシャル層１１を有する一般的なＰ型半導体基板１０（所謂Ｐ型基板）とした場合、ＤＭＯＳトランジスタ１が形成される第１のＰ型拡散領域については、エピタキシャル層１１及びＰ型半導体基板１０の境界部分に埋め込まれた第１のＮ型埋め込み領域ＢＮ（Ｎ＋）と、第１のＮ型埋め込み領域ＢＮ（Ｎ＋）端部上で所定の間隔を有して境界部分に埋め込まれた第１のＮ型埋め込み領域Ｎ（ＰＬＧ）及びその第１のＮ型埋め込み領域Ｎ（ＰＬＧ）上にエピタキシャル層１１から表面が露呈されるように設けられた電極形成用の第１のＮ型拡散領域Ｎ＋（ＤＭＯＳトランジスタ１のドレイン電極Ｄ側に接続される）とにより囲まれたエピタキシャル層１１の第１のＮ型領域Ｎ−に配設している。
更に、素子分離用にエピタキシャル層１１及びＰ型半導体基板１０の境界部分に第１のＮ型埋め込み領域ＢＮ（Ｎ＋）を挟むように隔てられて埋め込まれたＰ型埋め込み領域ＢＰ上にＰ型埋め込み領域Ｐ（ＰＬＧ）を埋め込み、そのＰ型埋め込み領域Ｐ（ＰＬＧ）上にエピタキシャル層１１から表面が露呈されるように電極形成用のＰ型拡散領域Ｐ＋（接地接続されて接地電圧が印加される）を配設している。
この結果、第１のＮ型埋め込み領域ＢＮ（Ｎ＋）、第１のＮ型埋め込み領域Ｎ（ＰＬＧ）、及び第１のＮ型拡散領域Ｎ＋により囲まれた範囲がＤＭＯＳトランジスタ１用の素子領域Ｅ２となり、それに隣接するＰ型埋め込み領域ＢＰ、Ｐ型埋め込み領域Ｐ（ＰＬＧ）、及びＰ型拡散領域Ｐ＋を含む範囲が素子分離領域Ｅ１となる。
又、保護素子としてのダイオード２が形成される第２のＰ型拡散領域については、エピタキシャル層１１及びＰ型半導体基板１０の境界部分に埋め込まれた第２のＮ型埋め込み領域ＢＮ（Ｎ＋）と、第２のＮ型埋め込み領域ＢＮ（Ｎ＋）端部上で所定の間隔を有して境界部分に埋め込まれた第２のＮ型埋め込み領域Ｎ（ＰＬＧ）及びその第２のＮ型埋め込み領域Ｎ（ＰＬＧ）上にエピタキシャル層１１から表面が露呈されるように設けられた電極形成用の第２のＮ型拡散領域Ｎ＋（ＤＭＯＳトランジスタ１のソース電極Ｓ側に接続される）とにより囲まれたエピタキシャル層１１の第２のＮ型領域Ｎ−に配設している。
更に、素子分離用にエピタキシャル層１１及びＰ型半導体基板１０の境界部分に第２のＮ型埋め込み領域ＢＮ（Ｎ＋）を挟むように隔てられて埋め込まれたＰ型埋め込み領域ＢＰ上にＰ型埋め込み領域Ｐ（ＰＬＧ）を埋め込み、そのＰ型埋め込み領域Ｐ（ＰＬＧ）上にエピタキシャル層１１から表面が露呈されるように電極形成用のＰ型拡散領域Ｐ＋（接地接続されて接地電圧が印加される）を配設している。
この結果、第２のＮ型埋め込み領域ＢＮ（Ｎ＋）、第２のＮ型埋め込み領域Ｎ（ＰＬＧ）、及び第２のＮ型拡散領域Ｎ＋により囲まれた範囲がダイオード２用の素子領域Ｅ２となり、それに隣接するＰ型埋め込み領域ＢＰ、Ｐ型埋め込み領域Ｐ（ＰＬＧ）、及びＰ型拡散領域Ｐ＋を含む範囲が素子分離領域Ｅ１となる。
総括すれば、半導体基板構造上では、二つの素子領域Ｅ２を確保するために２箇所のＮ型埋め込み領域ＢＮ（Ｎ＋）が必要となる他、それらの上に形成される４箇所のＮ型埋め込み領域Ｎ（ＰＬＧ）及びＮ型拡散領域Ｎ（＋）が必要であると共に、二つの素子領域Ｅ２を挟む素子分離領域Ｅ１を確保するために３箇所のＰ型埋め込み領域ＢＰ、Ｐ型埋め込み領域Ｐ（ＰＬＧ）、及びＰ型拡散領域Ｐ＋が必要であるため、１チップ上では占有面積が大きくなってしまう。
そこで、本発明の技術的課題は、一半導体基板構造上でＤＭＯＳトランジスタに保護素子が接続された構成の半導体デバイスであって、１チップサイズが小さく、しかも安価に具現できる高性能な半導体装置を提供することにある。
上記技術的課題を解決するための第１の発明は、
過電圧に対するゲート電極保護のための保護素子（例えば図１中のツェナダイオード２）が一半導体基板構造上でＤＭＯＳトランジスタ（例えば図１中のＤＭＯＳトランジスタ１）に接続された構成の半導体デバイスとしての半導体装置であって、
前記保護素子は、前記ＤＭＯＳトランジスタのドレイン電極領域［例えば図１中の素子領域Ｅ２におけるドレイン電極Ｄ用の端子に接続されるエピタキシャル層１１及びＰ型半導体基板１０の境界部分に埋め込まれたＮ型埋め込み領域ＢＮ（Ｎ＋）と、Ｎ型埋め込み領域ＢＮ（Ｎ＋）端部上で所定の間隔を有して境界部分に埋め込まれたＮ型埋め込み領域Ｎ（ＰＬＧ）及びそのＮ型埋め込み領域Ｎ（ＰＬＧ）上にエピタキシャル層１１から表面が露呈されるように設けられた電極形成用のＮ型拡散領域Ｎ＋（ドレイン電極Ｄ側に接続される）とにより囲まれたエピタキシャル層１１のＮ型領域Ｎ−を示す］内の当該ＤＭＯＳトランジスタとは分離された拡散領域（例えば図１中のツェナダイオード２形成用のＰ型拡散領域）上に形成されて成ることを特徴としている。
このような構成により、一つの素子領域（例えば図１中の素子領域Ｅ２）でＤＭＯＳトランジスタ及び保護素子を一体化した素子一体化構造としているので、この半導体装置の場合には、可能な限り素子領域の個数が少なく、且つ占有面積（単体面積でなく、広がり全体の面積を示す）が小さな構造となる。
即ち、本発明によれば、１チップサイズが小さく、且つ安価に具現できる高性能な半導体装置を提供できる。
又、第２の発明は、
前記一半導体基板は、表面側にエピタキシャル層（例えば図１中のエピタキシャル層１１）を有するＰ型基板（例えば図１中のＰ型半導体基板１０）であり、
前記分離された拡散領域は、前記エピタキシャル層及び前記Ｐ型基板の境界部分に埋め込まれたＮ型埋め込み領域［例えば図１中のＮ型埋め込み領域ＢＮ（Ｎ＋）］と、前記Ｎ型埋め込み領域端部上で所定の間隔を有して境界部分に埋め込まれた別のＮ型埋め込み領域［例えば図１中のＮ型埋め込み領域Ｎ（ＰＬＧ）］及び当該別のＮ型埋め込み領域上に前記エピタキシャル層から表面が露呈されるように設けられたＮ型拡散領域とにより囲まれた当該エピタキシャル層のＮ型領域に配設されたＰ型拡散領域であって、
前記ＤＭＯＳトランジスタが形成される第１のＰ型拡散領域（例えば図１中のＤＭＯＳトランジスタ１形成用のＰ型拡散領域）と、前記第１のＰ型拡散領域と隔てられて前記保護素子が形成される第２のＰ型拡散領域（例えば図１中のツェナダイオード２形成用のＰ型拡散領域）と、から成る半導体装置を特徴としている。
このような構成により、通常のエピタキシャル層を有するＰ型半導体基板に対する素子形成技術を用いるだけで、異なる濃度（或いは同濃度でも良い）のＰ型拡散領域へそれぞれＤＭＯＳトランジスタ、保護素子を容易に形成することができる。
更に、第３の発明は、
前記Ｎ型ＤＭＯＳトランジスタのドレイン電極領域は、前記エピタキシャル層及び前記Ｐ型基板の境界部分に前記Ｎ型埋め込み領域を挟むように隔てられて埋め込まれたＰ型埋め込み領域（例えば図１中のＰ型埋め込み領域ＢＰ）と、前記Ｐ型埋め込み領域上に埋め込まれた別のＰ型埋め込み領域［例えば図１中のＰ型埋め込み領域Ｐ（ＰＬＧ）］及び当該別のＰ型埋め込み領域上に前記エピタキシャル層から表面が露呈されるように設けられたＰ型拡散領域とにより素子分離されて成る半導体装置を特徴としている。
このような構成により、一つの素子領域（例えば図１中の素子領域Ｅ２）の周囲にだけ素子分離領域（例えば図１中の素子領域Ｅ２両側の素子分離領域Ｅ１）を設ければ良いので、この半導体装置の場合には、素子領域及び素子分離領域の両方が可能な限り少ない個数で占有面積の小さな構造を持つものとなり、確実に１チップサイズが小さく、且つ安価に具現できる高性能な半導体装置を提供できる。
加えて、第４の発明は、
前記一半導体基板は、Ｎウエル領域中にＰウエル領域を形成したトリプルウエル構造のＰ型基板であり、
前記分離された拡散領域は、前記Ｐウエル領域としての前記ＤＭＯＳトランジスタ形成用の第１のＰ型ウエル領域と、前記保護素子形成用の第２のＰ型ウエル領域と、から成る半導体装置を特徴としている。
このような構成によっても、トリプルウエル構造のＰ型半導体基板に対する素子形成技術を用いるだけで、異なる濃度（或いは同濃度でも良い）のＰウエル領域へそれぞれＤＭＯＳトランジスタ、保護素子を容易に形成することができる。この場合、Ｎ型埋め込み領域ＢＮ（Ｎ＋）、及びＮ型埋め込み領域Ｎ（ＰＬＧ）が無く、Ｐ型埋め込み領域ＢＰ、及びＰ型埋め込み領域Ｐ（ＰＬＧ）も持たない構造であるため、１チップサイズを更に小さくできる。
一方、第５の発明は、
前記ＤＭＯＳトランジスタは、Ｎ型ＤＭＯＳトランジスタ（例えば図２中のＤＭＯＳトランジスタ１）であり、
前記保護素子は、前記Ｎ型ＤＭＯＳトランジスタにおけるソース電極側にアノード電極側が接続され、且つゲート電極側にカソード電極側が接続されたツェナダイオード（例えば図２中のツェナダイオード２）である半導体装置を特徴としている。
このような構成により、通常のエピタキシャル層を有するＰ型半導体基板やトリプルウエル構造のＰ型半導体基板を対象とし、簡素な構成で一つの素子領域（例えば図１中の素子領域Ｅ２）内でゲート電極膜保護機能を有するＮ型ＤＭＯＳトランジスタを持つ一形態の半導体装置を安価に提供できる。
他方、第６の発明は、
前記ＤＭＯＳトランジスタは、Ｎ型ＤＭＯＳトランジスタ（例えば図３中のＤＭＯＳトランジスタ１）であり、
前記保護素子は、前記Ｎ型ＤＭＯＳトランジスタにおけるソース電極側にベース電極側が接続され、且つゲート電極側にエミッタ電極側が接続されたＮＰＮ接合型トランジスタ（例えば図３中のＮＰＮ接合型トランジスタ３）である半導体装置を特徴としている。
このような構成により、通常のエピタキシャル層を有するＰ型半導体基板やトリプルウエル構造のＰ型半導体基板を対象とし、簡素な構成で一つの素子領域（例えば図１中の素子領域Ｅ２）内でゲート電極膜保護機能を有するＮ型ＤＭＯＳトランジスタを持つ他形態の半導体装置を安価に提供できる。
その他、第７の発明は、
前記Ｎ型ＤＭＯＳトランジスタのドレイン電極領域内でゲート電極側とソース電極側とに接続された前記ツェナダイオード（例えば図２中のツェナダイオード２）又は前記ＮＰＮ接合型トランジスタ（例えば図３中のＮＰＮ接合型トランジスタ３）に対して前記素子分離した素子一体化構造を、当該Ｎ型ＤＭＯＳトランジスタにおける隣り合うもの同士のドレイン電極及びソース電極を接続するようにして所定数並設して成る半導体装置を特徴としている。
このような構成により、一つの素子領域（例えば図１中の素子領域Ｅ２）を挟むように素子分離領域（例えば図１中の素子分離領域Ｅ１）が配備されたゲート電極保護機能付きＮ型のＤＭＯＳトランジスタ１を並設させて多段構造の半導体装置とすれば、従来の素子分離構造で構成した場合よりもデバイス全体を顕著に小さくでき、しかも高性能なゲート電極保護機能が得られる。このため、特にモータを駆動するためのＨブリッジ型回路等のスイッチング素子として適用した場合には、従来と比べて極めて小型の１チップ構成として設置スペースを要すること無く、しかもサージ電圧がゲート電極に印加されずにデバイスが的確に保護されるため、極めて有効となる。
以下、図を参照して本発明に係る半導体装置の実施の形態を説明する。
（実施形態）
（構成）
先ず、構成及び各部の機能を説明する。
図１は、本実施形態に係る半導体装置の基本構造を半導体基板構造の側面断面により例示したものである。
この半導体装置は、一半導体基板構造上でサージ電圧等の過電圧に対するゲート電極保護のための保護素子としてのツェナダイオード２が一つの素子領域Ｅ２においてＤＭＯＳトランジスタ１に接続されて構成された素子一体化構造となっている。即ち、ここでのツェナダイオード２は、ＤＭＯＳトランジスタ１のドレイン電極領域内のＤＭＯＳトランジスタ１とは分離された拡散領域（ツェナダイオード２形成用のＰ型拡散領域）上に形成されて成る。
本実施形態では一半導体基板として、表面側にエピタキシャル層１１を有するＰ型半導体基板１０（所謂Ｐ型基板）を用いている。分離された拡散領域は、エピタキシャル層１１及びＰ型半導体基板１０の境界部分に埋め込まれた幅広いＮ型埋め込み領域ＢＮ（Ｎ＋）と、Ｎ型埋め込み領域ＢＮ（Ｎ＋）端部上で所定の間隔を有して境界部分に埋め込まれた別のＮ型埋め込み領域Ｎ（ＰＬＧ）及びそのＮ型埋め込み領域Ｎ（ＰＬＧ）上にエピタキシャル層１１から表面が露呈されるように設けられた電極形成用のＮ型拡散領域Ｎ＋（ドレイン電極と接続される）とにより囲まれたエピタキシャル層１１のＮ型領域Ｎ−の表面側に互いに隔てられるように配設されており、具体的には濃度が異なるＤＭＯＳトランジスタ１形成用の第１のＰ型拡散領域と、ツェナダイオード２形成用の第２のＰ型拡散領域（或いは同濃度であっても良い）とから成る。
ＤＭＯＳトランジスタ１のドレイン電極領域は、素子領域Ｅ２におけるドレイン電極Ｄ用の端子に接続されるエピタキシャル層１１及びＰ型半導体基板１０の境界部分に埋め込まれたＮ型埋め込み領域ＢＮ（Ｎ＋）と、Ｎ型埋め込み領域ＢＮ（Ｎ＋）端部上で所定の間隔を有して境界部分に埋め込まれたＮ型埋め込み領域Ｎ（ＰＬＧ）及びそのＮ型埋め込み領域Ｎ（ＰＬＧ）上にエピタキシャル層１１から表面が露呈されるように設けられた電極形成用のＮ型拡散領域Ｎ＋（ドレイン電極Ｄ側に接続される）とにより囲まれたエピタキシャル層１１のＮ型領域Ｎ−を示す。又、このドレイン電極領域は、エピタキシャル層１１及びＰ型半導体基板１０の境界部分にＮ型埋め込み領域ＢＮ（Ｎ＋）を挟むように隔てられて埋め込まれたＰ型埋め込み領域ＢＰと、Ｐ型埋め込み領域ＢＰ上に埋め込まれた別のＰ型埋め込み領域Ｐ（ＰＬＧ）及びこのＰ型埋め込み領域Ｐ（ＰＬＧ）上にエピタキシャル層１１から表面が露呈されるように設けられたＰ型拡散領域とにより素子分離されて成る。
即ち、この半導体装置の場合、半導体基板構造上では、一つの素子領域Ｅ２を確保するために１箇所のＮ型埋め込み領域ＢＮ（Ｎ＋）が必要とされる他、その上に形成される２箇所のＮ型埋め込み領域Ｎ（ＰＬＧ）及びＮ型拡散領域Ｎ（＋）が必要であると共に、一つの素子領域Ｅ２を挟む素子分離領域Ｅ１を確保するために２箇所のＰ型埋め込み領域ＢＰ、Ｐ型埋め込み領域Ｐ（ＰＬＧ）、及びＰ型拡散領域Ｐ＋が必要なだけであるため、１チップ上では占有面積が非常に小さくなっている。
ＤＭＯＳトランジスタ１は、第１のＰ型拡散領域の表面側にソース電極を接続するための電極が形成される高濃度の拡散領域Ｎ＋と、ＤＭＯＳトランジスタ１のサブストレート電位を接続するための電極が形成される高濃度の拡散領域Ｐ＋を隣接させた構造となっている。ソース電極は、第２のＰ型拡散領域の表面側にツェナダイオード２のアノード電極を接続するための電極が形成される高濃度の拡散領域Ｐ＋に接続され、ゲート電極は、第２のＰ型拡散領域の表面側にツェナダイオード２のカソード電極を接続するための電極が形成される高濃度の拡散領域Ｎ＋に接続される。
図２は、この半導体装置のデバイス部分に係る等価回路を例示したものである。図２を参照すれば、この半導体装置のデバイス部分は、Ｎ型のＤＭＯＳトランジスタ１におけるソース電極側にツェナダイオード２のアノード電極側が接続され、且つゲート電極側にツェナダイオード２のカソード電極側が接続された回路構成であることを示している。
（動作）
次に、動作を説明する。
本実施形態の半導体装置の場合、一半導体基板構造上において、一つの素子領域Ｅ２でＤＭＯＳトランジスタ１及びツェナダイオード２を一体化した素子一体化構造を持つ点を特徴とするものであり、等価回路上は従来通りのゲート電極保護機能付きＮ型ＤＭＯＳトランジスタであって、高耐圧大電流用ＭＯＳデバイスとしてスイッチング動作を行うものである。
例えば高電圧電源を使用してモータ駆動を実施した場合、ゲート電極側から所定のゲートバイアス電圧を印加するものとして、ソース電極側をほぼ基準電圧（接地電圧）とすると共に、ドレイン電極側からソース電極側へ電流を流すようにスイッチング動作を行うとき、ＤＭＯＳトランジスタ１のオンからオフへの移行時にモータのインダクタ成分による過電圧が発生しても、保護素子としてのツェナダイオード２がゲート電極に対する過電圧の印加を阻止する。このため、予めゲート電極の膜厚を薄くして電流増幅率βを向上させた上、スイッチング動作上でドレイン電極の耐圧を高くして低抵抗でオン動作させることができる。
因みに、一般的な他種トランジスタに保護素子を併設する場合、スイッチング動作への悪影響を配慮して従来通りの素子別に分離を行うのが望ましいが、ＤＭＯＳトランジスタ１の場合には高耐圧大電流用であるため、ここでの構造の場合のように保護素子としてのツェナダイオード２を接近させるように設けても、他種トランジスタの場合のようにスイッチング動作上への影響は殆ど無く、無視できると考えられる。
このように、本実施形態の半導体装置は、一つの素子領域Ｅ２でＤＭＯＳトランジスタ１及び保護素子としてのツェナダイオード２を一体化した素子一体化構造としているので、可能な限り素子領域Ｅ２の個数が少なく、且つ占有面積（単体面積でなく、広がり全体の面積を示す）が小さな構造となる。この結果、１チップサイズが小さく、且つ安価に具現できる高性能な半導体装置を提供できる。
又、本実施形態の半導体装置の場合、一つの素子領域Ｅ２の周囲（両側）にだけ素子分離領域Ｅ１を設ければ良いので、素子領域Ｅ２及び素子分離領域Ｅ１の両方が可能な限り少ない個数で占有面積の小さな構造を持つものとなり、確実に１チップサイズが小さく、且つ安価に具現できる高性能な半導体装置を提供できる。
更に、本実施形態の半導体装置の場合、通常のエピタキシャル層１１を有するＰ型半導体基板１０に対する素子形成技術を用いるだけで、異なる濃度のＰ型拡散領域（第１のＰ型拡散領域、第２のＰ型拡散領域）へそれぞれＤＭＯＳトランジスタ１、ツェナダイオード２を容易に形成する（或いは同濃度であっても良い）ことができ、簡素な構成で一つの素子領域Ｅ２内でゲート電極膜保護機能を有するＮ型ＤＭＯＳトランジスタ１を持つ一形態の半導体装置を安価に提供できる。
ところで、本実施形態の半導体装置では、一半導体基板として、表面側にエピタキシャル層１１を有するＰ型半導体基板１０を用いた場合を説明したが、その他にエピタキシャル層１１を持たずにＮウエル領域中にＰウエル領域を形成したトリプルウエル構造のＰ型半導体基板を用いると共に、分離された拡散領域をＰウエル領域としてのＤＭＯＳトランジスタ１形成用の第１のＰ型ウエル領域と、保護素子であるツェナダイオード２形成用の第２のＰ型ウエル領域とから成る構造とすることもできる。この場合、ＤＭＯＳトランジスタ１のオン抵抗値が幾分高くなるものの、Ｎ型埋め込み領域ＢＮ（Ｎ＋）、及びＮ型埋め込み領域Ｎ（ＰＬＧ）が無く、Ｐ型埋め込み領域ＢＰ、及びＰ型埋め込み領域Ｐ（ＰＬＧ）も持たない構造であるため、１チップサイズを更に小さくできる。
（応用例１）
上記実施形態において、第２のＰ型拡散領域への電極形成のパターンを変更し、保護素子としてのツェナダイオード２の代わりにＮＰＮ接合型トランジスタを形成するものである。
図３は、この場合の半導体装置のデバイス部分の等価回路を例示したものである。図３を参照すれば、この半導体装置のデバイス部分は、Ｎ型のＤＭＯＳトランジスタ１におけるソース電極側にＮＰＮ接合型トランジスタ３のベース電極側が接続され、且つゲート電極側にＮＰＮ接合型トランジスタ３のエミッタ電極側が接続された回路構成であることを示している。尚、ＮＰＮ接合型トランジスタ３のコレクタ電極側は、ＤＭＯＳトランジスタ１におけるドレイン電極側に接続されて短絡されているため、ここでのＮＰＮ接合型トランジスタ３は、上記実施形態のツェナダイオード２の場合と同様な働きをする。
このような構成により、上記実施形態の場合と同様に通常のエピタキシャル層１１を有するＰ型半導体基板１０を対象として素子形成技術を用いるだけで、異なる濃度のＰ型拡散領域（第１のＰ型拡散領域、第２のＰ型拡散領域）へそれぞれＤＭＯＳトランジスタ１、ＮＰＮ接合型トランジスタ３を容易に形成することができ、簡素な構成で一つの素子領域Ｅ２内でゲート電極膜保護機能を有するＮ型ＤＭＯＳトランジスタを持つ他形態の半導体装置を安価に提供できる。
因みに、ここでもＮウエル領域中にＰウエル領域を形成したトリプルウエル構造のＰ型半導体基板を用いると共に、分離された拡散領域をＰウエル領域としてのＤＭＯＳトランジスタ１形成用の第１のＰ型ウエル領域と、保護素子であるＮＰＮ接合型トランジスタ３形成用の第２のＰ型ウエル領域とから成る構造としても良い。
（応用例２）
上記実施形態又は応用例１において、Ｎ型のＤＭＯＳトランジスタ１のドレイン電極領域内でゲート電極側とソース電極側とに接続されたツェナダイオード２又はＮＰＮ接合型トランジスタ３に対して素子分離した素子一体化構造を、Ｎ型ＤＭＯＳトランジスタ１における隣り合うもの同士のドレイン電極及びソース電極を接続するようにして所定数並設して成るものである。但し、こうした多段構造の場合、一方側の終端となるＤＭＯＳトランジスタ１のドレイン電極側は互いに接続し、他方側の終端となるＤＭＯＳトランジスタ１のソース電極側も互いに接続する。
このような構成により、一つの素子領域Ｅ２を挟むように素子分離領域Ｅ１が配備されたゲート電極保護機能付きＮ型のＤＭＯＳトランジスタ１を並設させて多段構造の半導体装置とすれば、従来の素子分離構造で構成した場合よりもデバイス全体を顕著に小さくでき、しかも高性能なゲート電極保護機能が得られる。このため、特にモータを駆動するためのＨブリッジ型回路等のスイッチング素子として適用した場合には、従来と比べて極めて小型の１チップ構成として設置スペースを要すること無く、しかもゲート電極に印加されるサージ電圧が吸収されるので、サージ電圧がゲート電極に印加されずにデバイスが的確に保護されるため、極めて有効となる。
本実施形態に係る半導体装置の基本構造を半導体基板構造の側面断面により例示したものである。 図１に示す半導体装置のデバイス部分に係る等価回路を例示したものである。 応用例１に係る半導体装置のデバイス部分の等価回路を例示したものである。 従来の半導体装置の基本構造を半導体基板構造の側面断面により例示したものである。
符号の説明
１ ＤＭＯＳトランジスタ、２ ツェナダイオード、３ ＮＰＮ接合型トランジスタ

Claims (7)

  1. 過電圧に対するゲート電極保護のための保護素子が一半導体基板構造上でＤＭＯＳトランジスタに接続された構成の半導体デバイスとしての半導体装置であって、
    前記保護素子は、前記ＤＭＯＳトランジスタのドレイン電極領域内の当該ＤＭＯＳトランジスタとは分離された拡散領域上に形成されて成ることを特徴とする半導体装置。
  2. 前記一半導体基板は、表面側にエピタキシャル層を有するＰ型基板であり、
    前記分離された拡散領域は、前記エピタキシャル層及び前記Ｐ型基板の境界部分に埋め込まれたＮ型埋め込み領域と、前記Ｎ型埋め込み領域端部上で所定の間隔を有して境界部分に埋め込まれた別のＮ型埋め込み領域及び当該別のＮ型埋め込み領域上に前記エピタキシャル層から表面が露呈されるように設けられたＮ型拡散領域とにより囲まれた当該エピタキシャル層のＮ型領域に配設されたＰ型拡散領域であって、
    前記ＤＭＯＳトランジスタが形成される第１のＰ型拡散領域と、前記第１のＰ型拡散領域と隔てられて前記保護素子が形成される第２のＰ型拡散領域と、から成ることを特徴とする請求項１記載の半導体装置。
  3. 前記Ｎ型ＤＭＯＳトランジスタのドレイン電極領域は、前記エピタキシャル層及び前記Ｐ型基板の境界部分に前記Ｎ型埋め込み領域を挟むように隔てられて埋め込まれたＰ型埋め込み領域と、前記Ｐ型埋め込み領域上に埋め込まれた別のＰ型埋め込み領域及び当該別のＰ型埋め込み領域上に前記エピタキシャル層から表面が露呈されるように設けられたＰ型拡散領域とにより素子分離されて成ることを特徴とする請求項２記載の半導体装置。
  4. 前記一半導体基板は、Ｎウエル領域中にＰウエル領域を形成したトリプルウエル構造のＰ型基板であり、
    前記分離された拡散領域は、前記Ｐウエル領域としての前記ＤＭＯＳトランジスタ形成用の第１のＰ型ウエル領域と、前記保護素子形成用の第２のＰ型ウエル領域と、から成ることを特徴とする請求項１記載の半導体装置。
  5. 前記ＤＭＯＳトランジスタは、Ｎ型ＤＭＯＳトランジスタであり、
    前記保護素子は、前記Ｎ型ＤＭＯＳトランジスタにおけるソース電極側にアノード電極側が接続され、且つゲート電極側にカソード電極側が接続されたツェナダイオードであることを特徴とする請求項１〜４の何れか一つに記載の半導体装置。
  6. 前記ＤＭＯＳトランジスタは、Ｎ型ＤＭＯＳトランジスタであり、
    前記保護素子は、前記Ｎ型ＤＭＯＳトランジスタにおけるソース電極側にベース電極側が接続され、且つゲート電極側にエミッタ電極側が接続されたＮＰＮ接合型トランジスタであることを特徴とする請求項１〜４の何れか一つに記載の半導体装置。
  7. 前記Ｎ型ＤＭＯＳトランジスタのドレイン電極領域内でゲート電極側とソース電極側とに接続された前記ツェナダイオード又は前記ＮＰＮ接合型トランジスタに対して前記素子分離した素子一体化構造を、当該Ｎ型ＤＭＯＳトランジスタにおける隣り合うもの同士のドレイン電極及びソース電極を接続するようにして所定数並設して成ることを特徴とする請求項５又は６記載の半導体装置。
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