JP2003282822A - 二重隔離構造を有する半導体素子及びその製造方法 - Google Patents
二重隔離構造を有する半導体素子及びその製造方法Info
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【課題】 二重隔離構造を有する半導体素子及びその
製造方法を提供する。 【解決手段】本発明によるこの素子は、半導体基板の全
面にエピタキシャル層が覆われる。半導体基板及びエピ
タキシャル層からなる素子領域は素子隔離構造により限
定される。素子隔離構造は拡散隔離層及びトレンチ分離
構造の二重構造を有する。拡散隔離層は半導体基板内に
形成されて素子領域の基底面及び下部側壁を囲み、トレ
ンチ分離構造はエピタキシャル層を垂直に貫通して素子
領域の上部側壁を囲む。
製造方法を提供する。 【解決手段】本発明によるこの素子は、半導体基板の全
面にエピタキシャル層が覆われる。半導体基板及びエピ
タキシャル層からなる素子領域は素子隔離構造により限
定される。素子隔離構造は拡散隔離層及びトレンチ分離
構造の二重構造を有する。拡散隔離層は半導体基板内に
形成されて素子領域の基底面及び下部側壁を囲み、トレ
ンチ分離構造はエピタキシャル層を垂直に貫通して素子
領域の上部側壁を囲む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
製造方法に関するものであり、さらに具体的には、二重
隔離（分離）構造を有する半導体素子及びその製造方法
に関するものである。
製造方法に関するものであり、さらに具体的には、二重
隔離（分離）構造を有する半導体素子及びその製造方法
に関するものである。
【０００２】
【従来の技術】最近、大容量の電力伝達と高速のスイッ
チング能力を要求する電力変換及び電力制御システムで
パワーＩＣ製品の応用範囲が増加すしている趨勢にあ
り、特に、ハードディスクドライブＨＤＤ及びビデオテ
ープレコーダＶＴＲだけではなく、自動車の電装部品
（ａｕｔｏｍｏｔｉｖｅ ｅｌｅｃｔｒｉｃ ｐａｒｔ
ｓ）などにパワーＩＣ製品が広く利用されている。ＤＭ
ＯＳトランジスタは単位領域あたり電流処理能力が高
く、オン抵抗が低いので、高電圧を処理することができ
るパワーＩＣの非常に重要な構成要素である。このよう
なＤＭＯＳ素子は高い電圧で動作されるので、ＤＭＯＳ
素子とＤＭＯＳ素子との間及びＤＭＯＳ素子と他の制御
回路との間に高い降伏電圧を有する素子隔離構造が必要
である。従来には素子隔離のために、不純物拡散層を使
用する接合隔離技術を使用した。しかし、接合隔離技術
を使用する場合に、厚いエピタキシャル層を使用するＤ
ＭＯＳ素子の構造上、深い素子隔離構造を形成するため
に、広い面積が必要する。これを改善してトレンチ素子
隔離構造を使用する方法が提案されている。米国特許番
号５．３５６，８２２には“相補的ＢＩＣＤＭＯＳ素子
製造方法”というタイトルでＳＯＩ基板にＤＭＯＳ素子
を形成して素子を隔離させる方法が提案されている。ト
レンチ素子隔離を利用したまた他の方法として“スマー
ト電力集積回路の製造方法”というタイトルで大韓民国
特許出願番号９８−４５４３０に提案されたところもあ
る。
チング能力を要求する電力変換及び電力制御システムで
パワーＩＣ製品の応用範囲が増加すしている趨勢にあ
り、特に、ハードディスクドライブＨＤＤ及びビデオテ
ープレコーダＶＴＲだけではなく、自動車の電装部品
（ａｕｔｏｍｏｔｉｖｅ ｅｌｅｃｔｒｉｃ ｐａｒｔ
ｓ）などにパワーＩＣ製品が広く利用されている。ＤＭ
ＯＳトランジスタは単位領域あたり電流処理能力が高
く、オン抵抗が低いので、高電圧を処理することができ
るパワーＩＣの非常に重要な構成要素である。このよう
なＤＭＯＳ素子は高い電圧で動作されるので、ＤＭＯＳ
素子とＤＭＯＳ素子との間及びＤＭＯＳ素子と他の制御
回路との間に高い降伏電圧を有する素子隔離構造が必要
である。従来には素子隔離のために、不純物拡散層を使
用する接合隔離技術を使用した。しかし、接合隔離技術
を使用する場合に、厚いエピタキシャル層を使用するＤ
ＭＯＳ素子の構造上、深い素子隔離構造を形成するため
に、広い面積が必要する。これを改善してトレンチ素子
隔離構造を使用する方法が提案されている。米国特許番
号５．３５６，８２２には“相補的ＢＩＣＤＭＯＳ素子
製造方法”というタイトルでＳＯＩ基板にＤＭＯＳ素子
を形成して素子を隔離させる方法が提案されている。ト
レンチ素子隔離を利用したまた他の方法として“スマー
ト電力集積回路の製造方法”というタイトルで大韓民国
特許出願番号９８−４５４３０に提案されたところもあ
る。
【０００３】図１は接合隔離技術を適用した素子隔離構
造を有する従来のＤＭＯＳ素子を示す断面図である。
造を有する従来のＤＭＯＳ素子を示す断面図である。
【０００４】図１を参照すれば、接合隔離構造を有する
ＤＭＯＳ素子は半導体基板１の所定の領域に第１導電型
の埋没層６が配置形成され、前記埋没層６と所定の間隔
離隔されて前記埋没層６を囲む第２導電型の埋没層２が
形成される。前記第１、第２導電型埋没層２及び前記半
導体基板１の全面に第１導電型のエピタキシャル層８が
積層される。前記エピタキシャル層８は前記第１導電型
の埋没層６より低い濃度でドーピングされる。前記エピ
タキシャル層８を貫通して前記エピタキシャル層８の所
定の領域を囲む第２導電型の接合隔離層４が前記第２導
電型埋没層２に接続される。前記接合隔離層４及び前記
第２導電型埋没層２はＤＭＯＳ素子の素子隔離構造５を
形成する。前記素子隔離構造５はＤＭＯＳ素子の素子領
域を限定する。前記素子隔離構造５で囲まれた素子領域
の所定の領域にフィールド酸化膜１６が配置されて第１
活性領域及び第２活性領域を限定する。前記フィールド
酸化膜１６は前記素子隔離構造５から離隔されて前記第
１活性領域を囲む。前記第１活性領域上にゲート絶縁膜
２２が介在されたゲート電極１４が配置され、前記ゲー
ト電極１４に隣接した第１活性領域内にソース領域が配
置され、前記第２活性領域内にドレイン領域が配置され
る。前記ソース領域は前記ゲート電極１４に隣接して前
記第１活性領域の表面に形成された第１導電型拡散層１
８と、前記第１導電型拡散層１８に隣接して前記ゲート
電極１４から離隔された第２導電型拡散層２０と、前記
第１及び第２導電型拡散層１８、２０を囲む第２導電型
本体領域２６で構成される。前記ドレイン領域は前記エ
ピタキシャル層８を垂直に貫通して前記第１導電型埋没
層６に接続されたシンク領域１０と、前記シンク領域１
０の上部の前記第２活性領域の表面に形成された高濃度
領域１２を含む。前記接合隔離層４の上部にも素子の隔
離のためにフィールド酸化膜がさらに形成される。
ＤＭＯＳ素子は半導体基板１の所定の領域に第１導電型
の埋没層６が配置形成され、前記埋没層６と所定の間隔
離隔されて前記埋没層６を囲む第２導電型の埋没層２が
形成される。前記第１、第２導電型埋没層２及び前記半
導体基板１の全面に第１導電型のエピタキシャル層８が
積層される。前記エピタキシャル層８は前記第１導電型
の埋没層６より低い濃度でドーピングされる。前記エピ
タキシャル層８を貫通して前記エピタキシャル層８の所
定の領域を囲む第２導電型の接合隔離層４が前記第２導
電型埋没層２に接続される。前記接合隔離層４及び前記
第２導電型埋没層２はＤＭＯＳ素子の素子隔離構造５を
形成する。前記素子隔離構造５はＤＭＯＳ素子の素子領
域を限定する。前記素子隔離構造５で囲まれた素子領域
の所定の領域にフィールド酸化膜１６が配置されて第１
活性領域及び第２活性領域を限定する。前記フィールド
酸化膜１６は前記素子隔離構造５から離隔されて前記第
１活性領域を囲む。前記第１活性領域上にゲート絶縁膜
２２が介在されたゲート電極１４が配置され、前記ゲー
ト電極１４に隣接した第１活性領域内にソース領域が配
置され、前記第２活性領域内にドレイン領域が配置され
る。前記ソース領域は前記ゲート電極１４に隣接して前
記第１活性領域の表面に形成された第１導電型拡散層１
８と、前記第１導電型拡散層１８に隣接して前記ゲート
電極１４から離隔された第２導電型拡散層２０と、前記
第１及び第２導電型拡散層１８、２０を囲む第２導電型
本体領域２６で構成される。前記ドレイン領域は前記エ
ピタキシャル層８を垂直に貫通して前記第１導電型埋没
層６に接続されたシンク領域１０と、前記シンク領域１
０の上部の前記第２活性領域の表面に形成された高濃度
領域１２を含む。前記接合隔離層４の上部にも素子の隔
離のためにフィールド酸化膜がさらに形成される。
【０００５】通常のＤＭＯＳ素子の降伏電圧は前記エピ
タキシャル層８の厚さに比例する。すなわち、高降伏電
圧を有するＤＭＯＳ素子を形成するために，前記エピタ
キシャル層８を１０μｍ程度の厚さで成長させなければ
ならない。したがって、厚いエピタキシャル層８を貫通
する前記第２導電型接合隔離層１０を形成する時に、前
記第２導電型接合隔離層１０を形成する不純物の拡散を
考慮して前記接合隔離層とドレイン領域との間に十分な
間隔が必要である。その結果、接合隔離技術が適用され
たＤＭＯＳ素子で素子隔離構造が占める面積は全体素子
面積の２５％以上になる。
タキシャル層８の厚さに比例する。すなわち、高降伏電
圧を有するＤＭＯＳ素子を形成するために，前記エピタ
キシャル層８を１０μｍ程度の厚さで成長させなければ
ならない。したがって、厚いエピタキシャル層８を貫通
する前記第２導電型接合隔離層１０を形成する時に、前
記第２導電型接合隔離層１０を形成する不純物の拡散を
考慮して前記接合隔離層とドレイン領域との間に十分な
間隔が必要である。その結果、接合隔離技術が適用され
たＤＭＯＳ素子で素子隔離構造が占める面積は全体素子
面積の２５％以上になる。
【０００６】図２は接合隔離構造の問題点を克服するた
めに提案されたトレンチ素子隔離構造を有するＤＭＯＳ
素子を示す図面である。
めに提案されたトレンチ素子隔離構造を有するＤＭＯＳ
素子を示す図面である。
【０００７】図２を参照すれば、上述の接合隔離構造を
有するＤＭＯＳ素子のように、トレンチ素子隔離構造を
有するＤＭＯＳ素子は、半導体基板３１に形成された第
１導電型埋没層３６、前記埋没層３６及び前記半導体基
板３１の全面に覆われたエピタキシャル層３８、前記エ
ピタキシャル層３８に形成されたゲート電極３４、ソー
ス領域及びドレイン領域を含む。前記ソース領域及び前
記ドレイン領域は上述の接合隔離構造を有するＤＭＯＳ
素子と同一の構造を有する。すなわち、前記ソース領域
は第１導電型拡散層４８、第２導電型拡散層３０及び第
２導電型本体領域４４で構成され、前記ドレイン領域は
前記埋没層３６に接続されたシンク領域４０及び前記シ
ンク領域４０の上部に形成された高濃度領域４２を含
む。前記エピタキシャル層３８及び前記半導体基板３１
の一部を貫通して素子隔離構造３２が配置される。前記
素子隔離構造３２は素子領域を限定する。前記素子隔離
構造３２で囲まれた素子領域の所定の領域にフィールド
酸化膜４６が配置されて第１及び第２活性領域を限定す
る。前記ゲート電極３４及び前記ソース領域は前記フィ
ールド酸化膜４６で囲まれた第１活性領域に配置され
る。前記ドレイン領域は前記フィールド酸化膜４６及び
前記素子隔離構造３２の間の前記第２活性領域内に配置
される。
有するＤＭＯＳ素子のように、トレンチ素子隔離構造を
有するＤＭＯＳ素子は、半導体基板３１に形成された第
１導電型埋没層３６、前記埋没層３６及び前記半導体基
板３１の全面に覆われたエピタキシャル層３８、前記エ
ピタキシャル層３８に形成されたゲート電極３４、ソー
ス領域及びドレイン領域を含む。前記ソース領域及び前
記ドレイン領域は上述の接合隔離構造を有するＤＭＯＳ
素子と同一の構造を有する。すなわち、前記ソース領域
は第１導電型拡散層４８、第２導電型拡散層３０及び第
２導電型本体領域４４で構成され、前記ドレイン領域は
前記埋没層３６に接続されたシンク領域４０及び前記シ
ンク領域４０の上部に形成された高濃度領域４２を含
む。前記エピタキシャル層３８及び前記半導体基板３１
の一部を貫通して素子隔離構造３２が配置される。前記
素子隔離構造３２は素子領域を限定する。前記素子隔離
構造３２で囲まれた素子領域の所定の領域にフィールド
酸化膜４６が配置されて第１及び第２活性領域を限定す
る。前記ゲート電極３４及び前記ソース領域は前記フィ
ールド酸化膜４６で囲まれた第１活性領域に配置され
る。前記ドレイン領域は前記フィールド酸化膜４６及び
前記素子隔離構造３２の間の前記第２活性領域内に配置
される。
【０００８】図示したように、素子隔離構造３２は互い
に隣り合うＤＭＯＳ素子の間及び他の制御回路との隔離
のために、前記第１導電型埋没層より深く形成されなけ
ればならない。すなわち、７０Ｖ程度の動作電圧を有す
るＤＭＯＳ素子で前記素子隔離構造３２の深さは約２０
μｍ以上が必要である。しかし、エッチング工程と埋め
立て工程の難しさにより狭い面積で深いトレンチ素子隔
離構造を形成するのには限界がある。
に隣り合うＤＭＯＳ素子の間及び他の制御回路との隔離
のために、前記第１導電型埋没層より深く形成されなけ
ればならない。すなわち、７０Ｖ程度の動作電圧を有す
るＤＭＯＳ素子で前記素子隔離構造３２の深さは約２０
μｍ以上が必要である。しかし、エッチング工程と埋め
立て工程の難しさにより狭い面積で深いトレンチ素子隔
離構造を形成するのには限界がある。
【０００９】
【発明が解決しようとする課題】本発明の課題は、素子
隔離能力が優れた隔離構造を有する半導体素子及びその
製造方法を提供することにある。
隔離能力が優れた隔離構造を有する半導体素子及びその
製造方法を提供することにある。
【００１０】本発明の他の課題は、素子領域対比素子隔
離領域の面積が少ない半導体素子及びその製造方法を提
供することにある。
離領域の面積が少ない半導体素子及びその製造方法を提
供することにある。
【００１１】
【課題を解決するための手段】上述の課題は、二重隔離
構造を有する半導体素子により達成することができる。
この素子は半導体基板と前記半導体基板の全面に覆われ
た第１導電型のエピタキシャル層を含む。前記半導体基
板の所定の領域及びその上部の前記エピタキシャル層か
らなる素子領域は素子隔離構造により限定される。前記
素子領域内に二重拡散ＭＯＳトランジスタが配置され
る。前記素子隔離構造は拡散隔離層及びトレンチ分離構
造の二重構造を有する。前記拡散隔離層は前記半導体基
板内に形成されて前記素子領域の基底面及び下部側壁を
囲み、前記トレンチ分離構造は前記エピタキシャル層を
垂直に貫通して前記素子領域の上部側壁を囲む。前記素
子領域内には高周波素子であるバイポーラトランジスタ
またま高電圧制御回路などが形成されることもできる。
構造を有する半導体素子により達成することができる。
この素子は半導体基板と前記半導体基板の全面に覆われ
た第１導電型のエピタキシャル層を含む。前記半導体基
板の所定の領域及びその上部の前記エピタキシャル層か
らなる素子領域は素子隔離構造により限定される。前記
素子領域内に二重拡散ＭＯＳトランジスタが配置され
る。前記素子隔離構造は拡散隔離層及びトレンチ分離構
造の二重構造を有する。前記拡散隔離層は前記半導体基
板内に形成されて前記素子領域の基底面及び下部側壁を
囲み、前記トレンチ分離構造は前記エピタキシャル層を
垂直に貫通して前記素子領域の上部側壁を囲む。前記素
子領域内には高周波素子であるバイポーラトランジスタ
またま高電圧制御回路などが形成されることもできる。
【００１２】本発明の一実施形態において、前記素子領
域の前記半導体基板及び前記エピタキシャル層の間の所
定の領域に第１導電型埋没層が介在されることができ、
前記素子領域の前記エピタキシャル層上に第１及び第２
活性領域を限定するフィールド酸化膜が配置されること
ができる。また、前記第１活性領域上にゲート電極が配
置されることができ、前記第１活性領域及び前記第２活
性領域内に各々ソース領域及びドレイン領域が形成され
ることができる。前記ゲート電極、前記ソース領域、前
記ドレイン領域、前記埋没層及び前記埋没層と前記ソー
ス領域との間のエピタキシャル層は垂直型二重拡散トラ
ンジスタを構成する。前記ソース領域は第２導電型本体
領域及前記本体領域の表面に形成された高濃度の第１導
電型拡散層で構成されることができる。
域の前記半導体基板及び前記エピタキシャル層の間の所
定の領域に第１導電型埋没層が介在されることができ、
前記素子領域の前記エピタキシャル層上に第１及び第２
活性領域を限定するフィールド酸化膜が配置されること
ができる。また、前記第１活性領域上にゲート電極が配
置されることができ、前記第１活性領域及び前記第２活
性領域内に各々ソース領域及びドレイン領域が形成され
ることができる。前記ゲート電極、前記ソース領域、前
記ドレイン領域、前記埋没層及び前記埋没層と前記ソー
ス領域との間のエピタキシャル層は垂直型二重拡散トラ
ンジスタを構成する。前記ソース領域は第２導電型本体
領域及前記本体領域の表面に形成された高濃度の第１導
電型拡散層で構成されることができる。
【００１３】前記技術的な課題は二重隔離構造を有する
半導体素子の製造方法により提供されることができる。
この方法は、半導体基板内の所定の領域に第２導電型不
純物を注入して下部拡散隔離層を形成し、前記半導体基
板の全面に第１導電型エピタキシャル層を形成すること
を含む。前記エピタキシャル層をパターニングして前記
半導体基板の所定の領域が露出されたトレンチを形成
し、前記トレンチの下部に第２導電型の不純物を注入し
て前記下部拡散隔離層と連結された隔離壁を形成する。
前記下部拡隔離層及び前記拡散隔離壁は拡散隔離層を構
成する。前記トレンチ内に絶縁膜を充填して前記拡散隔
離壁に接触されたトレンチ分離構造を形成する。前記ト
レンチ分離構造及び前記拡散隔離層は前記半導体基板及
び前記エピタキシャル層が積層された素子領域を限定す
る素子隔離構造を形成する。
半導体素子の製造方法により提供されることができる。
この方法は、半導体基板内の所定の領域に第２導電型不
純物を注入して下部拡散隔離層を形成し、前記半導体基
板の全面に第１導電型エピタキシャル層を形成すること
を含む。前記エピタキシャル層をパターニングして前記
半導体基板の所定の領域が露出されたトレンチを形成
し、前記トレンチの下部に第２導電型の不純物を注入し
て前記下部拡散隔離層と連結された隔離壁を形成する。
前記下部拡隔離層及び前記拡散隔離壁は拡散隔離層を構
成する。前記トレンチ内に絶縁膜を充填して前記拡散隔
離壁に接触されたトレンチ分離構造を形成する。前記ト
レンチ分離構造及び前記拡散隔離層は前記半導体基板及
び前記エピタキシャル層が積層された素子領域を限定す
る素子隔離構造を形成する。
【００１４】本発明の一実施形態において、前記下部拡
散隔離層を形成した後に、前記下部拡散隔離層の上部の
前記半導体基板の表面に第１導電型不純物を注入して第
１導電型埋没層をさらに形成することができる。また、
素子領域を限定した後に、前記素子領域の前記エピタキ
シャル層の上部に第１及び第２活性領域を限定するフィ
ールド酸化膜を形成し、前記第１活性領域にゲート電極
及びソース領域を形成し、前記第２活性領域内にドレイ
ン領域を形成することができる。その結果、前記素子領
域内に垂直型二重拡散ＭＯＳトランジスタが形成され
る。
散隔離層を形成した後に、前記下部拡散隔離層の上部の
前記半導体基板の表面に第１導電型不純物を注入して第
１導電型埋没層をさらに形成することができる。また、
素子領域を限定した後に、前記素子領域の前記エピタキ
シャル層の上部に第１及び第２活性領域を限定するフィ
ールド酸化膜を形成し、前記第１活性領域にゲート電極
及びソース領域を形成し、前記第２活性領域内にドレイ
ン領域を形成することができる。その結果、前記素子領
域内に垂直型二重拡散ＭＯＳトランジスタが形成され
る。
【００１５】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。しかし、本
発明はここで説明される実施形態に限定されず、他の形
態で具体化されることもできる。むしろ、ここで紹介す
る実施形態は開示された内容を徹底して完全にすると共
に、当業者に本発明の思想を十分に伝達するために提供
するものである。図面において、層及び領域の厚さは明
確性のために誇張している。また、層が他の層、または
基板上にあると言及される場合に、それは他の層、また
は基板上に直接形成されることができるもの、またはそ
れらの間に第３の層が介在されることができるものであ
る。明細書の全体にわたって同一の参照番号は同一の構
成要素を示す。
発明の望ましい実施形態を詳細に説明する。しかし、本
発明はここで説明される実施形態に限定されず、他の形
態で具体化されることもできる。むしろ、ここで紹介す
る実施形態は開示された内容を徹底して完全にすると共
に、当業者に本発明の思想を十分に伝達するために提供
するものである。図面において、層及び領域の厚さは明
確性のために誇張している。また、層が他の層、または
基板上にあると言及される場合に、それは他の層、また
は基板上に直接形成されることができるもの、またはそ
れらの間に第３の層が介在されることができるものであ
る。明細書の全体にわたって同一の参照番号は同一の構
成要素を示す。
【００１６】図３は本発明の望ましい実施形態によるＤ
ＭＯＳ素子を有するパワーＩＣの一部分を概略的に示す
断面図である。
ＭＯＳ素子を有するパワーＩＣの一部分を概略的に示す
断面図である。
【００１７】図４は本発明の望ましい実子形態によるＤ
ＭＯＳ素子を示す平面図である。
ＭＯＳ素子を示す平面図である。
【００１８】図３及び図４を参照すれば、パワーＩＣは
高周波高電圧で動作できるように多様な素子で構成され
る。図示したように、パワーＩＣはＭＯＳトランジスタ
、バイポーラトランジスタ及び二重か拡散素子ＤＭＯ
Ｓなどを含む。最近、狭いチップ面積で優れた特性を有
する垂直型ＶＤＭＯＳ素子（ＶＤＭＯＳ：ｖｅｒｔｉｃ
ａｌ ｄｏｕｂｌｅｄｉｆｆｕｓｅｄ ＭＯＳ）がパワ
ーＩＣに主に使用される。各素子は降伏電圧が高い素子
隔離構造により隣り合う素子と隔離される。
高周波高電圧で動作できるように多様な素子で構成され
る。図示したように、パワーＩＣはＭＯＳトランジスタ
、バイポーラトランジスタ及び二重か拡散素子ＤＭＯ
Ｓなどを含む。最近、狭いチップ面積で優れた特性を有
する垂直型ＶＤＭＯＳ素子（ＶＤＭＯＳ：ｖｅｒｔｉｃ
ａｌ ｄｏｕｂｌｅｄｉｆｆｕｓｅｄ ＭＯＳ）がパワ
ーＩＣに主に使用される。各素子は降伏電圧が高い素子
隔離構造により隣り合う素子と隔離される。
【００１９】本発明によるＤＭＯＳ素子は半導体基板５
０の所定の領域に形成された第１導電型の埋没層５４を
含む。前記埋没層５４及び前記半導体基板５０の全面に
第１導電型のエピタキシャル層５６が覆われる。前記埋
没層５４は前記半導体基板５０内に燐Ｐ、砒素Ａｓ、ア
ンチモンＳｂを所定の厚さで拡散させた不純物拡散層で
形成することができる。また、前記埋没層５４は前記エ
ピタキシャル層５６に所定の厚さで拡散されている。前
記エピタキシャル層５６も燐Ｐ、砒素Ａｓ、アンチモン
Ｓｂが含有されてｎ型導電型を有する。この時に、前記
エピタキシャル層５６は前記埋没層５４より低い濃度で
ドーピングされる。前記エピタキシャル層５６及び前記
半導体基板の一部を貫通して前記ＤＭＯＳ素子の素子領
域を限定する素子隔離構造９０が配置されている。前記
素子隔離構造９０は前記半導体基板５０に形成されて前
記素子領域の下部を囲む拡散隔離層６３及び前記エピタ
キシャル層５６に形成されて前記素子領域の上部側壁を
囲むトレンチ分離構造６４を含む。前記拡散隔離層６３
は前記半導体基板５０内に第２導電型不純物が拡散した
不純物拡散層からなる。例えば、前記拡散隔離層６３は
硼素Ｂ、フッ化硼素ＢＦ２またはインジウムＩｎを含有
した不純物拡散層で形成することができる。前記拡散隔
離層６３は下部拡散隔離層５２及び拡散隔離壁６２で構
成される。前記下部拡散隔離層５２は前記素子領域の基
底面に形成され、前記拡散隔離壁６２は前記下部拡散隔
離層５２と連結されて前記素子領域の下部側壁を囲む。
すなわち、前記拡散隔離層６３は前記素子領域の半導体
基板部分を周辺の半導体基板から隔離させる。前記下部
拡散隔離層５２は水平に拡張されて隣り合うＤＭＯＳ素
子または高電圧制御回路が形成される素子領域の下部ま
で拡張することができる。
０の所定の領域に形成された第１導電型の埋没層５４を
含む。前記埋没層５４及び前記半導体基板５０の全面に
第１導電型のエピタキシャル層５６が覆われる。前記埋
没層５４は前記半導体基板５０内に燐Ｐ、砒素Ａｓ、ア
ンチモンＳｂを所定の厚さで拡散させた不純物拡散層で
形成することができる。また、前記埋没層５４は前記エ
ピタキシャル層５６に所定の厚さで拡散されている。前
記エピタキシャル層５６も燐Ｐ、砒素Ａｓ、アンチモン
Ｓｂが含有されてｎ型導電型を有する。この時に、前記
エピタキシャル層５６は前記埋没層５４より低い濃度で
ドーピングされる。前記エピタキシャル層５６及び前記
半導体基板の一部を貫通して前記ＤＭＯＳ素子の素子領
域を限定する素子隔離構造９０が配置されている。前記
素子隔離構造９０は前記半導体基板５０に形成されて前
記素子領域の下部を囲む拡散隔離層６３及び前記エピタ
キシャル層５６に形成されて前記素子領域の上部側壁を
囲むトレンチ分離構造６４を含む。前記拡散隔離層６３
は前記半導体基板５０内に第２導電型不純物が拡散した
不純物拡散層からなる。例えば、前記拡散隔離層６３は
硼素Ｂ、フッ化硼素ＢＦ２またはインジウムＩｎを含有
した不純物拡散層で形成することができる。前記拡散隔
離層６３は下部拡散隔離層５２及び拡散隔離壁６２で構
成される。前記下部拡散隔離層５２は前記素子領域の基
底面に形成され、前記拡散隔離壁６２は前記下部拡散隔
離層５２と連結されて前記素子領域の下部側壁を囲む。
すなわち、前記拡散隔離層６３は前記素子領域の半導体
基板部分を周辺の半導体基板から隔離させる。前記下部
拡散隔離層５２は水平に拡張されて隣り合うＤＭＯＳ素
子または高電圧制御回路が形成される素子領域の下部ま
で拡張することができる。
【００２０】前記素子隔離構造９０により限定された前
記素子領域の所定の領域にフィールド酸化膜６６が配置
されて第１活性領域ａ１及び第２活性領域ａ２を限定す
る。この時に、前記フィールド酸化膜６６で囲まれた領
域は第１活性領域ａ１に該当し、前記フィールド酸化膜
６６及び前記素子隔離構造９０の間の領域は第２活性領
域ａ２に該当する。前記フィールド酸化膜６６はＬＯＣ
ＯＳ技術を使用して形成することができる。
記素子領域の所定の領域にフィールド酸化膜６６が配置
されて第１活性領域ａ１及び第２活性領域ａ２を限定す
る。この時に、前記フィールド酸化膜６６で囲まれた領
域は第１活性領域ａ１に該当し、前記フィールド酸化膜
６６及び前記素子隔離構造９０の間の領域は第２活性領
域ａ２に該当する。前記フィールド酸化膜６６はＬＯＣ
ＯＳ技術を使用して形成することができる。
【００２１】前記第１活性領域ａ１上にゲート電極７４
が配置される。前記ゲート電極７４及び前記第１活性領
域ａ１の間にゲート絶縁膜が介在される。また前記ゲー
ト電極７４は前記フィールド酸化膜６６と重畳された領
域を有する。
が配置される。前記ゲート電極７４及び前記第１活性領
域ａ１の間にゲート絶縁膜が介在される。また前記ゲー
ト電極７４は前記フィールド酸化膜６６と重畳された領
域を有する。
【００２２】図４に示したように、典型的なＤＭＯＳ素
子においては前記ゲート電極７４はメッシュ形態の構造
を有することができる。すなわち、前記ゲート電極７４
は前記第１活性領域ａ１を露出させる複数の開口部を有
する。前記開口部に露出された前記第１活性領域ａ１内
にソース領域が形成され、前記第２活性領域ａ２内にド
レイン領域が形成される。前記ソース領域は第１導電型
拡散層７８及び第２導電型本体領域７６で構成される。
前記第１導電型拡散層７８は前記ゲート電極７４に隣接
して前記第１活性領域ａ１内に形成される。前記第２導
電型本体領域７６は前記第１導電型拡散層７８より深く
拡散されて前記第１導電型拡散層７８を囲み、前記ゲー
ト電極７４の下部と重畳された領域を有する。すなわ
ち、前記第１導電型拡散層７８は前記第２導電型本体領
域７６の表面に形成される。ＤＭＯＳ素子に寄生バイポ
ーラトランジスタがターンオンされるのを防止するため
に、前記ソース領域は前記第２導電型本体領域７６の表
面に第２導電型拡散層８０をさらに形成することもでき
る。例えば、前記第１導電型拡散層７８は前記開口部に
露出された第１活性領域ａ１のエッジに形成されてルー
プ構造を有し、前記第２導電型拡散層８０は前記ループ
構造に囲まれた領域に形成されることもできる。前記第
２導電型拡散層８０は前記本体領域７６より高い濃度で
ドーピングされる。
子においては前記ゲート電極７４はメッシュ形態の構造
を有することができる。すなわち、前記ゲート電極７４
は前記第１活性領域ａ１を露出させる複数の開口部を有
する。前記開口部に露出された前記第１活性領域ａ１内
にソース領域が形成され、前記第２活性領域ａ２内にド
レイン領域が形成される。前記ソース領域は第１導電型
拡散層７８及び第２導電型本体領域７６で構成される。
前記第１導電型拡散層７８は前記ゲート電極７４に隣接
して前記第１活性領域ａ１内に形成される。前記第２導
電型本体領域７６は前記第１導電型拡散層７８より深く
拡散されて前記第１導電型拡散層７８を囲み、前記ゲー
ト電極７４の下部と重畳された領域を有する。すなわ
ち、前記第１導電型拡散層７８は前記第２導電型本体領
域７６の表面に形成される。ＤＭＯＳ素子に寄生バイポ
ーラトランジスタがターンオンされるのを防止するため
に、前記ソース領域は前記第２導電型本体領域７６の表
面に第２導電型拡散層８０をさらに形成することもでき
る。例えば、前記第１導電型拡散層７８は前記開口部に
露出された第１活性領域ａ１のエッジに形成されてルー
プ構造を有し、前記第２導電型拡散層８０は前記ループ
構造に囲まれた領域に形成されることもできる。前記第
２導電型拡散層８０は前記本体領域７６より高い濃度で
ドーピングされる。
【００２３】前記フィールド酸化膜６６は前記素子隔離
構造９０から離隔されて前記素子領域上に形成される。
前記フィールド酸化膜６６はループ形成を有して、前記
フィールド酸化膜で囲まれた領域内に第１活性領域ａ１
を限定し、前記フィールド酸化膜６６と前記素子隔離構
造９０との間に第２活性領域ａ２を限定する。前記ドレ
イン領域は前記第２活性領域ａ２内に形成されて前記埋
没層５４に垂直に接続された第１導電型のシンク領域７
０と、前記シンク領域７０が形成された前記第２活性領
域ａ２の表面に形成された高濃度領域８２を含む。前記
ドレイン領域及び前記ソース領域に各々ドレイン電極Ｄ
Ｃ及びソース電極ＳＣが接続される。前記ソース電極Ｓ
Ｃは前記第１導電型拡散層７８及び前記第２導電型拡散
層８０に共通に接続されてＤＭＯＳが動作する間、寄生
バイポーラトランジスタがターンオンされるのを抑制す
ることができる。
構造９０から離隔されて前記素子領域上に形成される。
前記フィールド酸化膜６６はループ形成を有して、前記
フィールド酸化膜で囲まれた領域内に第１活性領域ａ１
を限定し、前記フィールド酸化膜６６と前記素子隔離構
造９０との間に第２活性領域ａ２を限定する。前記ドレ
イン領域は前記第２活性領域ａ２内に形成されて前記埋
没層５４に垂直に接続された第１導電型のシンク領域７
０と、前記シンク領域７０が形成された前記第２活性領
域ａ２の表面に形成された高濃度領域８２を含む。前記
ドレイン領域及び前記ソース領域に各々ドレイン電極Ｄ
Ｃ及びソース電極ＳＣが接続される。前記ソース電極Ｓ
Ｃは前記第１導電型拡散層７８及び前記第２導電型拡散
層８０に共通に接続されてＤＭＯＳが動作する間、寄生
バイポーラトランジスタがターンオンされるのを抑制す
ることができる。
【００２４】上述のように、本発明の素子隔離構造は半
導体基板内に形成される拡散隔離層とエピタキシャル層
に形成されるトレンチ素子隔離構造の二重構造を有す
る。したがって、トレンチ素子隔離構造の形成が容易で
あり、接合隔離構造に比べて素子隔離構造が占有する面
積を減らすことができる。
導体基板内に形成される拡散隔離層とエピタキシャル層
に形成されるトレンチ素子隔離構造の二重構造を有す
る。したがって、トレンチ素子隔離構造の形成が容易で
あり、接合隔離構造に比べて素子隔離構造が占有する面
積を減らすことができる。
【００２５】図５乃至図１３は本発明の望ましい実施形
態によるＤＭＯＳ素子の製造方法を説明するための工程
断面図である。
態によるＤＭＯＳ素子の製造方法を説明するための工程
断面図である。
【００２６】図５及び図６を参照すれば、半導体基板５
０の所定の領域内に第２導電型の不純物を注入して下部
拡散隔離層５２を形成する。前記下部拡散隔離層５２は
前記半導体基板５０内にｐ型不純物、例えば、硼素Ｂ、
フッ化硼素ＢＦ２またはインジウムＩｎを注入して形成
することができる。例えば、前記半導体基板内に硼素を
１×１０１４／ｃｍ２乃至１×１０１５／ｃｍ２濃度で
注入して形成することができる。次に、前記下部拡散隔
離層５０の上部の半導体基板の表面に第１導電型不純物
を注入して第１導電型埋没層５４を形成する。前記埋没
層５４は前記下部拡散隔離層５２の上部の所定領域にｎ
型不純物、例えば、燐Ｐ、砒素Ａｓ、またはアンチモン
Ｓｂを高い濃度で注入して形成することができる。
０の所定の領域内に第２導電型の不純物を注入して下部
拡散隔離層５２を形成する。前記下部拡散隔離層５２は
前記半導体基板５０内にｐ型不純物、例えば、硼素Ｂ、
フッ化硼素ＢＦ２またはインジウムＩｎを注入して形成
することができる。例えば、前記半導体基板内に硼素を
１×１０１４／ｃｍ２乃至１×１０１５／ｃｍ２濃度で
注入して形成することができる。次に、前記下部拡散隔
離層５０の上部の半導体基板の表面に第１導電型不純物
を注入して第１導電型埋没層５４を形成する。前記埋没
層５４は前記下部拡散隔離層５２の上部の所定領域にｎ
型不純物、例えば、燐Ｐ、砒素Ａｓ、またはアンチモン
Ｓｂを高い濃度で注入して形成することができる。
【００２７】図７を参照すれば、前記埋没層５４及び前
記半導体基板５０の全面に第１導電型のエピタキシャル
層５６を成長させる。前記エピタキシャル層５６は約１
０μｍ程度の厚さで形成することができる。この時に、
前記エピタキシャル層５６を成長させる間、前記第１導
電型の埋没層５４が外部拡散されて前記エピタキシャル
層５６及び前記半導体基板５０に拡散される。これによ
って、前記埋没層５４は約３μｍ乃至１０μｍ程度の厚
さを有する。これに加えて、前記エピタキシャル層５６
を形成する前に、または後に、前記基板に熱工程を適用
して前記埋没層５４を拡散させることもできる。前記エ
ピタキシャル層５６は前記埋没層５４より低い濃度でド
ーピングされることが望ましい。
記半導体基板５０の全面に第１導電型のエピタキシャル
層５６を成長させる。前記エピタキシャル層５６は約１
０μｍ程度の厚さで形成することができる。この時に、
前記エピタキシャル層５６を成長させる間、前記第１導
電型の埋没層５４が外部拡散されて前記エピタキシャル
層５６及び前記半導体基板５０に拡散される。これによ
って、前記埋没層５４は約３μｍ乃至１０μｍ程度の厚
さを有する。これに加えて、前記エピタキシャル層５６
を形成する前に、または後に、前記基板に熱工程を適用
して前記埋没層５４を拡散させることもできる。前記エ
ピタキシャル層５６は前記埋没層５４より低い濃度でド
ーピングされることが望ましい。
【００２８】図８及び図９を参照すれば、前記エピタキ
シャル層５６の上部にハードマスクパターン５８を形成
し、前記ハードマスクパターン５８をエッチングマスク
として使用して前記エピタキシャル層５６をエッチング
して前記半導体基板５０の所定の領域を露出させるトレ
ンチ６０を形成する。前記トレンチ６０は前記エピタキ
シャル層５６の所定の領域を囲むループ形態を有するよ
うに形成する。次に、前記ハードマスクパターン５８を
イオン注入マスクとして使用して前記トレンチ６０の底
に露出された前記半導体基板５０内に第２導電型の不純
物を注入する。その結果、前記半導体基板５０内に拡散
隔離壁６２が形成される。前記拡散隔離壁６２は前記下
部拡散隔離層５２と連結されて前記半導体基板５０の所
定の領域を周囲の半導体基板から隔離させる拡散隔離層
６３を形成する。すなわち、前記拡散隔離層６３は前記
半導体基板５０の所定の領域の側壁及び基底面を囲む。
前記ハードマスクパターン５８はシリコン窒化膜で形成
することが望ましい。前記ハードマスクパターン５８及
び前記エピタキシャル層５６の間にバッファ酸化膜がさ
らに介在されることができる。
シャル層５６の上部にハードマスクパターン５８を形成
し、前記ハードマスクパターン５８をエッチングマスク
として使用して前記エピタキシャル層５６をエッチング
して前記半導体基板５０の所定の領域を露出させるトレ
ンチ６０を形成する。前記トレンチ６０は前記エピタキ
シャル層５６の所定の領域を囲むループ形態を有するよ
うに形成する。次に、前記ハードマスクパターン５８を
イオン注入マスクとして使用して前記トレンチ６０の底
に露出された前記半導体基板５０内に第２導電型の不純
物を注入する。その結果、前記半導体基板５０内に拡散
隔離壁６２が形成される。前記拡散隔離壁６２は前記下
部拡散隔離層５２と連結されて前記半導体基板５０の所
定の領域を周囲の半導体基板から隔離させる拡散隔離層
６３を形成する。すなわち、前記拡散隔離層６３は前記
半導体基板５０の所定の領域の側壁及び基底面を囲む。
前記ハードマスクパターン５８はシリコン窒化膜で形成
することが望ましい。前記ハードマスクパターン５８及
び前記エピタキシャル層５６の間にバッファ酸化膜がさ
らに介在されることができる。
【００２９】図１０を参照すれば、前記エピタキシャル
層の上部に前記トレンチを充填する絶縁膜を形成し、前
記絶縁膜を化学機械的研磨工程を使用して研磨し、前記
トレンチの内部にトレンチ分離構造６４を形成する。次
に、前記ハードマスクパターン５８を除去して前記エピ
タキシャル層５６を露出させる。前記トレンチ分離構造
は通常の浅いトレンチ隔離技術を適用して形成すること
ができる。この時に、前記トレンチの内部を充填する絶
縁膜は優れた埋め立て性を有する絶縁膜として、例え
ば、ＰＥＯＸ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｏｘ
ｉｄｅ）またはＨＤＰ酸化膜（ｈｉｇｈ ｄｅｎｓｉｔ
ｙ ｐｌａｓｍａ ｏｘｉｄｅ）を使用することができ
る。前記拡散隔離層６３及び前記トレンチ分離構造６４
は素子隔離構造９０を形成する。前記素子隔離構造９０
により囲まれた領域は素子領域に該当する。
層の上部に前記トレンチを充填する絶縁膜を形成し、前
記絶縁膜を化学機械的研磨工程を使用して研磨し、前記
トレンチの内部にトレンチ分離構造６４を形成する。次
に、前記ハードマスクパターン５８を除去して前記エピ
タキシャル層５６を露出させる。前記トレンチ分離構造
は通常の浅いトレンチ隔離技術を適用して形成すること
ができる。この時に、前記トレンチの内部を充填する絶
縁膜は優れた埋め立て性を有する絶縁膜として、例え
ば、ＰＥＯＸ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｏｘ
ｉｄｅ）またはＨＤＰ酸化膜（ｈｉｇｈ ｄｅｎｓｉｔ
ｙ ｐｌａｓｍａ ｏｘｉｄｅ）を使用することができ
る。前記拡散隔離層６３及び前記トレンチ分離構造６４
は素子隔離構造９０を形成する。前記素子隔離構造９０
により囲まれた領域は素子領域に該当する。
【００３０】図１１を参照すれば、前記素子領域のエピ
タキシャル層５６上にフィールド酸化膜６６を形成して
第１活性領域ａ１及び第２活性領域ａ２を限定する。前
記フィールド酸化膜６６は前記素子隔離構造９０から離
隔されて前記素子領域にループ形態で形成することがで
きる。前記フィールド酸化膜６６で囲まれた領域は第１
活性領域ａ１に該当し、前記フィールド酸化膜６６及び
素子隔離構造９０の間の領域は第２活性領域ａ２に該当
する。前記フィールド酸化膜６６は通常のＬＯＣＯＳ工
程を使用して形成することができる。前記第２活性領域
ａ２内に第１導電型不純物を注入して前記埋没層５４と
連結されたシンク領域７０を形成する。前記シンク領域
７０は前記フィールド酸化膜６６を形成する前に、また
は後に形成することができる。前記シンク領域７０を前
記フィールド酸化膜６６を形成する前に形成する場合
に、前記フィールド酸化膜６６を形成するために、熱酸
化工程を実施する間、前記シンク領域７０の抵抗を低下
させることができる。しかし、前記フィールド酸化膜６
６を形成した後に、前記シンク領域７０を形成する場合
に、前記シンク領域７０を形成した後に、前記シンク領
域を有する基板に熱工程を適用して前記シンク領域７０
の抵抗を低下させることが望ましい。
タキシャル層５６上にフィールド酸化膜６６を形成して
第１活性領域ａ１及び第２活性領域ａ２を限定する。前
記フィールド酸化膜６６は前記素子隔離構造９０から離
隔されて前記素子領域にループ形態で形成することがで
きる。前記フィールド酸化膜６６で囲まれた領域は第１
活性領域ａ１に該当し、前記フィールド酸化膜６６及び
素子隔離構造９０の間の領域は第２活性領域ａ２に該当
する。前記フィールド酸化膜６６は通常のＬＯＣＯＳ工
程を使用して形成することができる。前記第２活性領域
ａ２内に第１導電型不純物を注入して前記埋没層５４と
連結されたシンク領域７０を形成する。前記シンク領域
７０は前記フィールド酸化膜６６を形成する前に、また
は後に形成することができる。前記シンク領域７０を前
記フィールド酸化膜６６を形成する前に形成する場合
に、前記フィールド酸化膜６６を形成するために、熱酸
化工程を実施する間、前記シンク領域７０の抵抗を低下
させることができる。しかし、前記フィールド酸化膜６
６を形成した後に、前記シンク領域７０を形成する場合
に、前記シンク領域７０を形成した後に、前記シンク領
域を有する基板に熱工程を適用して前記シンク領域７０
の抵抗を低下させることが望ましい。
【００３１】前記シンク領域７０は前記エピタキシャル
層５６内にｎ型不純物を注入して形成することができ
る。すなわち、前記シンク領域７０は前記エピタキシャ
ル層５６内に燐Ｐ、砒素Ａｓ、またはアンチモンＳｂを
注入して形成することができる。この時に、前記シンク
領域７０は前記エピタキシャル層より高い濃度でドーピ
ングすることが望ましい。例えば、前記シンク領域７０
は前記エピタキシャル層５６内に１００ＫｅＶ乃至５０
０ＫｅＶのエネルギーで１×１０１４／ｃｍ２乃至５×
１０１５／ｃｍ２の濃度で注入して形成することができ
る。
層５６内にｎ型不純物を注入して形成することができ
る。すなわち、前記シンク領域７０は前記エピタキシャ
ル層５６内に燐Ｐ、砒素Ａｓ、またはアンチモンＳｂを
注入して形成することができる。この時に、前記シンク
領域７０は前記エピタキシャル層より高い濃度でドーピ
ングすることが望ましい。例えば、前記シンク領域７０
は前記エピタキシャル層５６内に１００ＫｅＶ乃至５０
０ＫｅＶのエネルギーで１×１０１４／ｃｍ２乃至５×
１０１５／ｃｍ２の濃度で注入して形成することができ
る。
【００３２】図１２を参照すれば、前記第１活性領域上
にゲートパターン７４を形成する。前記ゲートパターン
７４は前記フィールド酸化膜６６の上部に重畳された領
域を有することができる。また、前記ゲートパターン７
４は図４に示したように、前記第１活性領域ａ１の所定
の部分が露出された複数の開口部を有するメッシュ形態
の構造で形成することができる。これによって、ＤＭＯ
Ｓ素子は複数のソースセルを有するようになって、電力
ドライブ特性が向上する。前記ゲート電極７４及び前記
第１活性領域ａ１の間にはゲート絶縁膜７２が介在され
る。続けて、前記第１活性領域ａ１を露出させるフォト
レジストパターン（図示せず）及び前記ゲート電極７４
をイオン注入マスクとして使用して前記第１活性領域ａ
１内に第２導電型の不純物を注入する。次に、前記第２
不純物が注入された基板が熱工程を適用して前記開口部
に露出された第１活性領域ａ１内に第２導電型本体領域
７６を形成する。前記本体領域７６は前記ゲート電極７
４の下部まで拡散されて前記ゲート電極７４の下部と重
畳された領域を有する。前記本体領域７６は硼素Ｂ、フ
ッ素硼素ＢＦ２またはインジウムＩｎなどのｐ型不純物
を注入して形成することができる。
にゲートパターン７４を形成する。前記ゲートパターン
７４は前記フィールド酸化膜６６の上部に重畳された領
域を有することができる。また、前記ゲートパターン７
４は図４に示したように、前記第１活性領域ａ１の所定
の部分が露出された複数の開口部を有するメッシュ形態
の構造で形成することができる。これによって、ＤＭＯ
Ｓ素子は複数のソースセルを有するようになって、電力
ドライブ特性が向上する。前記ゲート電極７４及び前記
第１活性領域ａ１の間にはゲート絶縁膜７２が介在され
る。続けて、前記第１活性領域ａ１を露出させるフォト
レジストパターン（図示せず）及び前記ゲート電極７４
をイオン注入マスクとして使用して前記第１活性領域ａ
１内に第２導電型の不純物を注入する。次に、前記第２
不純物が注入された基板が熱工程を適用して前記開口部
に露出された第１活性領域ａ１内に第２導電型本体領域
７６を形成する。前記本体領域７６は前記ゲート電極７
４の下部まで拡散されて前記ゲート電極７４の下部と重
畳された領域を有する。前記本体領域７６は硼素Ｂ、フ
ッ素硼素ＢＦ２またはインジウムＩｎなどのｐ型不純物
を注入して形成することができる。
【００３３】図１３を参照すれば、前記ゲートパターン
７４に形成された開口部内に露出された前記第１活性領
域ａ１及び前記第２活性領域ａ２の表面に第１導電型の
不純物を注入する。その結果、前記第１活性領域ａ１の
表面には第１導電型拡散層７８が形成され、前記第２活
性領域ａ２の表面には第１導電型の高濃度領域８２が形
成される。この時に、前記第１導電型拡散層はフォトレ
ジストパターン（図示せず）を使用して前記ゲート電極
に隣接した前記開口部のエッジにループ形態で形成する
ことができる。前記第１導電型拡散層７８及び前記高濃
度領域８２は燐Ｐ、砒素Ａｓ、またはアンチモンＳｂな
どのｎ型不純物を注入して形成することができる。この
時に、前記題１導電型拡散層及び前記高濃度拡散層８２
は前記エピタキシャル層５６より高い濃度でドーピング
することが望ましい。また、前記高濃度拡散層８２は前
記シンク領域７０より高い温度で形成することが望まし
い。
７４に形成された開口部内に露出された前記第１活性領
域ａ１及び前記第２活性領域ａ２の表面に第１導電型の
不純物を注入する。その結果、前記第１活性領域ａ１の
表面には第１導電型拡散層７８が形成され、前記第２活
性領域ａ２の表面には第１導電型の高濃度領域８２が形
成される。この時に、前記第１導電型拡散層はフォトレ
ジストパターン（図示せず）を使用して前記ゲート電極
に隣接した前記開口部のエッジにループ形態で形成する
ことができる。前記第１導電型拡散層７８及び前記高濃
度領域８２は燐Ｐ、砒素Ａｓ、またはアンチモンＳｂな
どのｎ型不純物を注入して形成することができる。この
時に、前記題１導電型拡散層及び前記高濃度拡散層８２
は前記エピタキシャル層５６より高い濃度でドーピング
することが望ましい。また、前記高濃度拡散層８２は前
記シンク領域７０より高い温度で形成することが望まし
い。
【００３４】ＤＭＯＳ素子が動作する間、寄生バイポー
ラトランジスタがターンオンされるのを防止するため
に、前記本体領域７６の表面に高濃度の第２導電型拡散
層８０を形成して前記第１導電型拡散層７８と前記第２
導電型拡散層８０に共通電極を接続させることが望まし
い。例えば、前記第１導電型拡散層７８をループ形態で
形成する場合に、前記第１導電型拡散層７８で囲まれた
領域に第２導電型不純物を注入して第２導電型拡散層８
０を形成することができる。前記第２導電型拡散層は硼
素Ｂ、フッ化硼素ＢＦ２、またはインジウムＩｎなどの
ｐ型不純物を注入して形成することができる。この時
に、前記第２導電型拡散層８０は前記第２導電型の本体
領域７６より高い濃度でドーピングすることが望まし
い。前記第１導電型拡散層７８及び前記第２導電型拡散
層８０は前記本体領域７６の表面に多様な形態で形成さ
れることができる。
ラトランジスタがターンオンされるのを防止するため
に、前記本体領域７６の表面に高濃度の第２導電型拡散
層８０を形成して前記第１導電型拡散層７８と前記第２
導電型拡散層８０に共通電極を接続させることが望まし
い。例えば、前記第１導電型拡散層７８をループ形態で
形成する場合に、前記第１導電型拡散層７８で囲まれた
領域に第２導電型不純物を注入して第２導電型拡散層８
０を形成することができる。前記第２導電型拡散層は硼
素Ｂ、フッ化硼素ＢＦ２、またはインジウムＩｎなどの
ｐ型不純物を注入して形成することができる。この時
に、前記第２導電型拡散層８０は前記第２導電型の本体
領域７６より高い濃度でドーピングすることが望まし
い。前記第１導電型拡散層７８及び前記第２導電型拡散
層８０は前記本体領域７６の表面に多様な形態で形成さ
れることができる。
【００３５】前記第１導電型拡散層７８、前記第２導電
型拡散層８０及び前記第２導電型本体領域７６はＤＭＯ
Ｓトランジスタのソース領域を構成する。また、前記シ
ンク領域７０及び前記第１導電型の高濃度領域８２はＤ
ＭＯＳトランジスタのドレイン領域を構成する。
型拡散層８０及び前記第２導電型本体領域７６はＤＭＯ
Ｓトランジスタのソース領域を構成する。また、前記シ
ンク領域７０及び前記第１導電型の高濃度領域８２はＤ
ＭＯＳトランジスタのドレイン領域を構成する。
【００３６】さらに、図示しないが、通常の方法を使用
して前記ゲート電極７４、前記ソース領域及び前記ドレ
イン領域に各々接続されたゲート電極、ソース電極及び
ドレイン電極を形成することができる。この時に、前記
ソース電極は前記第１導電型拡散層及び前記第２導電型
拡散層に共通に接続されることができる。
して前記ゲート電極７４、前記ソース領域及び前記ドレ
イン領域に各々接続されたゲート電極、ソース電極及び
ドレイン電極を形成することができる。この時に、前記
ソース電極は前記第１導電型拡散層及び前記第２導電型
拡散層に共通に接続されることができる。
【００３７】
【発明の効果】上述のように、本発明によれば、二重素
子隔離構造によれば、制限された面積で優れた素子隔離
特性を有する素子隔離構造を形成することができる。す
なわち、従来の接合素子隔離構造を有する半導体素子で
外部拡散による素子分離領域の増加を解決することがで
き、単一素子隔離構造を有する半導体素子で１５μｍ以
上のトレンチ分離構造を形成し難しい短所を克服して深
い素子隔離構造を形成することができる。その結果、高
周波、高電圧で動作する半導体素子の素子隔離能力を顕
著に向上させることができる。
子隔離構造によれば、制限された面積で優れた素子隔離
特性を有する素子隔離構造を形成することができる。す
なわち、従来の接合素子隔離構造を有する半導体素子で
外部拡散による素子分離領域の増加を解決することがで
き、単一素子隔離構造を有する半導体素子で１５μｍ以
上のトレンチ分離構造を形成し難しい短所を克服して深
い素子隔離構造を形成することができる。その結果、高
周波、高電圧で動作する半導体素子の素子隔離能力を顕
著に向上させることができる。
【図１】 接合隔離技術が適用された素子隔離構造を有
する従来のＤＭＯＳ素子を示す断面図である。
する従来のＤＭＯＳ素子を示す断面図である。
【図２】 接合隔離技術の問題点を克服するために提案
されたトレンチ素子隔離構造を有するＤＭＯＳ素子を示
す図面である。
されたトレンチ素子隔離構造を有するＤＭＯＳ素子を示
す図面である。
【図３】 本発明の望ましい実施形態によるＤＭＯＳ素
子を有するパワーＩＣの一部分を概略的に示す断面図で
ある。
子を有するパワーＩＣの一部分を概略的に示す断面図で
ある。
【図４】 本発明の望ましい実施形態によるＤＭＯＳ素
子を示す平面図である。
子を示す平面図である。
【図５】 本発明の望ましい実施形態によるＤＭＯＳ素
子の製造方法を説明するための工程断面図である。
子の製造方法を説明するための工程断面図である。
【図６】 本発明の望ましい実施形態によるＤＭＯＳ素
子の製造方法を説明するための工程断面図である。
子の製造方法を説明するための工程断面図である。
【図７】 本発明の望ましい実施形態によるＤＭＯＳ素
子の製造方法を説明するための工程断面図である。
子の製造方法を説明するための工程断面図である。
【図８】 本発明の望ましい実施形態によるＤＭＯＳ素
子の製造方法を説明するための工程断面図である。
子の製造方法を説明するための工程断面図である。
【図９】 本発明の望ましい実施形態によるＤＭＯＳ素
子の製造方法を説明するための工程断面図である。
子の製造方法を説明するための工程断面図である。
【図１０】本発明の望ましい実施形態によるＤＭＯＳ素
子の製造方法を説明するための工程断面図である。
子の製造方法を説明するための工程断面図である。
【図１１】 本発明の望ましい実施形態によるＤＭＯＳ
素子の製造方法を説明するための工程断面図である。
素子の製造方法を説明するための工程断面図である。
【図１２】 本発明の望ましい実施形態によるＤＭＯＳ
素子の製造方法を説明するための工程断面図である。
素子の製造方法を説明するための工程断面図である。
【図１３】 本発明の望ましい実施形態によるＤＭＯＳ
素子の製造方法を説明するための工程断面図である。
素子の製造方法を説明するための工程断面図である。
ａ１ 第１活性領域
ａ２ 第２活性領域
５０ 半導体基板
５２ 下部拡散隔離層
５４ 埋没層
５６ エピタキシャル層
６２ 拡散隔離壁
６３ 拡散隔離膜
６４ トレンチ分離構造
６６ フィールド酸化膜
７０ シンク領域
７２ ゲート絶縁膜
７４ ゲート電極
７６ 本体領域
７８ 第１導電型拡散層
８０ 第２導電型拡散層
８２ 高濃度領域
９０ 素子隔離構造
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/761 Ｈ０１Ｌ 21/76 Ｌ
21/8249 Ｊ
27/06 29/78 ６５８Ａ
29/78 ６５８Ｆ
６５２ ６５８Ｅ
６５６ 27/06 ３２１Ｃ
29/78 ３０１Ｄ
Ｆターム(参考） 5F032 AA13 AA35 AA77 AB01 BB01
CA03 CA17 CA18 CA24 DA04
DA12 DA22 DA33 DA43 DA44
DA74
5F048 AA01 AA03 AA04 AA05 AC06
AC07 BA02 BA12 BA13 BC03
BC07 BD09 BG01 BG13 BH01
BH03 BH07 CA03 CA07 CB06
5F140 AA25 AA39 AB01 AB04 AC23
BC06 BC12 BF52 BH05 BH13
BH25 BH30 BK13 CB00 CB01
CB04 CD02
Claims (42)
- 【請求項１】 半導体基板と、 前記半導体基板の全面に覆われた第１導電型のエピタキ
シャル層と、 前記半導体基板の所定の領域及びその上部のエピタキシ
ャル層からなる素子領域と、 前記素子領域内に形成された二重拡散ＭＯＳトランジス
タと、 拡散隔離層及びトレンチ分離構造の二重構造を有し、前
記素子領域を限定する素子隔離構造とを含み、前記拡散
隔離層は前記半導体基板内に形成され、前記素子領域の
基底面及び下部側壁を囲み、前記トレンチ分離構造は前
記エピタキシャル層を垂直に貫通して前記素子領域の上
部側壁を囲むことを特徴とする半導体素子。 - 【請求項２】 前記拡散隔離層は第２導電型の不純物が
ドーピングされた層であることを特徴とする請求項１に
記載の半導体素子。 - 【請求項３】 前記トレンチ分離構造は前記拡散隔離層
と連結されることを特徴とする請求項１に記載の半導体
素子。 - 【請求項４】 前記拡散隔離層は、前記素子領域の基底
面の下部に形成された下部拡散隔離層及び、 前記下部拡散隔離層に連結され、前記素子領域の下部側
壁を囲む拡散隔離壁を含むことを特徴とする請求項１に
記載の半導体素子。 - 【請求項５】 前記拡散隔離壁は前記トレンチ分離構造
と連結されることを特徴とする請求項４に記載の半導体
素子。 - 【請求項６】 前記垂直型トランジスタは、 前記素子隔離構造から離隔されて前記半導体基板及び前
記エピタキシャル層の間に介在された第１導電型の埋没
層と、 前記素子領域の前記エピタキシャル層の上部に形成さ
れ、第１活性領域及び第２活性領域を限定するフィール
ド酸化膜と、 前記第１活性領域上に形成されたゲート電極と、 前記ゲート電極に隣接して前記第１活性領域内に形成さ
れたソース領域と、 前記第２活性領域内に形成されて前記埋没層に接続され
たドレイン領域とを含むことを特徴とする請求項１に記
載の半導体素子。 - 【請求項７】 前記ソース領域は、 前記ゲート電極に隣接して前記第１活性領域の表面に形
成された第１導電型拡散層と、 前記第１導電型拡散層より深く拡散されて前記第１導電
型拡散層を囲み、前記ゲート電極の下部に重畳された領
域を有する第２導電型本体領域とを含むことを特徴とす
る請求項６に記載の半導体素子。 - 【請求項８】 前記ドレイン領域は、 前記エピタキシャル層を垂直に貫通して前記埋没層に接
続された第１導電型シンク領域と、 前記シンク領域の上部の前記第２活性領域の表面に形成
された第１導電型の高濃度領域とを含むことを特徴とす
る請求項６に記載の半導体素子。 - 【請求項９】 半導体基板と、 前記半導体基板の全面に覆われた第１導電型のエピタキ
シャル層と、 前記半導体基板の所定の領域及びその上部のエピタキシ
ャル層からなる素子領域と、 拡散隔離層及びトレンチ分離構造の二重構造を有し、前
記素子領域を限定する素子隔離構造と、 前記素子領域の前記半導体基板及び前記エピタキシャル
層の間の所定の領域に介在された第１導電型埋没層と、 前記素子領域の前記エピタキシャル層上に配置されて第
１及び第２活性領域を限定するフィールド酸化膜と、 前記第１活性領域上に配置されたゲート電極と、 前記第１活性領域及び前記第２活性領域内に各々形成さ
れたソース領域及びドレイン領域を含み、前記拡散隔離
層は前記半導体基板内に形成されて前記素子領域の基底
面及び下部側壁を囲み、前記トレンチ分離構造は前記エ
ピタキシャル層を垂直に貫通して前記素子領域の上部側
壁を囲むことを特徴とする半導体素子。 - 【請求項１０】 前記エピタキシャル層は前記埋没層よ
り低い濃度でドーピングされることを特徴とする請求項
９に記載の半導体素子。 - 【請求項１１】 前記拡散隔離層は第２導電型の不純物
がドーピングされた層であることを特徴とする請求項９
に記載の半導体素子。 - 【請求項１２】 前記トレンチ分離構造は前記拡散隔離
層と連結されることを特徴とする請求項９に記載の半導
体素子。 - 【請求項１３】 前記拡散隔離層は、 前記素子領域の基底面の下部に形成された下部拡散隔離
層及び、 前記下部拡散隔離層に連結され、前記素子領域の下部側
壁を囲む拡散隔離壁とを含むことを特徴とする請求項９
に記載の半導体素子。 - 【請求項１４】 前記拡散隔離壁は前記トレンチ分離構
造と連結されることを特徴とする請求項１３に記載の半
導体素子。 - 【請求項１５】 前記フィールド酸化膜は、 前記素子隔離構造から離隔されて前記第１活性領域を囲
むことを特徴とする請求項９に記載の半導体素子。 - 【請求項１６】 前記第２活性領域は前記フィールド酸
化膜及び前記素子隔離構造の間の領域であることを特徴
とする請求項９に記載の半導体素子。 - 【請求項１７】 前記ソース領域は、 前記ゲート電極に隣接して前記第１活性領域の表面に形
成された第１導電型拡散層と、 前記第１導電型拡散層より深く拡散されて前記第１導電
型拡散層を囲み、前記ゲート電極の下部に重畳された領
域を有する第２導電型本体領域とを含むことを特徴とす
る請求項９に記載の半導体素子。 - 【請求項１８】 前記ソース領域は、 前記第１導電型拡散層に隣接し、前記ゲート電極から離
隔されて前記第１活性領域の表面に形成された第２導電
型拡散層をさらに含むことを特徴とする請求項１７に記
載の半導体素子。 - 【請求項１９】 前記第２導電型拡散層は前記本体領域
より高い濃度でドーピングされることを特徴とする請求
項１８に記載の半導体素子。 - 【請求項２０】 前記ドレイン領域は前記エピタキシャ
ル層より高い濃度の第１導電型でドーピングされること
を特徴とする請求項９に記載の半導体素子。 - 【請求項２１】 前記ドレイン領域は、 前記エピタキシャル層を垂直に貫通して前記埋没層に接
続された第１導電型シンク領域及び、 前記シンク領域の上部に前記第２活性領域の表面に形成
された第１導電型の高濃度領域を含むことを特徴とする
請求項９に記載の半導体素子。 - 【請求項２２】 前記シンク領域及び前記高濃度領域は
前記エピタキシャル層より高い濃度の第１導電型でドー
ピングされ、前記高濃度領域は前記シンク領域より高い
濃度でドーピングされることを特徴とする請求項２１に
記載の半導体素子。 - 【請求項２３】 前記ゲート電極は前記フィールド酸化
膜と重畳された領域を有することを特徴とする請求項９
に記載の半導体素子。 - 【請求項２４】 前記ゲート電極は前記第１活性領域の
所定の領域を露出させる複数の開口部が形成されたメッ
シュ型構造を有することを特徴とする請求項９に記載の
半導体素子。 - 【請求項２５】 前記ソース領域は、 前記ゲート電極の下部と重畳された領域を有し、前記開
口部に露出された前記第１活性領域に形成された第２導
電型本体領域と、 前記開口部のエッジの第２導電型本体領域の表面に形成
され、前記ゲート電極に隣接した第１導電型拡散層と、 前記第２導電型本体領域の表面の前記第１導電型拡散層
で囲まれた領域に形成された第２導電型拡散層とを含む
ことを特徴とする請求項２４に記載の半導体素子。 - 【請求項２６】 半導体基板内の所定の領域に第２導電
型不純物を注入して下部拡散隔離層を形成する段階と、 前記半導体基板の全面に第２導電型エピタキシャル層を
形成する段階と、 前記エピタキシャル層をパターニングして前記半導体基
板の所定の領域が露出されたトレンチを形成する段階
と、 前記トレンチの下部に第２導電型の不純物を注入して前
記下部拡散隔離層と連結された拡散隔離壁を形成する段
階と、 前記トレンチ内に絶縁膜を充填して前記拡散隔離壁に接
触されたトレンチ分離構造を形成する段階とを含み、前
記トレンチ分離構造、前記拡散隔離壁及び前記下部拡散
隔離層は前記半導体基板及び前記エピタキシャル層が積
層された素子領域を限定することを特徴とする半導体素
子の製造方法。 - 【請求項２７】 前記エピタキシャル層を形成する前
に、 前記下部拡散隔離層の上部の前記半導体基板の表面に第
１導電型の不純物を注入して第１導電型の埋没層を形成
する段階をさらに含み、前記埋没層は前記下部拡散隔離
層及び前記拡散隔離壁から離隔されたことを特徴とする
請求項２６に記載の半導体素子の製造方法。 - 【請求項２８】 前記トレンチ分離構造を形成した後
に、 前記素子領域に第１及び第２活性領域を分けるフィール
ド酸化膜を形成する段階と、 前記第１活性領域上に複数の開口部を有するメッシュ型
ゲート電極を形成する段階と、 前記ゲート電極の開口部内の前記第１活性領域内にソー
ス領域を形成する段階と、 前記第２活性領域内に前記埋没層に接続されたドレイン
領域を形成する段階とをさらに含むことを特徴とする請
求項２６に記載の半導体素子の製造方法。 - 【請求項２９】 前記トレンチ、前記拡散隔離壁及び前
記トレンチ分離構造を形成する段階は、 前記エピタキシャル層上にハードマスクパターンを形成
する段階と、 前記ハードマスクパターンをエッチングマスクとして使
用して前記エピタキシャル層をエッチングして前記半導
体基板の所定の領域を露出させるトレンチを形成する段
階と、 前記ハードマスクパターンをイオン注入マスクとして使
用して前記トレンチの底に第２導電型不純物を注入する
段階と、 前記トレンチ内に絶縁膜を形成する段階と、 前記ハードマスクパターンを除去する段階とを含むこと
を特徴とする請求項２６に記載の半導体素子の製造方
法。 - 【請求項３０】 半導体基板内の所定の領域に第２導電
型不純物を注入して下部拡散隔離層を形成する段階と、 前記下部拡散隔離層の上部の前記半導体基板の表面に第
１導電型不純物を注入して第１導電型埋没層を形成する
段階と、 前記埋没層及び前記半導体基板の全面を覆う第２導電型
エピタキシャル層を形成する段階と、 前記エピタキシャル層をパターニングして前記エピタキ
シャル層の所定の領域を囲み、前記半導体基板の所定の
領域を露出させるトレンチを形成する段階と、 前記トレンチの下部に第２導電型の不純物を注入して前
記下部拡散隔離層と連結されて前記半導体基板の所定の
領域を囲む拡散隔離壁を形成する段階と、 前記トレンチ内に絶縁膜を充填して前記拡散隔離壁に接
触されたトレンチ分離構造を形成する段階と、 前記トレンチ分離構造で囲まれた前記エピタキシャル層
の上部に第１及び第２活性領域を限定するフィールド酸
化膜を形成し、前記第１活性領域は前記フィールド酸化
膜で囲まれ、前記第２活性領域を前記フィールド酸化膜
及び前記トレンチ分離構造の間に限定する段階と、 前記第１活性領域にゲート電極及びソース領域を形成す
る段階と、 前記第２活性領域内にドレイン領域を形成する段階とを
含み、前記トレンチ分離構造、前記拡散隔離壁及び前記
下部拡散隔離層は前記半導体基板及び前記エピタキシャ
ル層が積層された素子領域を限定することを特徴とする
半導体素子の製造方法。 - 【請求項３１】 前記第１導電型不純物は砒素Ａｓ、燐
Ｐ及びアンチモンＳｂのうち選択された一つであること
を特徴とする請求項３０に記載の半導体素子の製造方
法。 - 【請求項３２】 前記第２導電型不純物は硼素Ｂ、フッ
化硼素ＢＦ２及びインジウムＩｎのうち選択された一つ
であることを特徴とする請求項３０に記載の半導体素子
の製造方法。 - 【請求項３３】 前記ゲート電極は前記フィールド酸化
膜と重畳された領域を有するように形成することを特徴
とする請求項３０に記載の半導体素子の製造方法。 - 【請求項３４】 前記ゲート電極は前記第１活性領域の
所定の領域を露出させる複数の開口部を有するようにメ
ッシュ形態の構造を有するように形成することを特徴と
する請求項３０に記載の半導体素子の製造方法。 - 【請求項３５】 前記ソース領域を形成する段階は、 前記開口部に露出された前記第１活性領域内に第２導電
型不純物を注入して前記ゲート電極の下部と重畳された
領域を有する第２導電型本体領域を形成する段階と、 前記開口部に露出された前記第１活性領域のエッジ内に
第１導電型不純物を注入して前記ゲート電極と隣接する
第１導電型拡散層を形成する段階と、 前記開口部内に前記第１導電型拡散層で囲まれた領域に
第２導電型不純物を注入して前記ゲート電極から離隔さ
れた第２導電型拡散層を形成する段階とを含むことを特
徴とする請求項３０に記載の半導体素子の製造方法。 - 【請求項３６】 前記第２導電型拡散層は前記本体領域
より高い濃度でドーピングすることを特徴とする請求項
３５に記載の半導体素子の製造方法。 - 【請求項３７】 前記ドレイン領域を形成する段階は、 前記第２活性領域内に第１導電型の不純物を注入して前
記埋没層に垂直に連結されたシンク領域を形成する段階
と、 前記第２活性領域の表面に第１導電型の不純物を注入し
て高濃度拡散層を形成する段階とを含むことを特徴とす
る請求項３０に記載の半導体素子の製造方法。 - 【請求項３８】 前記高濃度拡散層は前記シンク領域よ
り高い濃度でドーピングすることを特徴とする請求項３
７に記載の半導体素子の製造方法。 - 【請求項３９】 前記シンク領域は前記フィールド酸化
膜を形成する前に形成することを特徴とする請求項３７
に記載の半導体素子の製造方法。 - 【請求項４０】 前記シンク領域は前記フィールド酸化
膜を形成した後に形成することを特徴とする請求項３７
に記載の半導体素子の製造方法。 - 【請求項４１】 前記シンク領域を形成した後に、 前記半導体基板に熱処理工程を実施して前記シンク領域
の抵抗を低めることを特徴とする請求項３７に記載の半
導体素子の製造方法。 - 【請求項４２】 前記トレンチ、前記拡散隔離壁及び前
記トレンチ分離構造を形成する段階は、前記エピタキシ
ャル層上にハードマスクパターンを形成する段階と、 前記ハードマスクパターンをエッチングマスクとして使
用して前記エピタキシャル層をエッチングして前記半導
体基板の所定の領域を露出させるトレンチを形成する段
階と、 前記ハードマスクパターンをイオン注入マスクとして使
用して前記トレンチの底に第２導電型不純物を注入する
段階と、 前記トレンチ内に絶縁膜を形成する段階と、 前記ハードマスクパターンを除去する段階とを含むこと
を特徴とする請求項３０に記載の半導体素子の製造方
法。
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