KR101024638B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 2개의 불순물영역의 자기정렬을 구현하기 위한 이온주입공정을 포함하는 반도체 소자의 제조방법에 있어서, 소자 특성의 변동을 최소화하면서 소자가 요구하는 프로파일을 자유롭게 변동시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 제1 개구부를 구비한 감광막 패턴을 형성하는 단계와, 상기 제1 개구부로 노출되는 상기 기판 내에 제1 불순물영역을 형성하는 단계와, 상기 제1 개구부를 확장시켜 제2 개구부를 형성하는 단계와, 상기 제2 개구부로 노출되는 상기 기판 내에 제2 불순물영역을 형성하는 단계를 포함한다.
반도체 소자, 채널영역, 소스 영역, 이온주입공정, LDMOS
Description
본 발명은 반도체 제조 기술에 관한 것으로서, 특히 이중 확산 금속-산화막-반도체(metal-oxide-semiconductor, 이하, '모스'라 함) 전계효과트랜지스터(double diffused MOSFET) 형성방법, 더욱 상세하게는 수평 이중 확산 모스 전계효과트랜지스터(lateral double diffused MOSFET, 이하 'LDMOS'라 함)의 채널형성방법에 관한 것이다.
최근 수요가 급증하는 자동 추진력(automotive power) 집적회로(Integrated Circuit) 및 직류/직류 변환기(DC/DC converter) 등과 같은 고주파 고내압 정보통신 시스템 구현을 위한 스마트 카드(smart card) 집적회로용으로 MBCD(Modular Bipolar-CMOS-DMOS) 단일 집적회로와 같은 MSOC(Modular System On Chip)를 사용하고 있다.
LDMOS는 BCD 공정의 주요 소자로 PIC(Power Integrated Circuit)에 주로 사용된다. LDMOS는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트 구동회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프(turn-off)되는 동안 소수 캐리어에 의한 축적 또는 재결합에 의해 발생하는 시간지연이 없는 등의 장점이 있다.
도 1a 내지 도 1c는 종래기술에 따른 LDMOS 제조방법을 설명하기 위해 도시한 공정 단면도이다. 여기서는 n-채널을 갖는 LDMOS의 제조방법을 예로 들어 설명한다.
먼저, 도 1a에 도시된 바와 같이, 비교적 고농도로 도핑된 p형 반도체 기판(100) 내에 n-웰(102)을 형성한다. 여기서, n-웰(102)은 드레인 영역으로 기능한다.
이어서, 반도체 기판(100) 상에 필드 절연막(104)을 형성한다.
이어서, 반도체 기판(100) 상에 감광막 패턴(106)을 형성한다.
이어서, 감광막 패턴(106)을 마스크로 이용하여 반도체 기판(102) 내에 불순물영역(108)을 형성한다. 이때, 불순물영역(108) 내에는 도 1b에 도시된 소스 영역(110)과 채널영역(112)을 동시에 구현하기 위해 서로 다른 도전형을 가지고, 서로 다른 확산력을 갖는 불순물(dopant)이 동시에 주입된다. 예컨대, 불순물영역(108) 내에는 n형인 소스 영역(110)을 구현하기 위해 주기율표 상 5족 물질인 비소(As)와 p형인 채널영역(112)을 구현하기 위해 주기율표 상 3족 물질인 붕소(B)가 동시에 주입된다.
이어서, 도 1b에 도시된 바와 같이, 확산공정을 실시하여 불순물영역(108) 내에 주입된 붕소(B)를 n웰(102) 내로 확산시킨다. 이때, 붕소(B)에 비해 상대적으로 확산도가 낮은 비소(As)는 확산이 이루어지지 않아 불순물영역(108) 내에 잔류 되고, 확산도가 높은 붕소(B)만이 n웰(102) 내로 확산된다. 이에 따라, 불순물영역(108)에는 비소(As)가 잔류되어 소스 영역(110)이 형성되고, 불순물영역(108)으로부터 확산된 붕소(B)에 의해 소스 영역(110)을 둘러싸도록 채널영역(112)이 형성된다.
이어서, 도 1c에 도시된 바와 같이, 반도체 기판(100) 상에 게이트 절연막(112)과 게이트 도전막(114)을 형성한다. 이때, 게이트 도전막(114)은 일부가 채널영역(112)과 중첩된다.
그러나, 종래기술에 따른 LDMOS 제조방법에서는 다음과 같은 문제점이 발생된다.
도 1b에서 설명한 바와 같이, 종래기술에서는 불순물영역(108)에 주입된 불순물들의 확산도 차이를 이용하여 소스 영역(110)에 자기정렬(self aligned)된 채널영역(112)을 형성하기 때문에 채널영역(112)의 프로파일(profile), 즉 채널길이를 항상 일정하게 유지시킬 수 있는 이점을 얻을 수 있다. 그러나, 확산공정에 따라 채널길이가 정해짐에 따라 동일 공정을 이용하여 채널길이가 변경된 소자를 구현할 수 없는 문제가 발생된다. 채널길이를 변경하기 위해서는 확산공정시간 등을 변화시켜야 한다. 이 경우 문턱전압 또는 항복전압 등의 소자 특성이 변동될 수 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 2개의 불순물영역의 자기정렬을 구현하기 위한 이온주입공정을 포함하는 반도체 소자의 제조방법에 있어서, 소자 특성의 변동을 최소화하면서 소자가 요구하는 프로파일을 자유롭게 변동시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 제1 개구부를 구비한 감광막 패턴을 형성하는 단계와, 상기 제1 개구부로 노출되는 상기 기판 내에 제1 불순물영역을 형성하는 단계와, 상기 제1 개구부를 확장시켜 제2 개구부를 형성하는 단계와, 상기 제2 개구부로 노출되는 상기 기판 내에 제2 불순물영역을 형성하는 단계를 포함한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 내에 드레인 영역을 형성하는 단계와, 상기 기판 상에 제1 개구부를 구비한 감광막 패턴을 형성하는 단계와, 상기 제1 개구부로 노출되는 상기 기판 내에 소스 영역을 형성하는 단계와, 상기 제1 개구부를 확장시켜 제2 개구부를 형성하는 단계와, 상기 제2 개구부로 노출되는 상기 기판 내에 채널영역을 형성하는 단계와, 상기 감광막 패턴을 제거하는 단계와, 상기 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계를 포함한다.
이상에서 설명한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 자기정렬된 2개의 불순물영역을 형성하기 위한 공정을 포함하는 반도체 소자의 제조방법에 있어서, 종래기술에서와 같이 서로 다른 확산력을 갖는 불순물을 이용하여 자기정렬된 2개의 불순물영역을 형성하는 것이 아니라 식각공정을 통해 감광막 패턴의 개구부의 폭을 조절하는 방법으로 자기정렬된 2개의 불순물영역을 형성함으로써 종래기술에 비해 불순물영역의 프로파일 제어가 용이하다.
둘째, 본 발명에 의하면, 자기정렬된 2개의 불순물영역을 형성하기 위한 공정을 포함하는 반도체 소자의 제조방법에 있어서, 종래기술에서와 같이 열처리공정을 포함하는 확산공정으로 자기정렬된 2개의 불순물영역을 형성하는 것이 아니라 식각공정을 통해 감광막 패턴의 개구부의 폭을 조절하는 방법으로 자기정렬된 2개의 불순물영역을 형성함으로써 종래기술에 비해 소자의 동작 특성 제어가 유리하다.
즉, 종래기술에서는 확산공정을 실시하여 최종 불순물영역의 프로파일과 이온 활성화를 동시에 구현하기 때문에 소자의 특성 제어가 어렵다. 하지만, 본 발명에서는 최종 불순물영역의 프로파일은 이온주입공정으로 제어하고, 이온 활성화는 별도의 열처리공정을 통해 제어하기 때문에 종래기술에 비해 소자의 특성 제어가 용이하다.
셋째, 본 발명에 의하면, 자기정렬된 2개의 불순물영역을 형성하기 위한 공정을 포함하는 반도체 소자의 제조방법에 있어서, 종래기술에서는 서로 다른 확산력을 갖는 불순물을 사용해야하기 때문에 불순물 선택에 많은 제약을 받지만 본 발명에서는 이온주입공정으로 불순물영역을 형성함에 따라 불순물 선택에 제약을 받지 않는다.
이하, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 구체적으로 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도이다. 여기서는 n-채널을 갖는 LDMOS의 제조방법을 예로 들어 설명한다.
먼저, 도 2a에 도시된 바와 같이, 제1 및 제2 도전형, 예컨대 제2 도전형으로 도핑된 기판(200) 내에 제1 도전형(n형)을 갖는 n웰(202)을 형성한다. 이때, 기 판(200)은 벌크(bulk) 기판 또는 SOI(Silicon On Insulator) 기판을 사용한다. 바람직하게는 소자의 특성을 향상시키기 위해 SOI 기판을 사용한다. SOI 기판은 지지부재(또는, 지지기판)와, 지지부재 상에 형성된 매몰 절연층과, 매몰 절연층 상에 형성된 반도체층을 포함한다. 또한, 반도체층 상에는 에피텍셜층(epitaxial layer)이 더 형성될 수 있다. 이때, 에피텍셜층은 반도체층을 시드층(seed layer)으로 성장시켜 형성한다.
한편, n웰(202)은 LDMOS의 드레인 영역으로 기능한다.
이어서, 기판(200) 상에 국부적으로 필드 절연막(204)을 형성한다. 이때, 필드 절연막(204)은 기판(200)을 산화시키는 LOCOS(LOCal Oxidation of Silicon) 공정으로 형성한다.
이어서, 필드 절연막(204)을 포함하는 기판(200) 상에 스크린 산화막(미도시)을 형성할 수 있다. 스크린 산화막은 후속 이온주입공정시 기판(200) 표면을 보호하는 보호막으로 기능한다. 이러한 스크린 산화막은 산화공정으로 비교적 얇게 형성한다.
이어서, 기판(200) 상에 제1 개구부(207)를 갖는 감광막 패턴(206)을 형성한다. 이때, 감광막 패턴(206)의 두께는 도 2b에서 실시하는 식각공정을 고려하여 기존대비 두껍게 형성한다. 예컨대, 0.4~0.6㎛, 바람직하게는 0.5㎛ 정도 더 두껍게 형성한다.
이어서, 제1 개구부(207)로 노출되는 기판(200), 즉 n웰(202) 내에 제1 불순물영역으로 소스 영역(208)을 형성한다. 이때, 소스 영역(208)은 이온주입공정으로 형성한다. 이온주입공정은 n웰(202)과 동일 도전형인 제1 도전형의 불순물을 사용한다. 예컨대 인(P) 또는 비소(As)을 사용한다. 바람직하게는 환경유해물질인 비소(As) 대신에 인(P)을 사용한다.
이어서, 도 2b에 도시된 바와 같이, 감광막 패턴(206A)의 제1 개구부(207, 도 2a참조)의 폭을 확장시켜 제2 개구부(209)를 형성한다. 이때, 제2 개구부(209)를 형성하기 위한 공정은 식각공정으로 실시한다. 바람직하게는 플라즈마 식각(plasma etch) 장비인 에셔(asher) 장비를 이용하여 실시한다. 이때, 식각공정은 산소(O2) 가스를 사용하여 감광막 패턴(206A)를 태우는 방식으로 진행된다. 또한, 채널길이를 결정하는 제2 개구부(209)의 폭은 식각시간을 조절하여 가변시킬 수 있다. 예컨대, 제2 개구부(209)의 폭은 0.1~0.32㎛, 바람직하게는 0.2㎛가 되도록 한다.
이어서, 제2 개구부(209)로 노출되는 기판(200), 즉 n웰(202) 내에 제2 불순물영역으로 채널영역(210)을 형성한다. 이때, 채널영역(210)은 소스 영역(208) 형성공정과 마찬가지로 이온주입공정으로 형성한다. 이온주입공정은 제2 도전형의 불순물을 사용하여 소스 영역(208)보다 깊게 형성한다. 바람직하게는 소스 영역(208)에 정렬되어 소스 영역(208)을 둘러싸도록 형성한다. 이때, 제2 도전형의 불순물로는 붕소(B)를 사용한다.
이어서, 소스 영역(208)과 채널영역(210)에 각각 주입된 불순물을 활성화시키기 위해 열처리공정을 실시할 수 있다. 이때, 열처리공정은 어닐링공 정(annealing) 또는 급속열처리공정(Rapid Thermal Process, RTP)으로 실시할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 감광막 패턴(206A, 도 2b참조)을 제거한다.
이어서, 기판(200) 상에 게이트 절연막(212)을 형성한다. 이때, 게이트 절연막(212)은 기판(200)을 산화시켜 형성한다. 게이트 절연막(212)은 실리콘산화막으로 형성한다. 또한, 게이트 절연막(212)은 실리콘산화막을 형성한 후 질소(N2) 가스를 이용한 열처리 공정을 실시하여 실리콘산화막과 기판(200) 계면에 형성된 질화층을 더 포함할 수 있다. 제조방법으로는 건식 산화, 습식 산화공정 또는 라디컬 이온(radical ion)을 이용한 산화 공정을 이용할 수도 있으나, 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화공정으로 실시하는 것이 바람직하다.
이어서, 게이트 절연막(212) 상에 게이트 도전막(214)을 형성한다. 이때,게이트 도전막(214)은 다결정실리콘막, 전이 금속 또는 희토류 금속 중 선택된 어느 하나로 형성한다. 바람직하게는 게이트 절연막(212)과의 계면특성이 우수한 다결정실리콘막으로 형성한다. 또한, 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용한다. 또한, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테 튬(Lu) 등을 사용한다.
상기에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 예를 들어, 본 발명의 기술적 사상은 ESD(Electrostatic Discharge)단 등의 항복전압을 향상시키기 위해 이온 농도 구배를 주어야할 경우 등에 있어서, 2차 이온주입공정을 저농도로 하여 항복전압을 향상시키는 구조에도 적용할 수 있다. 또한, 소스 영역과 기판이 자기정렬된 공통 단자를 갖는 트렌치형 모스 전계 효과 트랜지스터(trech type MOSFET), 플래너형 모스 전계 효과 트랜지스터(planar type MOSFET), EDMOS(Extended Drain MOS)와 같은 소자 등에도 모두 적용할 수 있다. 이와 같이, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 기판
102, 202 : n웰(드레인 영역)
104, 204 : 필드 절연막
106, 206 : 감광막 패턴
108 : 불순물영역
110, 208 : 소스 영역
112, 210 : 채널영역
114, 212 : 게이트 절연막
116, 214 : 게이트 도전막
Claims (25)
- 기판 상에 제1 개구부를 구비한 감광막 패턴을 형성하는 단계;상기 감광막 패턴의 상기 제1 개구부를 통하여 상기 기판 내에 제1 불순물영역을 형성하는 단계;애싱공정을 통해 상기 감광막 패턴을 일부 식각하여 상기 제1 개구부를 확장함으로써 상기 제1 개구부의 폭보다 더 넓은 폭을 가진 제2 개구부를 형성하는 단계;상기 감광막 패턴의 상기 제2 개구부를 통하여, 상기 제1 불순물영역을 둘러싸도록 상기 기판 내에 제2 불순물영역을 형성하는 단계;상기 감광막 패턴을 제거하는 단계; 및상기 기판 상에 게이트 도전막을 형성하는 단계;를 포함하며,상기 제1 불순물영역을 형성하는 단계는 제1 도전형의 불순물을 사용하고, 상기 제2 불순물영역을 형성하는 단계는 상기 제1 도전형과는 다른 유형인 제2 도전형의 불순물을 사용하며,상기 게이트 도전막은 상기 제1 불순물 영역 및 상기 제2 불순물영역과 일부 중첩되도록 형성되는, 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2 불순물영역은 이온주입공정으로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 반도체 소자는 LDMOS(lateral double diffused MOSFET)이고, 상기 제1 불순물영역은 상기 LDMOS의 소스 영역이며, 상기 제2 불순물영역은 상기 LDMOS의 채널 영역인 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 제1 불순물영역은 인(P) 또는 비소(As)를 사용하여 형성되며, 상기 제2 불순물영역은 붕소(B)를 사용하여 형성되는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2 개구부를 형성하는 단계는 에셔(asher) 장비를 사용하여 실시하고, 상기 애싱공정 시간을 조절하여 상기 제2 개구부의 폭을 조절하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 제2 개구부를 형성하는 단계는 O2 가스를 사용하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2 불순물영역을 형성하는 단계 후,열처리공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 열처리공정은 어닐링공정 또는 급속열처리공정인 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2 불순물영역은 상기 기판의 상부면으로부터 상기 제1 불순물영역보다 깊게 형성하는 반도체 소자의 제조방법.
- 기판 내에 드레인 영역을 형성하는 단계;상기 기판 상에 제1 개구부를 구비한 감광막 패턴을 형성하는 단계;상기 감광막 패턴의 상기 제1 개구부를 통하여 상기 기판 내에 소스 영역을 형성하는 단계;애싱공정을 통해 상기 감광막 패턴을 일부 식각하여 상기 제1 개구부를 확장함으로써 상기 제1 개구부의 폭보다 더 넓은 폭을 가진 제2 개구부를 형성하는 단계;상기 감광막 패턴의 상기 제2 개구부를 통하여, 상기 소스 영역을 둘러싸도록 상기 기판 내에 채널영역을 형성하는 단계;상기 감광막 패턴을 제거하는 단계;상기 기판 상에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계;를 포함하며,상기 소스 영역을 형성하는 단계는 제1 도전형의 불순물을 사용하고, 상기 채널 영역을 형성하는 단계는 상기 제1 도전형과 다른 유형인 제2 도전형의 불순물을 사용하며,상기 게이트 도전막은 상기 소스 영역 및 상기 채널 영역과 일부 중첩되도록 형성되는, 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 소스 영역 및 상기 채널 영역은 이온주입공정으로 형성하는 반도체 소자의 제조방법.
- 제11항에 있어서,상기 반도체 소자는 LDMOS(lateral double diffused MOSFET)이고, 상기 소스 영역은 상기 LDMOS의 소스 영역이며, 상기 채널 영역은 상기 LDMOS의 채널 영역인 반도체 소자의 제조방법.
- 삭제
- 제 11 항에 있어서,상기 소스 영역은 인(P) 또는 비소(As)를 사용하여 형성되며, 상기 채널 영역은 붕소(B)를 사용하여 형성되는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 제2 개구부를 형성하는 단계는 에셔(asher) 장비를 사용하여 실시하고, 상기 애싱공정 시간을 조절하여 상기 제2 개구부의 폭을 조절하는 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 제2 개구부를 형성하는 단계는 O2 가스를 사용하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 채널 영역을 형성하는 단계 후,열처리공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 18 항에 있어서,상기 열처리공정은 어닐링공정 또는 급속열처리공정인 반도체 소자의 제조방법.
- 삭제
- 제 11 항에 있어서,상기 감광막 패턴을 형성하기 전,상기 기판 상에 필드 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 21 항에 있어서,상기 필드 절연막은 LOCOS(LOCal Oxidation of Silicon) 공정으로 형성하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 기판은 SOI(Silicon On Insulator) 기판인 반도체 소자의 제조방법.
- 제 23 항에 있어서,상기 드레인 영역은 상기 SOI 기판의 반도체층에 형성하는 반도체 소자의 제조방법.
- 제 23 항에 있어서,상기 드레인 영역은 상기 SOI 기판의 반도체층 상에 형성된 에피텍셜층에 형성하는 반도체 소자의 제조방법.
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