KR20110078879A - 수평형 디모스 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor)트랜지스터의 제조방법에 관한 것으로,
본 발명에 따른 수평형 디모스 트랜지스터의 제조방법은 반도체 기판 내에 불순물 이온 주입을 통하여 제 1 도전형 딥 웰과 제 2 도전형 바디 영역을 형성하는 단계와, 상기 제 1 도전형 딥 웰에 얇은 선폭을 가지는 다수의 트렌치를 형성하는 단계와, 상기 반도체 기판에 열처리 공정을 수행하여 상기 제 1 도전형 딥 웰 내의 트렌치가 형성된 위치에 에어갭을 형성하는 단계와, 상기 반도체 기판의 제 1 도전형 딥 웰 표면에 절연 산화막을 형성하는 단계와, 상기 반도체 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 절연 산화막을 이온 주입 마스크로 이용하여 노출된 제 2 도전형 바디 영역 및 제 1 도전형 딥 웰 상에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
에어갭
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor) 트랜지스터의 제조방법에 관한 것이다.
반도체 소자의 집적도 향상과 그에 따른 제조 설계기술의 발달로 인하여 반도체 칩을 하나로 시스템을 구성하려는 시도가 크게 일어나고 있다. 시스템의 1칩화는 콘트롤러와 메모리 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술 위주로 발전되어 왔다.
그러나, 시스템의 경량화, 소형화가 되기 위해서는 시스템의 전원을 조절하는 회로부, 즉, 입력단과 출력단과의 주요 기능을 하는 회로와 1개 칩화를 하여야 가능하게 된다. 입력단과 출력단은 고전압이 인가되는 회로이므로 일반적인 저전압CMOS 회로로는 구성할 수 없어 고전압 파워트랜지스터로 구성된다.
따라서, 시스템의 크기나 무게를 줄이기 위해서는 전원의 입력/출력단과 콘트롤러를 1개 칩으로 구성해야 한다. 이를 가능하게 하는 기술이 파워 IC로, 이는 고전압 트랜지스터와 저전압 CMOS트랜지스터 회로를 하나의 칩으로 구성하는 것이다.
파워 IC 기술은 종래의 불연속 파워트랜지스터(Discrete Power Transistor)인 VDMOS(Vertical DMOS) 소자 구조를 개선한 것으로, 전류를 수평으로 흐르게 하기 위하여 드레인을 수평으로 배치하고 드리프트(Drift)영역을 채널과 드레인 사이에 두어 고전압 브레이크다운(Breakdown) 확보를 가능하게 하는 LDMOS(Lateral DMOS) 소자가 구현된다.
따라서, 본 발명은 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor)트랜지스터를 제공하는 데 그 목적이 있다.
본 발명에 따른 수평형 디모스 트랜지스터의 제조방법은 반도체 기판 내에 불순물 이온 주입을 통하여 제 1 도전형 딥 웰과 제 2 도전형 바디 영역을 형성하는 단계와, 상기 제 1 도전형 딥 웰에 얇은 선폭을 가지는 다수의 트렌치를 형성하는 단계와, 상기 반도체 기판에 열처리 공정을 수행하여 상기 제 1 도전형 딥 웰 내의 트렌치가 형성된 위치에 에어갭을 형성하는 단계와, 상기 반도체 기판의 제 1 도전형 딥 웰 표면에 절연 산화막을 형성하는 단계와, 상기 반도체 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 절연 산화막을 이온 주입 마스크로 이용하여 노출된 제 2 도전형 바디 영역 및 제 1 도전형 딥 웰 상에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 수평형 디모스 트랜지스터는 반도체 기판 내에 불순물 이온 주입을 통하여 형성된 제 1 도전형 딥 웰과, 상기 제 1 도전형 딥 웰과 일정거리 이격되어 형성된 제 2 도전형 바디 영역과, 상기 제 2 도전형 바디 영역 내에 형성된 제 1 도전형의 소오스 영역과, 상기 제 1 도전형 딥 웰 내에 형성된 제 1 도전형의 드레인 영역과, 상기 제 1 도전형 딥 웰 표면에 형성된 절연산화막과, 상기 제 2 도전형 바디 영역에서부터 상기 절연산화막까지에 걸쳐서 형성되는 게이트 전 극과, 상기 절연산화막의 하부의 제 1 도전형 딥 웰 내에 형성된 에어갭을 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 수평형 디모스 트랜지스터는 SON 기술을 이용하여 N형 딥 웰 내에 에어갭을 형성함으로써 에어갭으로 인하여 N형 딥 웰의 표면에 집중되는 전류 흐름 경로가 분산되기 때문에 트랜지스터의 전류특성 및 내압특성이 향상될 수 있다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 수평형 디모스 트랜지스터의 제조방법에 관하여 상세히 설명하기로 한다.
도 1 내지 4는 본 발명에 따른 수평형 디모스 트랜지스터의 제조방법을 나타낸 단면도이다.
먼저, 도 1에 도시된 바와 같이, 단결정 실리콘층으로 이루어진 반도체 기판(10)에 웰 형성을 위한 불순물 이온을 주입하여 N형 딥 웰(N type Deep well, 11)을 형성한다. 즉, 노출된 반도체 기판(10)의 전면에 N-형 불순물 이온, 예를 들어 인 이온을 소정의 도즈량으로 주입한 후 일정 온도 및 시간 동안 불순물 확산공정을 수행하여 N형 딥 웰(11)을 먼저 형성한다. 이어서, 소정의 이온주입 마스크(미도시)를 이용하여 선택적으로 P형 불순물 이온, 예를 들어 보론(B)을 소정의 도즈량으로 이온주입하여 N형 딥 웰(11)과 일정한 거리를 두고 이격하는 P형 바디 영역(12)을 형성한다.
이 P형 바디영역(12)의 일부는 채널 영역으로서 역할을 하게 된다. 즉, P형 바디영역(12)와 N형 딥 웰(11)이 접촉하는 접촉면과 N+형 소오스 영역과의 사이에 존재하는 P형 바디 영역(12)의 표면 근방에는 게이트 영역에 인가하는 바이어스 전압에 따라 채널 영역이 형성된다.
이후, 도 2에 도시된 바와 같이, 반도체 기판(10) 상에 포토레지스트를 도포한 후, 노광 및 현상 공정을 거쳐 후속 공정에서 형성될 에어갭(air-gap)의 영역에 대응하는 영역을 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용하여 노출된 반도체 기판(10)을 식각하여 트렌치들(13)을 형 성한다. 여기서, 트렌치들(13)은 후속 공정에서 형성될 에어갭보다 얇은 폭을 가진 트렌치들이 서로 이격되도록 다수개 형성되는 형태를 가지며 반도체 기판(10)의 N형 딥 웰(11) 내에 형성된다.
다음으로, 도 3에 도시된 바와 같이, 트렌치(13)들을 가지는 반도체 기판(10)에 열처리를 진행하여 트렌치(13)들이 형성된 영역에 반도체 기판(10)의 표면으로부터 일정 깊이를 가지는 에어갭(14)를 형성한다. 이때, 에어갭(14)은 후속공정에서 형성될 절연산화막의 하부면에 대응되는 영역에 형성되며 그 폭은 절연산화막보다 작게 형성된다.
이어서, 도 4에 도시된 바와 같이, 절연 산화막을 형성하기 위하여, 반도체 기판(10) 상에 질화막을 형성한 후, 절연 산화막이 형성될 영역을 노출시키도록 패터닝하여 질화막 패턴(미도시)을 형성한다.
이후, 질화막 패턴에 의해 노출된 반도체 기판(10)에 산화공정(Oxidation)을 진행하여, 절연 산화막(18)을 형성한다. 이와 같은 절연 산화막(18)은 N형 딥 웰(11)의 상부 표면 상에 형성되며, 에어갭(14)이 형성된 위치 위로 형성되며, P형 바디 영역(12)으로부터 일정한 거리만큼 떨어진 위치에 형성한다.
다음으로, 질화막 패턴을 제거한 후, 절연 산화막(18)이 형성된 기판의 전면에 예들 들어, 실리콘 산화물과 같은 게이트 절연물질 및 폴리실리콘과 같은 게이트 전극 형성물질을 증착한 후 패터닝하여 게이트 절연층(20) 및 게이트 전극(21)으로 된 게이트 패턴을 형성한다. 이때, 게이트 전극(21)의 일단은 P형 바디영역(12)의 표면 상으로 연장되며, 타단은 절연 산화막(18) 위로 연장되도록 형성된 다.
이후, 절연 산화막(18), 게이트 전극(21)을 이온 주입 마스크로 이용하여 노출된 P형 바디영역(12) 및 N형 딥 웰(11) 상에 N+형 불순물 이온을 주입하여 N형 얕은 웰(28), 소오스 영역(26) 및 드레인 영역(24)을 소정의 깊이로 형성한다. 이때, 소오스 영역(26)에 인접하여 P+형 불순물 이온이 주입되어 이루어진 소오스 콘택 영역(30)이 추가적으로 형성될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1 내지 4는 본 발명에 따른 수평형 디모스 트랜지스터의 제조방법을 나타낸 단면도
Claims (8)
- 반도체 기판 내에 불순물 이온 주입을 통하여 제 1 도전형 딥 웰과 제 2 도전형 바디 영역을 형성하는 단계와,상기 제 1 도전형 딥 웰에 얇은 선폭을 가지는 다수의 트렌치를 형성하는 단계와,상기 반도체 기판에 열처리 공정을 수행하여 상기 제 1 도전형 딥 웰 내의 트렌치가 형성된 위치에 에어갭을 형성하는 단계와,상기 반도체 기판의 제 1 도전형 딥 웰 표면에 절연 산화막을 형성하는 단계와,상기 반도체 기판 상에 게이트 전극을 형성하는 단계와,상기 게이트 전극 및 절연 산화막을 이온 주입 마스크로 이용하여 노출된 제 2 도전형 바디 영역 및 제 1 도전형 딥 웰 상에 제 1 도전형 소오스 영역 및 제 1 도전형 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 절연산화막은 상기 제 2 도전형 바디 영역으로부터 일정한 거리만큼 떨어진 위치에 형성하고 상기 에어갭이 형성된 위치 상에 형성되는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 게이트 전극의 일단은 제 2 도전형 바디영역의 표면 상으로 연장되며, 타단은 상기 절연 산화막 위로 연장되도록 형성되는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 트렌치의 선폭은 상기 에어갭의 폭보다 얇은 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 제 1 도전형 소오스 영역에 인접하여 제 2 도전형 불순물 이온을 주입하여 제 2 도전형 소오스 콘택 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 에어갭은 상기 절연산화막보다 그 폭이 좁은 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
- 반도체 기판 내에 불순물 이온 주입을 통하여 형성된 제 1 도전형 딥 웰과,상기 제 1 도전형 딥 웰과 일정거리 이격되어 형성된 제 2 도전형 바디 영역과,상기 제 2 도전형 바디 영역 내에 형성된 제 1 도전형의 소오스 영역과,상기 제 1 도전형 딥 웰 내에 형성된 제 1 도전형의 드레인 영역과,상기 제 1 도전형 딥 웰 표면에 형성된 절연산화막과,상기 제 2 도전형 바디 영역에서부터 상기 절연산화막까지에 걸쳐서 형성되는 게이트 전극과,상기 절연산화막의 하부의 제 1 도전형 딥 웰 내에 형성된 에어갭을 포함하는 것을 특징으로 하는 수평형 디모스 트랜지스터.
- 제 7항에 있어서,상기 에어갭은 상기 절연산화막보다 그 폭이 좁은 것을 특징으로 하는 수평형 디모스 트랜지스터.
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|---|---|---|---|---|
| CN103022125A (zh) * | 2011-09-22 | 2013-04-03 | 上海华虹Nec电子有限公司 | Bcd工艺中的nldmos器件及制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |