KR20110037031A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 소자 분리막이 형성된 제1 도전형 반도체 기판 표면 전면에 형성되는 제2 도전형 제1 에피층, 상기 제1 에피층 상에 형성되고, 상기 소자 분리막 일 측의 일부와 오버랩되도록 형성되는 제1 게이트, 및 상기 제1 게이트 양 측의 반도체 기판에 형성되는 소스 및 드레인을 포함한다. 반도체 소자는 소스에 인접한 반도체 기판 내부에 형성되는 수직형 제2 게이트를 더 포함할 수 있다.
LDMOS(lateral diffused MOS), 온 저항(On-Resistance).

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and a method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 소스 및 드레인 사이의 온 저항을 줄일 수 있는 LDMOS(lateral diffused MOS)에 관한 것이다.
전력용 반도체 소자로는 반도체의 이론적 항복 전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다. 이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 반도체 소자가 필요하다. 이러한 고전압용 반도체 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.
즉 고전압이 직접 인가되는 트랜지스터의 드레인 또는 소스에 있어서는 드레인 및 소스와 반도체 기판 사이의 펀치 쓰루(punch through) 전압과 드레인 및 소스와 웰(well) 또는 기판 사이의 브레이크 다운 전압이 인가되는 고전압보다 커야 한다.
LDMOS(lateral diffused MOS)는 고전압용 반도체 소자들 중에서 대표적인 고전압용 MOS이다. LDMOS는 전류를 수평으로 흐르게 하기 위하여 드레인(Drain)을 수 평으로 배치하고 드리프트(Drift) 영역을 채널과 드레인 사이에 두어 높은 브레이크다운 전압(Breakdown Voltage)을 확보할 수 있다.
LDMOS와 같은 고전압용 반도체 소자에 대해서는 브레이크 다운 전압을 높이고, 동시에 소스와 드레인 사이의 온 저항(예컨대, specific on-resistance)을 낮추기 위한 연구가 계속되고 있다.
본 발명이 이루고자 하는 기술적 과제는 온 저항을 줄일 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 소자 분리막이 형성된 제1 도전형 반도체 기판 표면 전면에 형성되는 제2 도전형 제1 에피층, 상기 제1 에피층 상에 형성되고, 상기 소자 분리막 일 측의 일부와 오버랩되도록 형성되는 제1 게이트, 및 상기 제1 게이트 양 측의 반도체 기판에 형성되는 소스 및 드레인을 포함한다.
상기 반도체 소자는 상기 소스에 인접한 반도체 기판 내부에 형성되는 수직형 제2 게이트를 더 포함할 수 있다. 또한 상기 반도체 소자는 상기 반도체 기판 내에 형성되는 제2 도전형 제2 에피층, 및 상기 제2 에피층 상부의 반도체 기판 내에 형성되는 제2 도전형 웰을 더 포함할 수 있다.
또한 상기 반도체 소자는 상기 제1 게이트 일 측의 일부와 오버랩되도록 상 기 제2 도전형 웰 내부 표면에 형성되는 제1 도전형 바디를 더 포함할 수 있다. 또한 상기 반도체 소자는 상기 제1 도전형 바디를 관통하여 상기 제2 도전형 웰까지 확장되는 수직형 제2 게이트를 더 포함할 수 있다.
상기 수직형 제2 게이트는 상기 제1 도전형 바디를 관통하도록 상기 제2 도전형 웰 내에 형성되는 트랜치, 상기 트랜치 내부 표면에 형성되는 게이트 산화막, 및 상기 트랜치가 매립되도록 상기 게이트 산화막 상에 형성되는 게이트 전극을 포함할 수 있다.
상기 소스는 상기 제1 게이트 일 측에 인접한 제1 도전형 바디 표면에 형성될 수 있다. 또한 상기 드레인은 상기 소자 분리막의 다른 일 측의 제2 도전형 웰 내부 표면에 형성될 수 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 소자 분리막이 형성된 제1 도전형 반도체 기판 상에 제2 도전형 제1 에피층을 형성하는 단계, 상기 소자 분리막 일 측의 일부와 오버랩되도록 상기 제1 에피층 상에 제1 게이트를 형성하는 단계, 및 상기 제1 게이트 양 측의 반도체 기판에 소스 및 드레인을 형성하는 단계를 포함한다. 이때 상기 반도체 기판은 순차적으로 수직 적층되는 제2 도전형 제2 에피층 및 제2 도전형 웰을 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 소스에 인접한 반도체 기판 내부에 수직형 제2 게이트를 형성하는 단계를 더 포함할 수 있다. 또한 상기 반도체 소자의 제조 방법은 상기 제1 게이트 일 측의 일부와 오버랩되도록 상기 제2 도전형 웰 내 부 표면에 제1 도전형 바디(Body)를 형성하는 단계를 더 포함할 수 있다. 또한 상기 반도체 소자의 제조 방법은 상기 제1 도전형 바디를 관통하여 상기 제2 도전형 웰까지 확장되는 수직형 제2 게이트를 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 소스 및 드레인 사이에 멀티 전류 흐름 통로를 형성함으로써 소스 및 드레인 사이의 온 저항을 감소시킬 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 LDMOS(Lateral Diffused Metal-Oxide Semiconductor) 소자의 단면도를 나타낸다. 도 1을 참조하면, LDMOS 소자는 제1 도전형 반도체 기판(110)에 형성되는 제2 도전형 제1 에피층(115), 제2 도전형 웰(120), 소자 분리막(125), 제2 도전형 제2 에피층(130), 제1 도전형 바디(135), 제2 도전형 소스 및 드레인(140, 160), 제1 게이트(142), 및 제2 게이트(150)를 포함한다. 이때 제1 도전형은 P형이고, 제2 도전형은 N형일 수 있다.
제2 도전형 제1 에피층(115)은 제1 도전형 반도체 기판(110) 상부에 형성되며, 제2 도전형 웰(120)은 제2 도전형 제1 에피층(115) 상부에 형성된다.
소자 분리막(125)은 제2 도전형 웰(120) 표면의 일부 영역 내에 형성된다. 제2 도전형 제2 에피층(130)은 소자 분리막이 형성된 제2 도전형 웰(120) 표면 전면에 형성된다. 도 1에 도시된 소자 분리막(125)은 STI(Shallow Trench Isolation) 방식에 의해 형성되는 구조이지만, 본원 발명은 이에 한정되는 것은 아니고, 소자 분리막은 LOCOS(LOCal Oxidation of Silicon) 방식에 의한 필드 산화막 형태일 수 있다. 이때 소자 분리막(125) 상부에도 제2 도전형 제2 에피층(130)이 형성된다.
제1 도전형 바디(135)는 제2 도전형 제2 에피층(130)이 형성된 제2 도전형 웰(120) 표면의 다른 일부 영역에 형성된다. 제1 게이트(142)는 제1 도전형 바디(135)의 일부 영역을 관통하여 제2 도전형 웰(120)까지 확장되는 수직 형태(vertical type)로 형성된다. 예컨대, 제1 게이트(142)는 제1 도전형 바디(135)를 관통하는 트랜치 내부 표면에 형성되는 제1 게이트 산화막(145) 및 트랜치를 갭필하도록 제1 게이트 산화막(145) 상에 형성되는 게이트 전극(147)을 포함할 수 있다.
제2 게이트(150)는 소자 분리막(125)과 제1 도전형 바디(135) 각각과 일부 오버랩(overlap)되도록 제2 도전형 제2 에피층(130) 상에 형성된다. 예컨대, 제2 게이트(150)의 일 측의 일부 영역은 소자 분리막(125)의 일 측의 일부 영역과 오버랩되고, 제2 게이트(150)의 다른 일 측의 일부 영역은 제1 도전형 바디(135)의 일부와 오버랩되도록 제2 도전형 제2 에피층(130) 상에 형성될 수 있다.
제2 게이트(150)는 순차적으로 적층되는 제2 게이트 산화막(152)과 제2 게이트 전극(155), 및 제2 게이트 전극(155)의 측벽에 형성되는 스페이서(spacer, 157)를 포함할 수 있다.
드레인(140)은 소자 분리막(125)의 다른 일 측의 제2 도전형 제2 에피층(130)이 형성된 제2 도전형 웰(120) 표면에 형성된다. 소스(160)는 제2 게이트(150)의 다른 일 측에 인접한 제1 도전형 바디(135) 표면 내에 형성된다. 예컨대, 소스(160)는 제1 게이트(142)와 제2 게이트(150) 사이의 제1 도전형 바디(135) 표면 내에 형성될 수 있다.
소스(160) 및 드레인(140) 사이의 소자 분리막(125) 상부에 형성되는 제2 에피층(130)은 전류 흐름 통로(current flow path, 171)를 형성할 수 있다.
도 2는 본원 발명의 다른 실시 예에 따른 LDMOS(Lateral Diffused Metal-Oxide Semiconductor) 소자의 단면도를 나타낸다. 도 2에 도시된 LDMOS는 도 1에 도시된 제2 도전형 제1 에피층(115) 대신에 제1 도전형 매몰층(Buried Layer, 210)이 형성된다. 즉 제1 도전형 반도체 기판(110)과 제2 도전형 웰(120) 사이에 제2 도전형 매몰층(N-Buried Layer, NBL)이 형성될 수 있다.
도 1 및 도 2에 도시된 LDMOS(Lateral Diffused Metal-Oxide Semiconductor)는 소자 분리막(125) 하단 둘레로 형성되는 제1 전류 흐름 통로(170)를 형성함은 물론 소자 분리막(125) 형성 후 제2 도전형 제2 에피층(130)을 형성함으로써 소자 분리막(125) 상단의 제2 도전형 제2 에피층(130)을 통과하는 제2 전류 흐름 통로(171)를 추가적으로 형성한다. 또한 소스(160)에 인접하는 수직형 제1 게이트(142)를 형성함으로써 추가적인 제3 전류 흐름 통로(172)를 형성할 수 있다.
이와 같이 본원 발명의 LDMOS는 제1 내지 제3 전류 흐름 통로들(170 내지 172)을 포함하는 멀티 전류 흐름 통로를 형성함으로써 소스(160) 및 드레인(140) 사이의 온 저항(Ron, 예컨대, specific on-resistance)을 감소시킬 수 있다.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 공정 단면도를 나타낸다.
먼저 도 3a에 도시된 바와 같이, 제1 도전형 반도체 기판(310)을 준비한다. 그리고 제1 도전형 반도체 기판(310) 상에 제2 도전형 에피층을 성장시킨다. 예컨대, 제2 도전형 에피층은 에피텍셜 성장법에 의하여 형성할 수 있다. 이때 제1 도전형은 P형이고, 제2 도전형은 N형일 수 있다.
성장시킨 제2 도전형 에피층 내에 제2 도전형 불순물을 주입하고 확산시켜 제2 도전형 에피층 상부 영역에 제2 도전형 웰(325), 예컨대 N형 웰(325)을 형성한다. 즉 주입된 불순물이 제2 도전형 에피층(320)의 상부 영역에만 확산되어 제2 도전형 웰(325)을 형성할 수 있다. 이로 인하여 성장시킨 제2 도전형 에피층 상부 영역에는 제2 도전형 웰(325)이 형성되고, 하부 영역에는 제2 도전형 제1 에피층이 형성될 수 있다. 즉 반도체 기판(310)에 제2 도전형 제1 에피층(320) 및 제2 도전형 웰(325)이 순차로 적층된 구조가 형성될 수 있다.
도 3a에는 반도체 기판(310)에 제2 도전형 제1 에피층(320) 및 제2 도전형 웰(325)이 순차로 적층된 구조가 도시되었지만, 본원 발명의 실시 예는 이에 한정되는 것은 아니며, 도 2에 도시된 바와 같이 반도체 기판(310)에 제2 도전형 매몰층(210) 및 제2 도전형 웰(120)이 순차로 적층된 구조를 형성할 수 있다. 예컨대, 반도체 기판(110) 표면에 제2 도전형 불순물을 주입한 후 제2 도전형 불순물이 주입된 반도체 기판(110) 상에 제2 도전형 에피층을 성장시킨다. 그리고 성장된 제2 도전형 에피층 상부 영역에 제2 도전형 불순물을 추가적으로 주입한다. 그리고 반도체 기판(110) 및 제2 도전형 에피층 상부 영역 각각에 주입된 불순물에 대한 확산 공정을 수행하여 제2 도전형 에피층 하부 영역에는 제2 도전형 매몰층(210)을 형성하고, 상부 영역에는 제2 도전형 웰(120)을 형성할 수 있다.
다음으로 제2 도전형 웰(325) 표면에 소자 분리막(330)을 형성한다. 소자 분리막(330)은 STI(Shallow Trench Isolation) 방식에 의해 형성되거나, LOCOS 방식에 의하여 필드 산화막 형태로 형성될 수 있다.
다음으로 도 3b에 도시된 바와 같이, 소자 분리막(330)이 형성된 제2 도전 웰(325) 전면에 제2 도전형 제2 에피층(335)을 형성한다. 이때 제2 도전형 제2 에피층(335)의 두께는 제2 도전형 제1 에피층(320)의 두께보다 작을 수 있다. 이때 제2 도전형 제2 에피층(335)은 소자 분리막(330) 상부에도 형성된다.
다음으로 도 3c에 도시된 바와 같이, 제2 도전형 제2 에피층(335) 및 제2 도전형 웰(325) 일부 영역에 선택적으로 제1 도전형 불순물을 주입하여 소자 분리막(330)과 이격하는 제1 도전형 바디(340, 예컨대, P형 바디)를 형성한다. 제1 도전형 바디(340)는 제2 도전형 제2 에피층(335) 및 제2 도전형 웰(325)의 표면 일부 영역 내에 형성될 수 있다.
다음으로 도 3d에 도시된 바와 같이, 제1 도전형 바디(340)의 일부 영역을 관통하는 트랜치를 제2 도전형 제2 에피층(335)이 형성된 제2 도전형 웰(325) 내에 형성한다. 예컨대, 포토리쏘그라피(photolithography) 공정을 이용하여 제1 도전형 바디(340) 상부에 형성되는 제2 도전형 제2 에피층(335)의 일부를 노출시키는 포토 레지스트 패턴(미도시)을 형성한다. 포토 레지스트 패턴을 마스크로 이용하여 제2 도전형 제2 에피층(335), 제1 도전형 바디(340), 및 제2 도전형 웰(325)을 순차적으로 식각하여 제1 도전형 바디(340)를 관통하여 제2 도전형 웰(325)까지 확장되는 트랜치를 할 수 있다. 이때 형성되는 트랜치(350)의 바닥은 제1 도전형 바디(340)의 밑면보다 낮으며, 제2 도전형 제1 에피층(320)보다 높게 형성될 수 있다.
다음으로 도 3e에 도시된 바와 같이, 트랜치(350) 내부에 수직형 제1 게이트(360)를 형성한다. 수직형 제1 게이트(360)는 게이트 산화막(362) 및 게이트 전극(364)을 포함할 수 있다.
예컨대, 트랜치(350) 내부 표면에 제1 게이트 산화막(362)을 형성한다. 예컨대, 열 산화 공정을 수행하여 트랜치(350) 내부 표면에 제1 게이트 산화막(362)을 형성할 수 있다. 이어서 제1 게이트 산화막(362)이 형성된 트랜치(350) 내부에 폴리 실리콘을 매립하여 제1 게이트 전극(364)을 형성한다.
다음으로 도 3f에 도시된 바와 같이, 수직형 게이트(360)가 형성되는 제2 도전형 제2 에피층(335) 상에 제2 게이트(370)를 형성한다. 제2 게이트(370)는 제2 게이트 산화막(372), 제2 게이트 전극(376), 및 스페이서(374)를 포함할 수 있다.
예컨대, 수직형 게이트(360)가 형성되는 제2 도전형 제2 에피층(335) 전면에 산화막 및 폴리 실리콘을 순차적으로 형성한다. 포토 및 식각 공정을 이용하여 산화막 및 폴리 실리콘을 패터닝하여 소자 분리막(330) 및 제1 도전형 바디(340) 각각과 일부 오버랩(overlap)되는 제2 게이트 산화막(372)과 제2 게이트 전극(376)을 형성한다.
이때 제2 게이트(370)의 일 측의 일부는 소자 분리막(330)의 일 측의 일부 영역과 오버랩되고, 다른 일 측의 일부는 제1 도전형 바디(340)의 일부와 오버랩되도록 형성될 수 있다. 예컨대, 제2 게이트 산화막(372)과 제2 게이트 전극(376) 각각의 일 측은 소자 분리막(330)의 일 측과 오버랩되고, 다른 일 측은 제1 도전형 바디(340)의 일부와 오버랩되도록 패터닝될 수 있다.
그리고 제2 게이트 산화막(372)과 제2 게이트 전극(376)의 측벽에 스페이서(374)를 형성한다.
다음으로 상기 제2 게이트(370)에 인접한 제1 도전형 바디(340)의 내부 표면에 소스(384)를 형성하고, 소자 분리막(335)의 다른 일 측에 인접한 제2 도전형 제2 에피층(335) 및 제2 도전형 웰(325) 내부 표면에 드레인(382)을 형성한다. 이때 소스(384) 및 드레인(382)은 한 번의 불순물 이온 주입 공정을 수행하여 동시에 형성될 수 있다.
이와 같이 본원 발명의 반도체 소자, 즉 LDMOS 소자의 제조 방법은 소자 분리막이 형성된 반도체 기판 상에 추가적인 에피층을 형성하고, 형성된 추가적인 에피층을 통과하는 전류 흐름 통로를 형성하여 전체적인 전류 밀도를 향상시킬 수 있다.
또한 소스에 인접하는 추가적인 수직 게이트를 형성하여 추가적인 전류 흐름 통로를 구현함으로써 전체적인 전류 밀도를 향상시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변 형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시 예에 따른 LDMOS 소자의 단면도를 나타낸다.
도 2는 본원 발명의 다른 실시 예에 따른 LDMOS 소자의 단면도를 나타낸다.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 공정 단면도를 나타낸다.

Claims (14)

  1. 소자 분리막이 형성된 제1 도전형 반도체 기판 표면 전면에 형성되는 제2 도전형 제1 에피층;
    상기 제2 도전형 제1 에피층 상에 형성되고, 상기 소자 분리막 일 측의 일부와 오버랩되도록 형성되는 제1 게이트; 및
    상기 제1 게이트 양 측의 반도체 기판에 형성되는 소스 및 드레인을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 반도체 소자는,
    상기 소스에 인접한 반도체 기판 내부에 형성되는 수직형 제2 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 반도체 소자는,
    상기 반도체 기판에 형성되는 제2 도전형 제2 에피층; 및
    상기 제2 도전형 제2 에피층 상부의 반도체 기판에 형성되는 제2 도전형 웰을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서, 상기 반도체 소자는,
    상기 제1 게이트 일 측의 일부와 오버랩되도록 상기 제2 도전형 웰 내부 표 면에 형성되는 제1 도전형 바디를 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서, 상기 반도체 소자는,
    상기 제1 도전형 바디를 관통하여 상기 제2 도전형 웰까지 확장되는 수직형 제2 게이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 수직형 제2 게이트는,
    상기 제1 도전형 바디를 관통하여 상기 제2 도전형 웰까지 확장되어 형성되는 트랜치;
    상기 트랜치 내부 표면에 형성되는 게이트 산화막; 및
    상기 트랜치가 매립되도록 상기 게이트 산화막 상에 형성되는 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제4항에 있어서, 상기 소스는,
    상기 제1 게이트 일 측에 인접한 제1 도전형 바디 표면에 형성되는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서, 상기 드레인은,
    상기 소자 분리막의 다른 일 측의 제2 도전형 웰 내부 표면에 형성되는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서, 상기 반도체 소자는,
    상기 반도체 기판 내에 형성되는 제2 도전형 매몰층; 및
    상기 제2 도전형 매몰층 상부의 반도체 기판 내에 형성되는 제2 도전형 웰을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 소자 분리막이 형성된 제1 도전형 반도체 기판 상에 제2 도전형 제1 에피층을 형성하는 단계;
    상기 소자 분리막 일 측의 일부와 오버랩되도록 상기 제1 에피층 상에 제1 게이트를 형성하는 단계; 및
    상기 제1 게이트 양 측의 반도체 기판에 소스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 반도체 기판은 순차적으로 수직 적층되는 제2 도전형 제2 에피층 및 제2 도전형 웰을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제10항에 있어서, 상기 반도체 소자의 제조 방법은,
    상기 소스에 인접한 반도체 기판 내부에 수직형 제2 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제11항에 있어서, 상기 반도체 소자의 제조 방법은,
    상기 제1 게이트 일 측의 일부와 오버랩되도록 상기 제2 도전형 웰 내부 표면에 제1 도전형 바디(Body)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서, 상기 반도체 소자의 제조 방법은,
    상기 제1 도전형 바디를 관통하여 상기 제2 도전형 웰까지 확장되는 수직형 제2 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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US10084079B2 (en) 2015-06-16 2018-09-25 Samsung Electronics Co., Ltd. Semiconductor device having a drift region with non-uniform impurity concentration profile

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