KR20110078978A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR20110078978A KR1020090135915A KR20090135915A KR20110078978A KR 20110078978 A KR20110078978 A KR 20110078978A KR 1020090135915 A KR1020090135915 A KR 1020090135915A KR 20090135915 A KR20090135915 A KR 20090135915A KR 20110078978 A KR20110078978 A KR 20110078978A
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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자의 제조 방법은 제1 도전형 반도체 기판에 제2 도전형 고전압 웰(WELL)을 형성하는 단계, 상기 제1 도전형 반도체 기판을 식각하여 상기 제2 도전형 고전압 웰에 홈을 형성하는 단계, 상기 홈 및 이와 인접하는 제2 도전형 고전압 웰의 일 영역을 노출시키는 제1 하드 마스크를 형성하는 단계, 산화 공정을 수행하여 상기 제1 하드 마스크에 의해 노출되는 홈 및 이와 인접하는 제2 도전형 고전압 웰 표면에 필드 산화물을 형성하는 단계, 상기 제1 하드 마스크를 제거한 후 상기 필드 산화물 일 측의 제2 도전형 고전압 웰 내에 상기 필드 산화물과 이격되는 제1 도전형 바디를 형성하는 단계, 상기 필드 산화물 다른 일측의 제2 도전형 고전압 웰 내에 상기 필드 산화물과 인접하는 제2 도전형 웰을 형성하는 단계, 상기 필드 산화물 일 측 상부, 및 상기 필드 산화물 일 측에 인접한 제2 도전형 고전압 웰과 제1 도전형 바디의 일부 영역 상에 게이트를 형성하는 단계, 및 상기 제1 도전형 바디 내에 소스를 형성하고, 제2 도전형 웰 내에 드레인을 형성하는 단계를 포함한다.
LDMOS(lateral diffused MOS), 필드 산화물(Field Oxide).

Description

반도체 소자 및 그 제조 방법{A semiconductor device and a method of manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 LDMOS(lateral diffused MOS)와 같은 고전압 반도체 소자 및 그 제조 방법에 관한 것이다.
전력용 반도체 소자로는 반도체의 이론적 항복 전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다. 이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 반도체 소자가 필요하게 되고, 이러한 고전압용 반도체 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.
LDMOS(lateral diffused MOS)는 상기 고전압용 반도체 소자 중에서 대표적인 고전압용 MOS이다. LDMOS는 전류를 수평으로 흐르게 하기 위하여 드레인(Drain)을 수평으로 배치하고 드리프트(Drift) 영역을 채널과 드레인 사이에 두어 높은 브레이크다운 전압(Breakdown Voltage)을 확보할 수 있다.
도 1은 일반적인 LDMOS(laterally diffused metal oxide semiconductor)를 나타내는 단면도이다. 도 1을 참조하면, LDMOS는 반도체 기판(110) 내에 형성되는 고전압 N형 웰(120), 내압특성 향상을 위하여 반도체 기판(110) 표면에 형성되는 필드 산화물(130), 필드 산화물(130) 일 측의 고전압 N형 웰(120) 내에 형성되는 P형 바디(P-Body, 140), 필드 산화물(130) 타 측의 고전압 N형 웰(120) 내에 형성되는 저전압 N형 웰(145), P형 바디(140) 내에 형성되는 소스 영역(152)과 이에 인접하여 형성되는 소스 콘택 영역(154), 저전압 N형 웰(145) 내에 형성되는 드레인 영역(160), 반도체 기판(110) 상에 형성되는 게이트 절연막(172), 및 게이트 절연막(172)과 필드 산화물(130)의 일부 상에 걸쳐 형성되는 게이트 전극(174)을 포함한다.
게이트 전극(174)과 필드 산화물(130)이 인접하는 기판 영역(A)은 전기장이 집중되므로 임펙트 이온화의 영향이 크며, 필드 산화물(130)의 두께 따라 LDMOS 트랜지스터의 온 저항 특성 및 브레이크 다운 전압 특성이 변한다. 일반적으로 필드 산화물(130)은 LOCOS(LOCal Oxidation of Silicon) 공정을 통하여 형성되며 필드 산화물(130)의 두께 및 형태는 전 웨이퍼를 걸쳐 동일하다. 이와 같이 LDOMS의 드레인 전압(Vd)에 상관없이 필드 산화물(130)의 형태가 고정적이다.
본 발명이 이루고자 하는 기술적 과제는 소스 및 드레인 사이의 온 저항을 줄일 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 제1 도전형 반도체 기판에 제2 도전형 고전압 웰(WELL)을 형성하는 단계, 상기 제1 도전형 반도체 기판을 식각하여 상기 제2 도전형 고전압 웰에 홈을 형성하는 단계, 상기 홈 및 이와 인접하는 제2 도전형 고전압 웰의 일 영역을 노출시키는 제1 하드 마스크를 형성하는 단계, 산화 공정을 수행하여 상기 제1 하드 마스크에 의해 노출되는 홈 및 이와 인접하는 제2 도전형 고전압 웰 표면에 필드 산화물을 형성하는 단계, 상기 제1 하드 마스크를 제거한 후 상기 필드 산화물 일 측의 제2 도전형 고전압 웰 내에 상기 필드 산화물과 이격되는 제1 도전형 바디를 형성하는 단계, 상기 필드 산화물 다른 일측의 제2 도전형 고전압 웰 내에 상기 필드 산화물과 인접하는 제2 도전형 웰을 형성하는 단계, 상기 필드 산화물 일 측 상부, 및 상기 필드 산화물 일 측에 인접한 제2 도전형 고전압 웰과 제1 도전형 바디의 일부 영역 상에 게이트를 형성하는 단계, 및 상기 제1 도전형 바디 내에 소스를 형성하고, 제2 도전형 웰 내에 드레인을 형성하는 단계를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 소자는 제1 도전형 반도체 기판에 형성되는 제2 도전형 고전압 웰, 상기 제2 도전 형 고전압 웰 내에 형성되는 홈, 상기 홈 및 이와 인접한 제2 도전형 고전압 웰 표면에 형성되는 필드 산화물, 상기 필드 산화물의 일 측의 제2 도전형 고전압 웰 내에 상기 필드 산화물과 이격되어 형성되는 제1 도전형 바디, 상기 필드 산화물의 타 측의 제2 도전형 고전압 웰 내에 상기 필드 산화물과 인접하여 형성되는 제2 도전형 웰, 상기 필드 산화물의 일 측 상부 및 필드 산화물의 일 측에 인접한 제2 도전형 고전압 웰과 제1 도전형 바디의 일부 영역 상에 형성되는 게이트, 및 상기 제1 도전형 바디 및 상기 제2 도전형 웰 각각에 형성되는 소스 및 드레인을 포함한다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 소스 및 드레인 사이의 필드 산화물이 단차를 갖도록 함으로써, 전류 경로를 감소시켜 소스 및 드레인 사이의 온 저항을 줄이고, 전기장을 분산시켜 브레이크 다운 전압을 증가시킬 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
먼저 도 2a에 도시된 바와 같이, 제1 도전형(예컨대, P형) 반도체 기판(210) 에 임플란트 공정을 수행하여 제2 도전형 고전압 웰(215)을 형성한다.
그리고 제1 도전형 반도체 기판(210) 상에 제2 도전형 고전압 웰(215)의 일 영역을 노출시키는 제1 개구부(A)를 갖는 제1 하드 마스크(220)를 형성한다. 예컨대, 제1 도전형 반도체 기판(210) 상에 열산화(thermal oxidation) 또는 증착법(deposition)에 의하여 제1 산화막(미도시)을 형성한다. 그리고 포토리쏘그라피(photolithography) 공정을 수행하여 제1 산화막의 일부를 노출하는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각 마스크로 이용하여 제1 산화막을 식각하여 제2 도전형 고전압 웰(215)의 일 영역을 노출시키는 제1 개구부(A)를 갖는 제1 하드 마스크(220)를 형성한다.
다음으로 도 2b에 도시된 바와 같이, 제1 하드 마스크(220)를 식각 마스크로 이용하여 노출되는 제2 도전형 고전압 웰(215)을 일부 식각하여 제1 도전형 반도체 기판과 단차를 갖는 홈을 형성한다. 이때 형성하는 홈의 깊이를 조절하여 추후에 형성되는 필드 산화막의 단차를 조절할 수 있다.
그리고 홈이 형성된 제1 도전형 반도체 기판(210)에 산화(oxidation)에 의하여 산화물(oxide)을 성장시켜 제2 산화막(125)을 형성한다. 이때 제2 산화막(125)은 제1 하드 마스크 및 산화에 의하여 성장된 산화물을 모두 포함하며, 제1 하드 마스크에 의해 노출되는 홈 내부에도 형성된다. 제2 산화막(125)을 형성하는 이유는 홈 형성을 위한 식각 공정에 의하여 손상을 받은 제1 도전형 반도체 기판(210) 부분을 치유 또는 보상하기 위함이다.
다음으로 도 2c에 도시된 바와 같이, 산화물 스트립(Oxide Strip) 공정을 수 행하여 제2 산화막(125)을 제거하여 홈(A')이 형성된 제1 도전형 반도체 기판(210)을 노출시킨다. 이때 노출되는 홈(A')의 폭은 제1 개구부(A)와 동일하다.
다음으로 도 2d에 도시된 바와 같이, 홈(A')이 형성된 제1 도전형 반도체 기판(210)에 제2 개구부(B)를 갖는 제2 하드 마스크(230)를 형성한다. 제2 개구부(B)는 홈(A')을 노출시키도록 제1 도전형 반도체 기판(210) 상에 정렬되며, 제2 개구부(B)의 크기는 홈(A')의 크기보다 크다.
따라서 제2 개구부(B)는 홈(A') 및 이와 인접하는 제2 도전형 고전압 웰(215)의 다른 일부 영역(C)을 노출시킨다. 이때 제2 개구부(B)에 의하여 노출되는 홈(A')과 반도체 기판(210) 표면은 단차를 갖는다.
다음으로 도 2e에 도시된 바와 같이, 제2 하드 마스크(B)에 의해 노출되는 반도체 기판(210)에 산화(oxidation)에 의하여 필드 산화물(235)를 형성한다. 이때 형성되는 필드 산화물(235)은 홈(A') 내부 및 홈과 인접하는 제2 도전형 고전압 웰(215) 표면에 형성되며, 홈(A') 내부에 형성되는 필드 산화물과 홈(A')과 인접하는 제2 도전형 고전압 웰(215) 표면에 형성되는 필드 산화물 사이에 단차가 있다.
다음으로 도 2f에 도시된 바와 같이, 제2 하드 마스크(B)를 식각하여 제거한다. 그리고 제1 도전형 불순물을 임플란트하여 필드 산화물(235)의 일 측의 제2 도전형 고전압 웰(215) 내에 필드 산화물(235)과 이격되는 제1 도전형 바디(240)를 형성한다. 그리고 제2 도전형 불순물을 임플란트하여 필드 산화물(235)의 다른 일측의 제2 도전형 고전압 웰(215) 내에 필드 산화물(235)과 인접하는 제2 도전형 웰(245)을 형성한다.
그리고 필드 산화물(235)의 일 측 상부, 및 필드 산화물(235)의 일 측에 인접한 제2 도전형 고전압 웰(215)과 제1 도전형 바디(240)의 일부 영역 상에 게이트(250)를 형성하고, 게이트(250)의 측벽에 스페이서를 형성한다. 이때 게이트(250)는 게이트 산화막(245) 및 게이트 전극(247)이 적층된 구조이다.
다음으로 제2 도전형 불순물을 제1 도전형 바디(240) 및 제2 도전형 웰(245) 각각에 주입하여 제1 도전형 바디(240) 내에 소스(262)를 형성하고, 제2 도전형 웰(245) 내에 드레인(264)을 형성한다.
도 2f를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 제1 도전형 반도체 기판(210)에 형성되는 제2 도전형 고전압 웰(215), 제2 도전형 고전압 웰(215) 내에 형성되는 홈(A'), 홈 및 이와 인접한 제2 도전형 고전압 웰(215) 표면에 형성되는 단차를 갖는 필드 산화물(235), 필드 산화물(235)의 일 측의 제2 도전형 고전압 웰(215) 내에 필드 산화물(235)과 이격되어 형성되는 제1 도전형 바디(240), 필드 산화물(235)의 타 측의 제2 도전형 고전압 웰(215) 내에 필드 산화물(235)과 인접하여 형성되는 제2 도전형 웰(245), 필드 산화물(235)의 일 측 상부 및 필드 산화물(235)의 일 측에 인접한 제2 도전형 고전압 웰(215)과 제1 도전형 바디(240)의 일부 영역 상에 형성되는 게이트(250), 제1 도전형 바디 내에 형성되는 소스, 및 제2 도전형 웰(245) 내에 형성되는 드레인(264)을 포함한다.
이때 필드 산화물(235)은 게이트(250)와 오버랩되는 부분은 홈 내부에 형성되고, 게이트와 오버랩되지 않는 부분이 제2 도전형 고전압 웰(215) 표면에 형성될 수 있다. 즉 게이트(250)와 오버랩되는 필드 산화물(235) 부분과 게이트(250)와 오 버랩되지 않는 필드 산화물(235) 부분 사이에는 단차가 존재한다.
상술한 바와 같이 본원 발명의 실시 예에 따른 반도체 소자는 소스 및 드레인 사이의 필드 산화물이 단차를 갖도록 함으로써, 전류 경로를 감소시켜 소스 및 드레인 사이의 온 저항을 줄이고, 전기장을 분산시켜 브레이크 다운 전압을 증가시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 LDMOS를 나타내는 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.

Claims (6)

  1. 제1 도전형 반도체 기판에 제2 도전형 고전압 웰(WELL)을 형성하는 단계;
    상기 제1 도전형 반도체 기판을 식각하여 상기 제2 도전형 고전압 웰에 홈을 형성하는 단계;
    상기 홈 및 이와 인접하는 제2 도전형 고전압 웰의 일 영역을 노출시키는 제1 하드 마스크를 형성하는 단계;
    산화 공정을 수행하여 상기 제1 하드 마스크에 의해 노출되는 홈 및 이와 인접하는 제2 도전형 고전압 웰 표면에 필드 산화물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 반도체 소자의 제조 방법은,
    상기 제1 하드 마스크를 제거한 후 상기 필드 산화물 일 측의 제2 도전형 고전압 웰 내에 상기 필드 산화물과 이격되는 제1 도전형 바디를 형성하는 단계;
    상기 필드 산화물 다른 일측의 제2 도전형 고전압 웰 내에 상기 필드 산화물과 인접하는 제2 도전형 웰을 형성하는 단계;
    상기 필드 산화물 일 측 상부, 및 상기 필드 산화물 일 측에 인접한 제2 도전형 고전압 웰과 제1 도전형 바디의 일부 영역 상에 게이트를 형성하는 단계; 및
    상기 제1 도전형 바디 내에 소스를 형성하고, 제2 도전형 웰 내에 드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 제2 도전형 고전압 웰에 홈을 형성하는 단계는,
    상기 제2 도전형 고전압 웰의 다른 영역을 노출시키는 제2 하드 마스크를 형성하는 단계;
    상기 제2 하드 마스크를 식각 마스크로 이용하여 상기 제2 도전형 고전압 웰을 식각하여 상기 제1 도전형 반도체 기판과 단차를 갖는 상기 홈을 형성하는 단계;
    상기 홈이 형성된 제1 도전형 반도체 기판에 산화(oxidation)에 의하여 산화막을 성장시키는 단계; 및
    성장된 산화막을 식각하여 상기 홈이 형성된 반도체 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 도전형 반도체 기판에 형성되는 제2 도전형 고전압 웰;
    상기 제2 도전형 고전압 웰 내에 형성되는 홈;
    상기 홈 및 이와 인접한 제2 도전형 고전압 웰 표면에 형성되는 필드 산화물;
    상기 필드 산화물의 일 측의 제2 도전형 고전압 웰 내에 상기 필드 산화물과 이격되어 형성되는 제1 도전형 바디;
    상기 필드 산화물의 타 측의 제2 도전형 고전압 웰 내에 상기 필드 산화물과 인접하여 형성되는 제2 도전형 웰;
    상기 필드 산화물의 일 측 상부 및 필드 산화물의 일 측에 인접한 제2 도전형 고전압 웰과 제1 도전형 바디의 일부 영역 상에 형성되는 게이트; 및
    상기 제1 도전형 바디 및 상기 제2 도전형 웰 각각에 형성되는 소스 및 드레인을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서, 상기 필드 산화물은,
    상기 게이트와 오버랩되는 부분은 홈 내부에 형성되고, 상기 게이트와 오버랩되지 않는 부분은 제2 도전형 고전압 웰 표면에 형성되는 것을 특징으로 하는 반도체 소자.
  6. 제4항에 있어서,
    상기 게이트와 오버랩되는 필드 산화물 부분과 상기 게이트와 오버랩되지 않는 필드 산화물 부분 사이에는 단차가 존재하는 것을 특징으로 하는 반도체 소자.
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* Cited by examiner, † Cited by third party
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CN108155227A (zh) * 2017-12-14 2018-06-12 杰华特微电子（杭州）有限公司 横向双扩散晶体管及其制造方法
CN108878294A (zh) * 2018-06-14 2018-11-23 杰华特微电子（张家港）有限公司 横向双扩散晶体管及其制造方法

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