JP6490679B2 - 複数の注入層をもつ高電圧電界効果トランジスタ - Google Patents

複数の注入層をもつ高電圧電界効果トランジスタ Download PDF

Info

Publication number
JP6490679B2
JP6490679B2 JP2016525370A JP2016525370A JP6490679B2 JP 6490679 B2 JP6490679 B2 JP 6490679B2 JP 2016525370 A JP2016525370 A JP 2016525370A JP 2016525370 A JP2016525370 A JP 2016525370A JP 6490679 B2 JP6490679 B2 JP 6490679B2
Authority
JP
Japan
Prior art keywords
layer
oxide layer
type
region
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016525370A
Other languages
English (en)
Other versions
JP2016526804A5 (ja
JP2016526804A (ja
Inventor
ヴィジェイ パーササラサイ
ヴィジェイ パーササラサイ
スジット バネルジー
スジット バネルジー
Original Assignee
パワー・インテグレーションズ・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パワー・インテグレーションズ・インコーポレーテッド filed Critical パワー・インテグレーションズ・インコーポレーテッド
Publication of JP2016526804A publication Critical patent/JP2016526804A/ja
Publication of JP2016526804A5 publication Critical patent/JP2016526804A5/ja
Application granted granted Critical
Publication of JP6490679B2 publication Critical patent/JP6490679B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本開示は、電界効果トランジスタの製造に関し、より詳細には、高電圧電界効果トランジスタの製造に関する。
高電圧電界効果トランジスタ（ＨＶＦＥＴ；ｈｉｇｈ−ｖｏｌｔａｇｅ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）は、電力変換回路などの様々な異なる回路用途に使用され得る。例えば、ＨＶＦＥＴは、電力変換回路の電力スイッチとして使用され得る。ＨＶＦＥＴ電力スイッチを含む例示的な電力変換器の形態は、非絶縁電力変換器形態（例えば、バック型変換器またはブースト型変換器）及び絶縁電力変換器形態（例えば、フライバック型変換器）を含み得るが、これらに限定されない。
ＨＶＦＥＴは、電力変換回路内で、動作中に、高電圧及び電流にさらされ得る。例えば、ＨＶＦＥＴは、動作中、何百ものボルト（例えば、７００〜８００Ｖ）にさらされ得る。そのため、ＨＶＦＥＴは、高い絶縁破壊電圧をもつように設計され得る。ＨＶＦＥＴは、また、電力変換回路の動作中の伝導損を最小化するため、比較的低いオン抵抗をもつように設計され得る。
本開示の非限定的かつ非網羅的な実施形態が、以下の図を参照しながら説明され、同様の参照番号は、異なる図の中の同様の部分を参照し得る。
図１は、高電圧電界効果トランジスタ（ＨＶＦＥＴ）の断面側面図を示す。 図２は、図１のＨＶＦＥＴの製造を説明するフロー図である。 図３は、図１のＨＶＦＥＴのドレイン領域と本体領域とを含む基板の断面側面図を示す。 図４は、薄い酸化物層を含む基板の断面側面図を示す。 図５は、図１のＨＶＦＥＴの注入層を注入形成するために使用されるイオン注入工程の断面側面図を示す。 図６は、厚い酸化物層を含む基板の断面側面図を示す。 図７は、エッチングされた厚い酸化物層及びエッチングされた薄い酸化物層を含む基板の断面側面図を示す。 図８は、代替的なＨＶＦＥＴの断面側面図を示す。
対応する参照符号は、図面の複数の図にわたって、対応する構成要素を示し得る。当業者であれば、図中の要素は、簡潔かつ明確であるように描かれていること、及び、必ずしも一定の縮尺で描かれていないことを理解すると考えられる。例えば、本開示の様々な実施形態をより理解しやすくするため、図中のいくつかの要素の寸法が、他の要素より誇張されている場合がある。さらに、市販に適した実施形態で有用または必要な、一般的だがよく理解されている要素は、多くの場合、本開示の様々な実施形態の図が見づらくならないように、描かれていない。
以下の説明では、本発明を十分に理解できるように多くの具体的な詳細事項が記載されている。しかし、本発明を実施する際に具体的な詳細事項を必ずしも使用する必要がないことが、当業者には明らかだと考えられる。他の例では、よく知られた材料または方法は、本発明が理解しにくくならないように、詳細には説明されていない。
本明細書中での、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例（ｏｎｅ ｅｘａｍｐｌｅ）」または「例（ａｎ ｅｘａｍｐｌｅ）」についての言及は、実施形態または例に関連して説明されている特定の特徴、構造または特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所における「一実施形態において（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例（ｏｎｅ ｅｘａｍｐｌｅ）」または「例（ａｎ ｅｘａｍｐｌｅ）」という語句の出現は、必ずしもすべてが同じ実施形態または実施例を参照しているわけではない。さらに、特定の特徴、構造または特性は、１つ以上の実施形態または実施例において、任意の適切な組み合わせ及び／または部分的組み合せで組み合わされてもよい。
本開示の高電圧電界効果トランジスタ（ＨＶＦＥＴ）は、基板（例えば、ドープされたシリコン基板）上に製造され得る。一般的に、ＨＶＦＥＴを形成するために使用される処理工程は、基板の表面で実施され得る。例えば、ＨＶＦＥＴを製造するために使用されるドーピング工程、パターン形成工程、及び層形成工程は、基板の表面で実施され得る。
ＨＶＦＥＴは、基板内に形成された、ドレイン領域（例えば、図１のドレイン領域１０４）、ソース領域（例えば、図１のソース領域１０８）、及び本体領域（例えば、図１の本体領域１０６）を含む。ドレイン領域及びソース領域は、本体領域により互いから離間され得る。ドレイン領域は、基板内に形成されたドープ領域（例えば、ｎウェル）を含み得る。本体領域は、ドレイン領域に隣接した、基板内に形成されたドープ領域（例えば、ｐウェル）であり得る。本体領域の一部がソース領域とドレイン領域との間に配設されるように、ソース領域は、本体領域中に形成されたドープ領域（例えば、Ｐ＋及びＮ＋ドープ領域）であり得る。
様々な異なる層が、基板の表面上方に形成され得る。ゲート酸化物層及びゲート電極が、ソース領域とドレイン領域との間に配設された本体領域の一部の上部の上方に形成され得る。ゲート電極及びゲート酸化物の下方の本体領域の一部が、ＨＶＦＥＴのチャネル領域を形成し得る。ソース及びドレイン電極は、また、ソース及びドレイン領域の接点を提供するように形成され得る。
本開示のＨＶＦＥＴは、ドレイン領域の上方に形成された薄い酸化物層をさらに含み得る。ドレイン領域に含まれる特徴（例えば、注入層１１０）の製造中に、薄い酸化物層が存在し得る。図１に示されるように、最終的なＨＶＦＥＴの中にも、薄い酸化物層が存在し得る。ドレイン領域の構造及び製造は、以下で説明される。
ＨＶＦＥＴのドレイン領域は、複数の注入層（例えば、図１の注入層１１０−１、１１０−２、１１０−３）を含む。本明細書に記載されているように、注入層は、ドレイン領域のｎウェル内のｐ型ドープ領域であり得る。各注入層は、基板の表面に略平行な平面状の外形もち得る。そのため、注入層は、互いに略平行であり得る。注入層が互いの上方または下方で積み重なるように、注入層は、ドレイン領域内の異なる深さに形成され得る。注入ｐ型層は、ドレイン領域のｎ型領域により互いに離間され得る。
３つの注入層は、上部注入層、中央注入層、及び底部注入層と呼ばれ得る。いくつかの例において、上部注入層は、基板の表面に形成され得る（例えば、図１参照）。他の例において（例えば、図８参照）、ドレイン領域のｎ型部が上部注入層と基板の表面との間に配設されるように、基板の表面の下方のある距離に上部注入層が形成され得る。中央注入層は、上部注入層の下方に形成され得、ｎウェルの一領域により上部注入層から離間され得る。底部注入層は、中央注入層の下方に形成され得、ｎウェルの一領域により中央注入層から離間され得る
３つの注入層は、イオン注入工程を使用してドレイン領域内に注入形成され得る。一般的に、イオン注入工程は、基板に選択されたエネルギーのイオンビームを放射して、注入層の１つを注入形成することを伴い得る。以下に（例えば、図５に関連して）説明されるように、３つの注入層は、基板の表面に形成された薄い酸化物層を通して、注入形成され得る。薄い酸化物層を通した注入形成は、ガウシアン分布のドーピング形状をもつ注入層を生成することに役立ち得る。いくつかの例において、イオン注入工程中、イオンビームが薄い酸化物層に垂直に衝突しないように、基板は、傾けられ得る。例えば、イオンビームが、垂直から約３〜１０度傾いた角度で薄い酸化物層に衝突するように、基板が傾けられ得る。基板が傾けられているときの注入形成は、さらに、ガウシアン分布のドーピング形状をもつ注入層を生成することに役立ち得る。
後続の処理工程中、ドレイン領域の上部の上方の薄い酸化物層は、ドレイン領域の上方に残され得る。例えば、後続の処理工程中、薄い酸化物層に重ねて、別の層（例えば、絶縁体及び電極）が構築され得る。いくつかの例において、図１及び図８に示されるように、完成したＨＶＦＥＴ装置内に薄い酸化物層が存在し得る。
例示的なＨＶＦＥＴ及び例示的なＨＶＦＥＴの製造が、図１〜８を参照して、ここで説明される。図１及び図８は、例示的なＨＶＦＥＴを示す。図２は、ＨＶＦＥＴを製造する例示的な方法を示す。図３〜７は、図２の方法で説明されるＨＶＦＥＴ製造の様々な段階を示す。
図１は本開示のＨＶＦＥＴ１００の断面側面図である。ＨＶＦＥＴ１００は、様々な異なる電子用途に使用され得る。例えば、ＨＶＦＥＴ１００は、スイッチング電源回路で電力スイッチとして使用され得る。一例において、ＨＶＦＥＴ１００は、定格電圧７００ボルト、定格電流５アンペア、及び１オームのＲＤＳＯＮをもつ用途向けであり得る。
ＨＶＦＥＴ１００は、ｐ型半導体基板１０２を含む。例えば、ｐ型半導体基板１０２は、ｐ型ドープシリコンウエハであり得る。Ｐ型半導体基板１０２は、以下、「基板１０２」と呼ぶ場合がある。基板１０２は、ドレイン領域１０４、本体領域１０６、及びソース領域１０８を含む。ソース領域１０８は、Ｐ＋領域１０８−１とＮ＋領域１０８−２との組み合わせを表し得る。本体領域１０６の一部が、ドレイン領域１０４とソース領域１０８との間に位置している。
ドレイン領域１０４は、基板１０２内に形成されている。例えば、ドレイン領域１０４は、基板１０２内に形成されたｎウェルであり得る。ドレイン領域１０４は、３つの注入層１１０−１、１１０−２、及び１１０−３（集合的に「注入層１１０」）を含む。ドレイン領域１０４は、ドレイン接点領域１１２をさらに含み得る。ドレイン接点領域１１２は、ドレイン領域１０４内の高濃度ｎ型ドープ（Ｎ＋）領域であり得る。ドレイン接点領域１１２は、ドレイン電極１１４に接触し得る。ドレイン電極１１４は、ＨＶＦＥＴ１００の外部の回路に接続され得るＨＶＦＥＴ１００のドレイン端子として作用し得る。いくつかの例において、ドレイン電極１１４は、金属電極であり得る。
本体領域１０６は、ドレイン領域１０４に隣接して基板１０２内に形成されている。例えば、本体領域１０６は、ドレイン領域１０４に隣接して基板１０２内に形成されたドープ領域（例えば、ｐウェル）であり得る。いくつかの例において、本体領域１０６は、ドレイン領域１０４に隣接（例えば、接触）し得る。
ソース領域１０８は、本体領域１０６内に１つ以上のドープ領域を含み得る。例えば、ソース領域１０８は、本体領域１０６内に形成された高濃度ｐ型ドープ（Ｐ＋）領域１０８−１と高濃度ｎ型ドープ（Ｎ＋）領域１０８−２とを含み得る。ソース領域１０８は、本体領域１０６によりドレイン領域１０４から離間されている。例えば、その結果、本体領域１０６の一部がソース領域１０８とドレイン領域１０４との間に配設されるように、ソース領域１０８が本体領域１０６内に形成されている。ソース領域１０８とドレイン領域１０４との間に配設された本体領域１０６の一部は、ＨＶＦＥＴ１００の「チャネル領域」の一部を含み得る。ソース領域１０８は、ソース電極１１６に接触し得る。ソース電極１１６は、ＨＶＦＥＴ１００の外部の回路に接続され得るＨＶＦＥＴ１００のソース端子として作用し得る。いくつかの例において、ソース電極１１６は、金属電極であり得る。
上述の、ドレイン領域１０４は、３つの注入層１１０を含み得る。本明細書では３つの注入層１１０が例示及び説明されるが、本開示の技術に従って、ドレイン領域１０４内に別の注入層が形成され得ることが意図される。注入層１１０−１は、本明細書で、「上部注入層１１０−１」と称され得る。注入層１１０−２は、本明細書で、「中央注入層１１０−２」と称され得る。注入層１１０−３は、本明細書で、「底部注入層１１０−３」と称され得る。
注入層１１０は、ドレイン領域１０４内のｐ型ドープ領域（例えば、ホウ素を使用）であり得る。注入層１１０は、本明細書に記載されたイオン注入工程を使用して、ドレイン領域１０４内に注入形成され得る。注入層１１０の各々が、表面１１８に略平行な、ドレイン領域１０４内に延在した略平面状の外形をもち得る。そのため、注入層１１０は、表面１１８に略平行であって互いに平行な、ドレイン領域１０４内のｐ型ドープ層として観察され得る。
注入層１１０が互いの上方及び下方に積み重なるように、注入層１１０は、ドレイン領域１０４内の異なる深さに形成され得る。注入層１１０は、イオン注入工程によりｐ型ドープされていないｎウェルの領域により互いに離間され得る。言い換えると、ドレイン領域１０４のｎ型ドープ領域１２０−１、１２０−２により注入層１１０が離間されるように、注入層１１０がドレイン領域１０４内に形成され得る。
上部注入層１１０−１は、ｎ型ドープ領域１２０−１により中央注入層１１０−２から離間され得る。言い換えると、ｎ型ドープ領域１２０−１は、上部注入層１１０−１と中央注入層１１０−２との間に配設され得、並びに、上部注入層１１０−１及び中央注入層１１０−２の長手方向に沿って延在し得る。中央注入層１１０−２は、ｎ型ドープ領域１２０−２により底部注入層１１０−３から離間され得る。言い換えると、ｎ型ドープ領域１２０−２は、中央注入層１１０−２と底部注入層１１０−３との間に配設され得、並びに、中央注入層１１０−２及び底部注入層１１０−３の長手方向に沿って延在し得る。
図１のＨＶＦＥＴ１００において、上部注入層１１０−１は、表面１１８に形成され得る。例えば、図８に関連する他の例において、ｎ型ドープ領域８２０−１が上部注入層８１０−１と表面１１８との間に配設されるように、基板１０２の表面１１８の下方に上部注入層８１０−１が形成され得る。
注入層１１０は、表面１１８に平行な方向に延在し得る。本明細書で説明されるように、いくつかの例において、注入層１１０は、ドレイン接点領域１１２付近のドレイン領域１０４の一部から、本体領域１０６付近のドレイン領域１０４の一部まで延在し得る。しかし、図１に示されるように、いくつかの例において、注入層１１０は、ドレイン接点領域１１２及び本体領域１０６に接触しなくてよい。その代わり、これらの例において、ドレイン領域１０４のｎ型ドープ領域は、注入層１１０をドレイン接点領域１１２から離間し得る。同様に、ドレイン領域１０４のｎ型ドープ領域は、注入層１１０を本体領域１０６から離間し得る。言い換えると、ドレイン接点領域１１２付近の注入層１１０の端部は、ドレイン領域１０４のｎ型ドープ領域によりドレイン接点領域１１２から離間される。同様に、本体領域１０６付近の注入層１１０の端部は、ドレイン領域１０４のｎ型ドープ領域により本体領域１０６から離間される。
図１の例示的なＨＶＦＥＴ１００において、中央注入層１１０−２及び底部注入層１１０−３は、ドレイン領域１０４のｎ型ドープ領域により囲まれ得る。上部注入層１１０−１は、表面１１８に位置する上部注入層１１０−１の側部を除くすべての側部で、ドレイン領域１０４のｎ型ドープ領域により囲まれている。表面１１８に位置する上部注入層１１０−１の側部は、薄い酸化物層１２２に隣接し得る。図８の例示的なＨＶＦＥＴ８００において、注入層８１０の各々が、ドレイン領域１０４のｎ型ドープ領域により囲まれ得る。
ＨＶＦＥＴ１００は、薄い酸化物層１２２、ゲート酸化物層１２４、及び厚い酸化物層１２６を含む。薄い酸化物層１２２は、注入層１１０の上方の表面１１８上に形成され得る。例えば、薄い酸化物層１２２は、注入層１１０の上方の表面１１８の一部を完全に覆い得る。以下に説明されるように、薄い酸化物層１２２は、注入層１１０の注入形成前に、表面１１８上に形成され得る。薄い酸化物層１２２の形成後、イオン注入工程中、薄い酸化物層１２２を通してドレイン領域１０４内に注入層１１０が注入形成され得る。
ゲート酸化物層１２４は、本体領域１０６の上方の表面１１８上に形成され得る。例えば、ゲート酸化物層１２４は、ドレイン領域１０４とソース領域１０８との間に位置する本体領域１０６の一部を覆い得る。図１に示されるように、ゲート酸化物層１２４及び薄い酸化物層１２２が表面１１８を覆う連続した酸化物層を形成するように、ゲート酸化物層１２４は、薄い酸化物層１２２に隣接して形成され得る。
ゲート電極１２８は、本体領域１０６の上方のゲート酸化物層１２４に重ねて形成され得る。ゲート酸化物層１２４とゲート電極１２８との下方にある本体領域１０６の一部とドレイン領域１０４とが、ＨＶＦＥＴ１００のチャネル領域を形成し得る。そのため、ＨＶＦＥＴ１００のチャネル領域は、いくつかの例において、注入層１１０の端部からソース領域１０８まで延在し得る。ゲート電極１２８は、ＨＶＦＥＴ１００の外部の回路に接続され得るＨＶＦＥＴ１００のゲート端子として作用し得る。いくつかの例において、ゲート電極１２８は、高濃度にドープされた多結晶シリコン材料であり得る。ゲート電極１２８に印加されるゲート電圧を調節することにより、ゲート電極１２８及びゲート酸化物層１２４の下方にある本体領域１０６の一部（例えば、チャネル領域）の伝導率を調節し得る。
イオン注入工程により注入層１１０が形成された後、薄い酸化物層１２２の上方に厚い酸化物層１２６が形成され得る。厚い酸化物層１２６の端部は、ゲート酸化物層１２４の端部に隣接して位置し得る。例えば、ゲート酸化物層１２４の端部と厚い酸化物層１２６の端部との間に、接触面が存在し得る。
上述のように、ゲート電極１２８は、ゲート酸化物層１２４の上方に形成されている。いくつかの例において、図１に示されるように、ゲート電極１２８は、ゲート酸化物層１２４と厚い酸化物層１２６の一部との両方の上方に形成された、連続した層であり得る。例えば、連続したゲート電極１２８が、ゲート酸化物層１２４に重ねて、及び厚い酸化物層１２６の一部に重ねて堆積されるように、ゲート電極１２８が、ゲート酸化物層１２４と厚い酸化物層１２６との間の接触面に沿い得る。図１に示されるように、ゲート電極１２８は、本体領域１０６付近にある注入層１１０の端部の上方で、厚い酸化物層１２６に重ねて形成され得る。いくつかの例において、ドレイン接点領域１１２付近にある注入層１１０の端部の上方で、厚い酸化物層１２６に重ねてドレイン多結晶シリコン延在部１３０が堆積されてもよい。ドレイン多結晶シリコン延在部１３０及び注入層１１０の上方のゲート電極１２８の一部は、下方にあるドレイン領域１０４内のピーク電界を変え得る。
ＨＶＦＥＴ１００は、ゲート酸化物層１２４とゲート電極１２８と厚い酸化物層１２６との上方に形成された中間層誘電体１３２を含み得る。中間層誘電体１３２は、電極（例えば、１１４、１１６、１２８）が互いに接触するのを防ぐように機能する絶縁材料であり得る。
ＨＶＦＥＴ１００のいくつかの構造及び動作は、次のように要約される。ドレイン領域１０４及びソース領域１０８は、本体領域１０６により離間される。ドレイン領域１０４は、ドレイン電極１１４に接触し得るドレイン接点領域１１２を含む。本体領域１０６は、ソース電極１１６に接触し得るソース領域１０８を含む。本体領域１０６の一部とドレイン領域１０４の一部とが、ソース領域１０８とドレイン接点領域１１２との間に位置する。言い換えると、本体領域１０６の複数の一部と注入層１１０を含むドレイン領域１０４の複数の一部とが、ドレイン接点領域１１２とソース領域１０８との間に位置するように、ドレイン接点領域１１２及びソース領域１０８が、ＨＶＦＥＴ１００の離間した端部に位置し得る。動作中、ゲート電圧によりＨＶＦＥＴ１００がオン状態に設定されると、ドレイン・ソース間電圧の印加に応答して、ドレイン接点領域１１２とソース領域１０８との間（例えば、注入層１１０の間）に電流が流れ得る。
以下、ＨＶＦＥＴ１００の製造を説明する。ＨＶＦＥＴ１００を製造する方法２００が、図２を参照して説明されている。様々な異なる段階におけるＨＶＦＥＴ１００の製造が、図３〜７に図示されている。ここで、ＨＶＦＥＴ１００を製造する方法２００が、図３〜７を参照して説明される。
図２は、ＨＶＦＥＴ１００を製造する方法２００を示す。本明細書で例示及び説明されるように、ＨＶＦＥＴ１００は、ｐ型半導体基板１０２（例えば、ｐ型ドープシリコンウエハ）に製造され得る。一例において、わずかにｐ型ドープ（５ｘ１０１３ｃｍ−３ 〜５ｘ１０１４ｃｍ−３）されたシリコンウエハが使用され得る。
図３を参照すると、基板１０２は、表面１１８をもち得、ＨＶＦＥＴ１００を製造するため、表面１１８に処理工程が実施される。以下に説明されるように、例えば、ＨＶＦＥＴ１００を製造するために使用されるドーピング工程、パターン形成工程、及び層形成工程は、表面１１８に実施され得る。
まず、ブロック２０２及びブロック２０４において、基板１０２内に、ドレイン領域１０４及び本体領域１０６が、それぞれ、形成され得る。ドレイン領域１０４は、基板１０２の一部に形成されたｎウェルであり得る。本体領域１０６は、ドレイン領域１０４に隣接して基板１０２の一部に形成されたｐウェルであり得る。
ドレイン領域１０４及び本体領域１０６は、表面１１８から基板１０２内に延在したドープ領域であり得る。いくつかの例において、ドレイン領域１０４は、約５〜１０μｍの深さと、約２０〜１５０μｍの長さとをもち得る。いくつかの例において、本体領域１０６は、約１〜８μｍの深さをもち得る。
ここで、図４を参照すると、ブロック２０６において、表面１１８上に、薄い酸化物層１２２が形成され得る。図示されるように、本体領域１０６とドレイン領域１０４との両方の上方に、薄い酸化物層１２２が形成され得る。熱酸化工程を使用して、薄い酸化物層１２２を成長させ得る。いくつかの例において、薄い酸化物層１２２は、約２０〜５００ｎｍの厚さをもち得る。
ここで、図５を参照すると、ブロック２０８において、薄い酸化物層１２２の上方に、マスク層１３４が形成され得る。マスク層１３４は、ドレイン領域１０４の上方にある薄い酸化物層１２２の一部の上方の開口１３６を画定し得る。開口１３６を通して、後続のイオン注入工程が実施され得る。いくつかの例において、マスク層１３４は、フォトレジスト層であり得る。マスク層１３４は、基板１０２のうちのマスク層１３４でマスクされた部分にイオンが突き抜けるのを防ぐのに十分な厚さをもち得る。
次に、ブロック２１０〜２１４において、注入層１１０を形成するため、薄い酸化物層１２２を通して複数のイオン注入工程が実施される。複数のイオン注入工程は、薄い酸化物層１２２に衝突する矢印１３８で示される。例えば、矢印１３８は、薄い酸化物層１２２に衝突するイオンビームを表し得る。矢印１３８の角度は、薄い酸化物層１２２に対するイオンビームの角度を表し得る。イオンビームが薄い酸化物層１２２に衝突する角度は、イオンビームに対して基板１０２を傾けることにより制御され得る。イオン注入工程中、イオンビームが薄い酸化物層１２２に９０度ではない角度で（すなわち、薄い酸化物層１２２に垂直に）衝突するように、基板１０２が傾けられ得るが、いくつかの例において、イオンビームが薄い酸化物層１２２に９０度の角度で衝突するように、基板１０２が傾けられ得る。図５で、矢印１３８は、垂直から約５度傾いた角度で薄い酸化物層１２２に衝突するように図示される。
１つの注入層１１０を注入形成するため、１回のイオン注入工程が使用され得る。そのため、３つの別の注入層１１０を注入形成するため、３回の別のイオン注入工程が使用され得る。３回のイオン注入工程の各々に対して、様々な異なるパラメータ（例えば、注入角度及び注入エネルギー）が使用され得る。以下、３回の注入工程における例示的なパラメータについて説明する。
ブロック２１０において、底部注入層１１０−３を注入形成するため、薄い酸化物層１２２を通して、第１のイオン注入工程が実施され得る。いくつかの例において、イオンビームが薄い酸化物層１２２に９０度ではない（すなわち、垂直ではない）角度で衝突するように、基板１０２を傾けた状態で第１のイオン注入工程が実施され得る。例えば、イオンビームが薄い酸化物層１２２に、垂直から約３〜１０度傾いた角度で衝突するように、基板１０２が傾けられ得る。いくつかの例において、第１のイオン注入工程は、約２ＭｅＶ〜５ＭｅＶのイオン注入エネルギーを使用して実施され得る。上述のように、基板１０２を傾けた状態で、薄い酸化物層１２２を通してイオン注入を実施することにより、底部注入層１１０−３が略ガウシアン分布のドーピング形状をもつことになり得る。
底部注入層１１０−３は、基板１０２（すなわち、ドレイン領域１０４）内の表面１１８の約２〜５μｍ下方に注入形成され得る。底部注入層１１０−３の厚さは、約０．５〜２μｍであり得る。いくつかの例において、底部注入層１１０−３と中央注入層１１０−２との間の距離（すなわち、ｎ型ドープ領域１２０−２）は、約０．５〜３μｍであり得る。
ブロック２１２において、中央注入層１１０−２を注入形成するため、薄い酸化物層１２２を通して、第２のイオン注入工程が実施され得る。いくつかの例において、第２のイオン注入工程は、イオンビームが薄い酸化物層１２２に９０度ではない（すなわち、垂直ではない）角度で衝突するように、基板１０２を傾けた状態で実施され得る。例えば、イオンビームが薄い酸化物層１２２に垂直から約３〜１０度傾いた角度で衝突するように、基板１０２が傾けられ得る。いくつかの例において、第２のイオン注入工程は、約０．５〜３ＭｅＶのイオン注入エネルギーを使用して実施され得る。上述のように、基板１０２を傾けた状態で、薄い酸化物層１２２を通してイオン注入を実施することにより、中央注入層１１０−２は、略ガウシアン分布のドーピング形状をもつことになり得る。
中央注入層１１０−２は、基板１０２内（すなわち、ドレイン領域１０４内）の表面１１８の約０．５〜３μｍ下方に注入形成され得る。中央注入層１１０−２の厚さは、約０．３〜１．５μｍであり得る。いくつかの例において、中央注入層１１０−２と上部注入層１１０−１との間の距離（すなわち、ｎ型ドープ領域１２０−１）は、約０．５〜３μｍであり得る。
ブロック２１４において、上部注入層１１０−１を注入形成するため、薄い酸化物層１２２を通した第３のイオン注入工程が実施され得る。いくつかの例において、イオンビームが薄い酸化物層１２２に９０度ではない（すなわち、垂直ではない）角度で衝突するように、基板１０２を傾けた状態で、第３のイオン注入工程が実施され得る。例えば、イオンビームが薄い酸化物層１２２に垂直から約３〜１０度傾いた角度で衝突するように、基板１０２が傾けられ得る。いくつかの例において、第３のイオン注入工程は、約５０〜５００ｋｅＶのイオン注入エネルギーを使用して実施され得る。さらに、上述のように、基板１０２を傾けた状態で、薄い酸化物層１２２を通してイオン注入を実施することにより、上部注入層１１０−１が略ガウシアン分布のドーピング形状をもつことになり得る。上部注入層１１０−１の厚さは、約０．１〜１μｍであり得る。そのため、上部注入層１１０−１は、表面１１８から基板１０２内（すなわち、ドレイン領域１０４内）の約０．１〜１μｍ下方まで延在し得る。
ここで、図６を参照すると、薄い酸化物層１２２からマスク層１３４が除去され得る。続いて、ブロック２１６において、薄い酸化物層１２２の上方に、厚い酸化物層１２６が形成され得る。いくつかの例において、厚い酸化物層１２６は、化学蒸着工程などの低温酸化物形成工程を使用して形成され得る。低温工程を使用することにより、注入層１１０の拡散を防止し得る。いくつかの例において、厚い酸化物層１２６は、約０．１〜２μｍの厚さをもち得る。
ここで、図７を参照すると、ブロック２１８において、厚い酸化物層１２６と薄い酸化物層１２２とが、表面１１８の領域１４０−１、１４０−２を露出するまでエッチングされ得る。露出した領域１４０−１は、本体領域１０６の上方であり得る。露出した領域１４０−２は、ドレイン領域１０４の上方であり得る。ＨＶＦＥＴ１００の他の特徴の製造は、この時点で図１を参照して説明される。
図１を再度参照すると、ブロック２２４において、ソース領域１０８とドレイン接点領域１１２とが製造され得る。ソース領域１０８は、２回のドーピング工程を使用して形成され得る。例えば、Ｐ＋領域１０８−１とＮ＋領域１０８−２とが、ｐ−ドーピング工程とｎ−ドーピング工程とをそれぞれ使用することにより形成され得る。Ｎ＋ドーピング工程を使用して、ドレイン接点領域１１２が形成され得る。
ブロック２２０において、本体領域１０６の上方に、ゲート酸化物層１２４が形成され得る。ゲート酸化物層１２４は、熱酸化工程を使用して形成され得る。いくつかの例において、ゲート酸化物層１２４は、約１０〜１００ｎｍの厚さをもち得る。
ブロック２２２において、低圧化学蒸着（ＬＰＣＶＤ；ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程を使用して、ゲート電極１２８とドレイン多結晶シリコン延在部１３０とが形成され得る。いくつかの例において、ゲート電極１２８及びドレイン多結晶シリコン延在部１３０が、ドープ多結晶シリコンを含み得る。ゲート電極１２８は、約０．１〜１μｍの厚さをもち得る。ドレイン多結晶シリコン延在部１３０は、約０．１〜１μｍの厚さをもち得る。
次に、ブロック２２６において、低温工程である化学蒸着（ＣＶＤ；ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程を使用して中間層誘電体１３２が形成され得る。いくつかの例において、中間層誘電体１３２は、約０．３〜２μｍの厚さをもち得る。ブロック２２８において、ドレイン電極１１４及びソース電極１１６が形成され得る。いくつかの例において、ドレイン電極１１４及びソース電極１１６は、金属電極であり得る。
ここまで、いくつかの例が、詳細に説明されてきたが、他の変更が可能である。例えば、図２に示すフロー図は、望ましい結果を得るため、図示された特定の順序（すなわち、順番）を必要とするわけではない。説明されたフロー図において、他のステップが提供または省略され得る。例えば、基板１０２の様々な領域（例えば、１０４、１０６、１０８、１１０、１１２）及びＨＶＦＥＴ１００の様々な層（例えば、１１４、１１６、１２２、１２４、１２６、１２８、１３０、１３２）は、図２を参照して説明される順序とは異なる順序で、製造され得る。さらに、ＨＶＦＥＴを形成するため、領域及び／または層が、基板１０２に追加、または基板１０２から省略され得ることが意図される。他の実施形態が、請求項の範囲内であり得る。
図８は、注入層８１０−１、８１０−２、８１０−３（集合的に「注入層８１０」）を含む、代替的なＨＶＦＥＴ８００を示す。代替的なＨＶＦＥＴ８００は、ドレイン領域１０４内で注入層１１０とは異なる深さに注入層８１０が注入形成されるという点で、ＨＶＦＥＴ１００と異なる。例えば、注入層８１０−１と表面１１８との間にｎ型ドープ領域８２０−１が存在するように、表面１１８から距離をおいて上部注入層８１０−１が、注入形成され得る。
注入層８１０は、ドレイン領域１０４内のｐ型ドープ領域（例えば、ホウ素を使用）であり得る。注入層１１０のイオン注入に関連して上述したように、注入層８１０は、イオン注入工程を使用してドレイン領域１０４内に注入形成され得る。注入層８１０の各々は、表面１１８に略平行な、ドレイン領域１０４内に延在する略平面状の外形をもち得る。
注入層８１０が互いの上方及び下方に積み重なるように、注入層８１０は、ドレイン領域１０４内の異なる深さに形成され得る。注入層８１０は、イオン注入工程によりｐ型ドープされていないｎウェルの領域により、互いに離間され得る。言い換えると、注入層８１０がドレイン領域１０４のｎ型ドープ領域８２０−２、８２０−３により離間されるように、注入層８１０がドレイン領域１０４内に形成され得る。ＨＶＦＥＴ８００において、注入層８１０の各々は、ドレイン領域１０４のｎ型ドープ材料により囲まれている。
本発明に関して示された例についての上記の説明は、要約で説明されている事項を含め、網羅的であることも、開示されている形態そのものに限定することも意図されていない。本発明の特定の実施形態及び例が、本明細書において例示を目的として説明されているが、本発明のより広い趣旨及び範囲から逸脱することなく、様々な同等な変更が可能である。実際、具体的で例示的な寸法、電圧、電流などは、説明のために提示されること、及び、本開示の教示に従った他の実施形態及び実施例において他の値も使用され得ることが理解される。

Claims (18)

  1. 高電圧電界効果トランジスタを製造する方法であって、
    半導体基板に本体領域を形成することと、
    前記半導体基板にソース領域を形成することと、
    ドープｎウェル領域を含み得るドレイン領域であって、前記本体領域により前記ソース領域から離間した前記ドレイン領域を前記半導体基板に形成することと、
    を含み、
    前記ドレイン領域を形成することが、
    前記ドレイン領域の上方において前記半導体基板の表面に第１の酸化物層を形成することであって、前記第１の酸化物層が、２０〜５００ナノメートルの厚さをもつ、前記第１の酸化物層を形成することと、
    垂直から傾いた角度で前記第１の酸化物層にイオンビームが衝突するように、前記半導体基板を傾けた状態で前記第１の酸化物層を通して複数のイオン注入工程を実施することであって、前記複数のイオン注入工程が、対応する複数の離間した注入層を前記ドレイン領域内に形成し、前記注入層の各々が、前記ドレイン領域内の異なる深さに形成される、前記複数のイオン注入工程を実施することと、
    前記第１の酸化物層に重ねて第２の酸化物層を形成することであって、前記第２の酸化物層が、０．１〜２マイクロメートルの厚さをもつ、前記第２の酸化物層を形成することと、
    を有し、
    前記方法が、
    前記本体領域の上方において前記半導体基板の前記表面を露出するエッチング工程を実施することと、
    前記第１の酸化物層と前記第２の酸化物層とに接するゲート酸化物層を前記本体領域の上方に形成することと、
    前記ゲート酸化物層と前記第２の酸化物層の一部との上方にゲート電極を形成することであって、前記第２の酸化物層の前記一部の上方の前記ゲート電極の一部が、前記本体領域付近の前記注入層の一部の上方に位置する、前記ゲート電極を形成することと、
    をさらに含む、
    高電圧電界効果トランジスタを製造する方法。
  2. 前記半導体基板を傾けることは、垂直から３〜１０度傾いた角度で前記第１の酸化物層にイオンビームが衝突するように前記半導体基板を傾けることを含む、
    請求項１の方法。
  3. 前記第１の酸化物層を形成することが、熱酸化工程を使用して前記第１の酸化物層を形成することを含み、
    第２の酸化物層が、低温酸化物堆積工程を使用して、前記第１の酸化物層に重ねて堆積される、
    請求項１または請求項２の方法。
  4. 前記複数の離間した注入層の各注入層が、０．１〜２マイクロメートルの厚さをもつ、
    請求項１から請求項３のいずれか一項の方法。
  5. 前記ドレイン領域が、ｎ型ウェルを含み、
    前記複数のイオン注入工程を実施することが、３回のイオン注入工程を実施して３つの離間したｐ型注入層を形成することを含み、
    前記ｐ型注入層のうちの第１のｐ型注入層が、前記第１の酸化物層に接する前記半導体基板の前記表面に形成され、
    前記ｐ型注入層のうちの第２のｐ型注入層が、前記第１のｐ型注入層の下方に形成され、
    前記ｐ型注入層のうちの第３のｐ型注入層が、前記第２のｐ型注入層の下方に形成される、
    請求項１から請求項４のいずれか一項の方法。
  6. 前記第１のｐ型注入層と前記第２のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第１のｎ型領域により離間され、
    前記第２のｐ型注入層と前記第３のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第２のｎ型領域により離間される、
    請求項５の方法。
  7. 前記ドレイン領域は、ｎ型ウェルを含み、
    前記複数のイオン注入工程を実施することが、３回のイオン注入工程を実施して前記ｎ型ウェル内に３つの離間したｐ型注入層を形成することを含み、
    前記ｎ型ウェルのｎ型領域が、前記第１の酸化物層と第１のｐ型注入層との間に配設されるように、前記第１のｐ型注入層が、前記半導体基板の前記表面の下方に埋設され、
    第２のｐ型注入層が、前記第１のｐ型注入層の下方に形成され、
    第３のｐ型注入層が、前記第２のｐ型注入層の下方に形成される、
    請求項１から請求項６のいずれか一項の方法。
  8. 前記第１のｐ型注入層が、０．０５〜２マイクロメートルの厚さをもつ前記ｎ型ウェルの第１のｎ型領域により前記第１の酸化物層から離間され、
    前記第１のｐ型注入層と前記第２のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第２のｎ型領域により離間され、
    前記第２のｐ型注入層と前記第３のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第３のｎ型領域により離間される、
    請求項７の方法。
  9. 半導体基板に本体領域を形成することと、
    前記半導体基板にソース領域を形成することと、
    前記本体領域により前記ソース領域から離間されたドレイン領域を前記半導体基板に形成することと、
    を含み、
    前記ドレイン領域を形成することが、
    前記ドレイン領域の上方において前記半導体基板の表面上に第１の酸化物層を形成することと、
    前記第１の酸化物層を通して３回のイオン注入工程を実施して前記ドレイン領域内に３つの離間した注入層を形成することであって、
    前記注入層の各々が、前記ドレイン領域内の異なる深さに堆積され、
    前記３つの注入層のうちの第１の注入層が、前記第１の酸化物層に接する前記半導体基板の前記表面に配置される、
    前記注入層を形成することと、
    前記第１の酸化物層に重ねて第２の酸化物層を形成することであって、
    前記第２の酸化物層が、前記第１の酸化物層より厚い、
    前記第２の酸化物層を形成することと、
    を有し、
    前記第１の酸化物層が、２０〜５００ナノメートルの厚さをもち、
    前記第２の酸化物層が、０．１〜２マイクロメートルの厚さをもち、
    前記方法が、
    エッチング工程を実施して前記本体領域の上方の前記半導体基板の前記表面を露出することと、
    前記第１の酸化物層と前記第２の酸化物層とに接するゲート酸化物層を前記本体領域の上方に形成することと、
    前記ゲート酸化物層の上方にゲート電極を形成することと、
    をさらに含む、
    高電圧電界効果トランジスタを製造する方法。
  10. ３回のイオン注入工程を実施することが、垂直から傾いた角度で前記第１の酸化物層にイオンビームが衝突するように、前記半導体基板を傾けることを含む、
    請求項９の方法。
  11. 前記３つの注入層の各々が、０．１〜２マイクロメートルの厚さをもつ、
    請求項９または請求項１０の方法。
  12. 前記ドレイン領域が、ｎ型ウェルを含み、
    前記３つの注入層が、ｐ型注入層であり、
    前記ｐ型注入層のうちの第２のｐ型注入層が、第１のｐ型注入層の下方に形成され、
    前記ｐ型注入層のうちの第３のｐ型注入層が、前記第２のｐ型注入層の下方に形成される、
    請求項９から請求項１１のいずれか一項の方法。
  13. 前記第１のｐ型注入層と前記第２のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第１のｎ型領域により離間され、
    前記第２のｐ型注入層と前記第３のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第２のｎ型領域により離間される、
    請求項１２の方法。
  14. 半導体基板内の本体領域と、
    前記半導体基板内のソース領域と、
    前記本体領域により前記ソース領域から離間された前記半導体基板内のドレイン領域であって、
    前記ドレイン領域が３つの離間した注入層を含み、
    前記注入層の各々が前記ドレイン領域内の異なる深さにあり、及び、
    前記３つの注入層のうちの第１の注入層が前記半導体基板の表面に配置される、
    前記ドレイン領域と、
    前記ドレイン領域の上方の前記半導体基板の前記表面にあって前記ドレイン領域の前記第１の注入層に接する第１の酸化物層と、
    前記第１の酸化物層に重なる第２の酸化物層と、
    前記本体領域の上方の前記表面に重なるゲート酸化物層であって、前記ゲート酸化物層が前記第１の酸化物層と前記第２の酸化物層とに接する、前記ゲート酸化物層と、
    前記ゲート酸化物層の上方のゲート電極と、
    を備え、
    前記第１の酸化物層が、２０〜５００ナノメートルの厚さをもち、
    前記第２の酸化物層が、０．１〜２マイクロメートルの厚さをもつ、
    高電圧電界効果トランジスタ（ＨＶＦＥＴ；ｈｉｇｈ−ｖｏｌｔａｇｅ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）。
  15. 前記３つの注入層の各々が、０．１〜２マイクロメートルの厚さをもつ、
    請求項１４のＨＶＦＥＴ。
  16. 前記ドレイン領域が、ｎ型ウェルを含み、
    前記３つの注入層が、ｐ型注入層であり、
    前記ｐ型注入層のうちの第２のｐ型注入層が、前記第１のｐ型注入層の下方に位置し、
    前記ｐ型注入層のうちの第３のｐ型注入層が、前記第２のｐ型注入層の下方に位置する、
    請求項１４または請求項１５のＨＶＦＥＴ。
  17. 前記第１のｐ型注入層と前記第２のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第１のｎ型領域により離間され、
    前記第２のｐ型注入層と前記第３のｐ型注入層とが、０．５〜３マイクロメートルの厚さをもつ前記ｎ型ウェルの第２のｎ型領域により離間される、
    請求項１６のＨＶＦＥＴ。
  18. 半導体基板に本体領域を形成すること、
    前記半導体基板にソース領域を形成すること、
    前記本体領域により前記ソース領域から離間されたドレイン領域を前記半導体基板に形成することであって、
    前記ドレイン領域を形成することが、
    前記ドレイン領域の上方において前記半導体基板の表面上に、２０〜５００ナノメートルの厚さをもつ第１の酸化物層を形成すること、及び、
    前記酸化物層を通して３回のイオン注入工程を実施して前記ドレイン領域内に３つの離間した前記注入層を形成すること、
    を有し、
    前記注入層の各々が、前記ドレイン領域内の異なる深さに堆積され、
    前記３つの離間した注入層の各々が、０．１〜２マイクロメートルの厚さをもつ、
    前記ドレイン領域を形成すること、
    前記第１の酸化物層の上方に０．１〜２マイクロメートルの厚さをもつ第２の酸化物層を形成すること、
    前記第１の酸化物層と前記第２の酸化物層とに接するゲート酸化物層を前記本体領域の上方において前記半導体基板の前記表面に形成すること、並びに、
    前記ゲート酸化物層と前記第２の酸化物層の一部との上方にゲート電極を形成すること、
    を含む、
    高電圧電界効果トランジスタを製造する方法。
JP2016525370A 2013-07-12 2014-06-28 複数の注入層をもつ高電圧電界効果トランジスタ Active JP6490679B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/941,119 US9660053B2 (en) 2013-07-12 2013-07-12 High-voltage field-effect transistor having multiple implanted layers
US13/941,119 2013-07-12
PCT/US2014/044769 WO2015006074A1 (en) 2013-07-12 2014-06-28 High-voltage field-effect transistor having multiple implanted layers

Publications (3)

Publication Number Publication Date
JP2016526804A JP2016526804A (ja) 2016-09-05
JP2016526804A5 JP2016526804A5 (ja) 2017-08-31
JP6490679B2 true JP6490679B2 (ja) 2019-03-27

Family

ID=52276454

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016525370A Active JP6490679B2 (ja) 2013-07-12 2014-06-28 複数の注入層をもつ高電圧電界効果トランジスタ

Country Status (6)

Country Link
US (1) US9660053B2 (ja)
JP (1) JP6490679B2 (ja)
KR (1) KR102283496B1 (ja)
CN (1) CN105378934B (ja)
DE (1) DE112014003246T5 (ja)
WO (1) WO2015006074A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355580B2 (en) * 2019-10-18 2022-06-07 Semiconductor Components Industries, Llc Lateral DMOS device with step-profiled RESURF and drift structures
CN113130632B (zh) * 2019-12-31 2022-08-12 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制备方法

Family Cites Families (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5638867A (en) 1979-09-07 1981-04-14 Hitachi Ltd Insulated gate type field effect transistor
JPS5712557A (en) 1980-06-25 1982-01-22 Sanyo Electric Co Ltd High dielectric resisting mos transistor
JPS5712558A (en) 1980-06-25 1982-01-22 Sanyo Electric Co Ltd Mos transistor having high withstand voltage
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4462041A (en) 1981-03-20 1984-07-24 Harris Corporation High speed and current gain insulated gate field effect transistors
US4454648A (en) * 1982-03-08 1984-06-19 Mcdonnell Douglas Corporation Method of making integrated MNOS and CMOS devices in a bulk silicon wafer
US4626879A (en) 1982-12-21 1986-12-02 North American Philips Corporation Lateral double-diffused MOS transistor devices suitable for source-follower applications
US4503601A (en) * 1983-04-18 1985-03-12 Ncr Corporation Oxide trench structure for polysilicon gates and interconnects
JPS6064771A (ja) 1983-09-19 1985-04-13 Daihen Corp 溶接機制御装置
DE3404834A1 (de) 1984-02-08 1985-08-08 Hahn-Meitner-Institut für Kernforschung Berlin GmbH, 1000 Berlin Halbleiter-leistungsbauelement, insbesondere thyristor und gridistor, sowie verfahren zu dessen herstellung
US4618541A (en) 1984-12-21 1986-10-21 Advanced Micro Devices, Inc. Method of forming a silicon nitride film transparent to ultraviolet radiation and resulting article
US4665426A (en) 1985-02-01 1987-05-12 Advanced Micro Devices, Inc. EPROM with ultraviolet radiation transparent silicon nitride passivation layer
US4764800A (en) 1986-05-07 1988-08-16 Advanced Micro Devices, Inc. Seal structure for an integrated circuit
US4894694A (en) 1986-10-31 1990-01-16 Hewlett-Packard Company MOSFET structure and method for making same
US5010024A (en) 1987-03-04 1991-04-23 Advanced Micro Devices, Inc. Passivation for integrated circuit structures
US4811075A (en) 1987-04-24 1989-03-07 Power Integrations, Inc. High voltage MOS transistors
US4890146A (en) 1987-12-16 1989-12-26 Siliconix Incorporated High voltage level shift semiconductor device
US4922327A (en) 1987-12-24 1990-05-01 University Of Toronto Innovations Foundation Semiconductor LDMOS device with upper and lower passages
US5025296A (en) 1988-02-29 1991-06-18 Motorola, Inc. Center tapped FET
US5237193A (en) 1988-06-24 1993-08-17 Siliconix Incorporated Lightly doped drain MOSFET with reduced on-resistance
EP0371785B1 (en) 1988-11-29 1996-05-01 Kabushiki Kaisha Toshiba Lateral conductivity modulated MOSFET
US4950977A (en) * 1988-12-21 1990-08-21 At&T Bell Laboratories Method of measuring mobile ion concentration in semiconductor devices
JPH02214114A (ja) * 1989-02-15 1990-08-27 Mitsubishi Electric Corp 半導体装置の製造方法
US5270226A (en) * 1989-04-03 1993-12-14 Matsushita Electric Industrial Co., Ltd. Manufacturing method for LDDFETS using oblique ion implantion technique
JPH038323A (ja) * 1989-06-06 1991-01-16 Nec Corp イオン注入方法およびイオン注入装置
JP2597412B2 (ja) 1990-03-20 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
US5040045A (en) 1990-05-17 1991-08-13 U.S. Philips Corporation High voltage MOS transistor having shielded crossover path for a high voltage connection bus
JP2599493B2 (ja) 1990-08-27 1997-04-09 松下電子工業株式会社 半導体装置
JP2991753B2 (ja) 1990-08-27 1999-12-20 松下電子工業株式会社 半導体装置及びその製造方法
JP2609753B2 (ja) * 1990-10-17 1997-05-14 株式会社東芝 半導体装置
US5386136A (en) 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
US5146298A (en) 1991-08-16 1992-09-08 Eklund Klas H Device which functions as a lateral double-diffused insulated gate field effect transistor or as a bipolar transistor
US5258636A (en) 1991-12-12 1993-11-02 Power Integrations, Inc. Narrow radius tips for high voltage semiconductor devices with interdigitated source and drain electrodes
US5270264A (en) 1991-12-20 1993-12-14 Intel Corporation Process for filling submicron spaces with dielectric
JP3435173B2 (ja) 1992-07-10 2003-08-11 株式会社日立製作所 半導体装置
JP3076468B2 (ja) 1993-01-26 2000-08-14 松下電子工業株式会社 半導体装置
US5313082A (en) 1993-02-16 1994-05-17 Power Integrations, Inc. High voltage MOS transistor with a low on-resistance
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
US5349225A (en) 1993-04-12 1994-09-20 Texas Instruments Incorporated Field effect transistor with a lightly doped drain
US5324683A (en) 1993-06-02 1994-06-28 Motorola, Inc. Method of forming a semiconductor structure having an air region
JP3218267B2 (ja) 1994-04-11 2001-10-15 新電元工業株式会社 半導体装置
US5523604A (en) 1994-05-13 1996-06-04 International Rectifier Corporation Amorphous silicon layer for top surface of semiconductor device
CN1040814C (zh) 1994-07-20 1998-11-18 电子科技大学 一种用于半导体器件的表面耐压区
US5494853A (en) 1994-07-25 1996-02-27 United Microelectronics Corporation Method to solve holes in passivation by metal layout
US5521105A (en) 1994-08-12 1996-05-28 United Microelectronics Corporation Method of forming counter-doped island in power MOSFET
US5550405A (en) 1994-12-21 1996-08-27 Advanced Micro Devices, Incorporated Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS
US5656543A (en) 1995-02-03 1997-08-12 National Semiconductor Corporation Fabrication of integrated circuits with borderless vias
US5670828A (en) 1995-02-21 1997-09-23 Advanced Micro Devices, Inc. Tunneling technology for reducing intra-conductive layer capacitance
US5659201A (en) 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
KR100188096B1 (ko) 1995-09-14 1999-06-01 김광호 반도체 장치 및 그 제조 방법
DE59707158D1 (de) 1996-02-05 2002-06-06 Infineon Technologies Ag Durch feldeffekt steuerbares halbleiterbauelement
US6207994B1 (en) * 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6168983B1 (en) * 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
WO1998020562A1 (en) 1996-11-05 1998-05-14 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region and method of making the same
KR100228331B1 (ko) 1996-12-30 1999-11-01 김영환 반도체 소자의 삼중웰 제조 방법
JP3393544B2 (ja) 1997-02-26 2003-04-07 シャープ株式会社 半導体装置の製造方法
US5843817A (en) * 1997-09-19 1998-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Process for integrating stacked capacitor DRAM devices with MOSFET devices used for high performance logic circuits
JP3059423B2 (ja) * 1998-10-19 2000-07-04 松下電子工業株式会社 半導体装置の製造方法
US6174758B1 (en) * 1999-03-03 2001-01-16 Tower Semiconductor Ltd. Semiconductor chip having fieldless array with salicide gates and methods for making same
US6429077B1 (en) * 1999-12-02 2002-08-06 United Microelectronics Corp. Method of forming a lateral diffused metal-oxide semiconductor transistor
US6509220B2 (en) * 2000-11-27 2003-01-21 Power Integrations, Inc. Method of fabricating a high-voltage transistor
US6424007B1 (en) 2001-01-24 2002-07-23 Power Integrations, Inc. High-voltage transistor with buried conduction layer
US6448625B1 (en) * 2001-03-16 2002-09-10 Semiconductor Components Industries Llc High voltage metal oxide device with enhanced well region
US6489224B1 (en) * 2001-05-31 2002-12-03 Sun Microsystems, Inc. Method for engineering the threshold voltage of a device using buried wells
US6773997B2 (en) * 2001-07-31 2004-08-10 Semiconductor Components Industries, L.L.C. Method for manufacturing a high voltage MOSFET semiconductor device with enhanced charge controllability
JP3546037B2 (ja) * 2001-12-03 2004-07-21 松下電器産業株式会社 半導体装置の製造方法
US7011998B1 (en) 2004-01-12 2006-03-14 Advanced Micro Devices, Inc. High voltage transistor scaling tilt ion implant method
KR100539247B1 (ko) * 2004-02-04 2005-12-27 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
EP1742250A1 (en) 2005-07-08 2007-01-10 STMicroelectronics S.r.l. Power field effect transistor and manufacturing method thereof
JP2009515332A (ja) 2005-11-02 2009-04-09 エヌエックスピー ビー ヴィ 半導体デバイスの製造方法
KR20100064556A (ko) 2008-12-05 2010-06-15 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US8362557B2 (en) * 2009-12-02 2013-01-29 Fairchild Semiconductor Corporation Stepped-source LDMOS architecture
US8349678B2 (en) * 2010-02-08 2013-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Laterally diffused metal oxide semiconductor transistor with partially unsilicided source/drain

Also Published As

Publication number Publication date
CN105378934A (zh) 2016-03-02
KR20160030171A (ko) 2016-03-16
WO2015006074A1 (en) 2015-01-15
KR102283496B1 (ko) 2021-07-29
JP2016526804A (ja) 2016-09-05
DE112014003246T5 (de) 2016-04-07
US20150014770A1 (en) 2015-01-15
CN105378934B (zh) 2018-12-11
US9660053B2 (en) 2017-05-23

Similar Documents

Publication Publication Date Title
TWI647843B (zh) 半導體裝置
JP2023156481A (ja) Ｈｆｅｔ装置のための保護絶縁体
US20140077278A1 (en) Semiconductor device and manufacturing method of the same
CN100524824C (zh) 高压半导体器件及其制造方法
JP2009043966A (ja) 半導体装置及びその製造方法
KR101955055B1 (ko) 전력용 반도체 소자 및 그 소자의 제조 방법
JP2014135494A (ja) 二重並列チャネル構造を持つ半導体素子及びその半導体素子の製造方法
JP6073719B2 (ja) 半導体装置の製造方法および半導体装置
WO2018150467A1 (ja) 半導体装置および半導体装置の製造方法
US9178055B2 (en) Semiconductor device
KR102177257B1 (ko) 반도체 소자 및 그 제조 방법
KR100684428B1 (ko) 낮은 온저항을 갖는 고전압 트랜지스터 및 이의 제조 방법
JP6490679B2 (ja) 複数の注入層をもつ高電圧電界効果トランジスタ
US9035386B2 (en) Semiconductor structure and method for manufacturing the same
US7948031B2 (en) Semiconductor device and method of fabricating semiconductor device
JP5983122B2 (ja) 半導体装置
JP2011018764A (ja) 半導体装置
JP2014011418A (ja) 半導体装置およびその製造方法
CN114038757A (zh) Sic mosfet器件的制备方法
CN113628973A (zh) 碳化硅mosfet器件及其制造方法
US20140077302A1 (en) Power rectifying devices
US20150364585A1 (en) Power semiconductor device
US20240234495A1 (en) Gate trench power semiconductor devices having self-aligned trench shielding regions and related methods
KR20110078978A (ko) 반도체 소자 및 그 제조 방법
TWI742221B (zh) 溝槽金氧半導體元件及其製造方法

Legal Events

Date Code Title Description
RD13 Notification of appointment of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7433

Effective date: 20170222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170626

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170626

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180904

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20181002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190130

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20190207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190227

R150 Certificate of patent or registration of utility model

Ref document number: 6490679

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250