KR20160030171A - 다수의 주입층들을 갖는 고-전압 전계-효과 트랜지스터 - Google Patents

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KR20160030171A
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Abstract

고-전압 전계-효과 트랜지스터를 제조하는 방법은, 반도체 기판에 바디 영역, 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다. 상기 드레인 영역은 상기 바디 영역에 의해 상기 소스 영역으로부터 떨어져 있다. 상기 드레인 영역을 형성하는 단계는 : 상기 드레인 영역 위에 있는, 상기 반도체 기판의 표면상에 산화물 층을 형성하는 단계; 및 이온 빔들이 수직으로부터 오프셋된 각도로 상기 산화물 층에 충돌하도록 상기 반도체 기판을 기울이는 동안, 상기 산화물 층을 통과하는 다수의 이온 주입 작업들을 수행하는 단계를 포함한다. 상기 다수의 이온 주입 작업들은 대응하는 다수의 분리된 주입층들을 상기 드레인 영역 내에 형성한다. 상기 주입층들 각각은 상기 드레인 영역 내에서 서로 다른 깊이에 형성된다.

Description

다수의 주입층들을 갖는 고-전압 전계-효과 트랜지스터{High-voltage field-effect transistor having multiple implanted layers}
본 발명은 전계-효과 트랜지스터의 제조에 관한 것이며, 더 상세하게는, 고-전압 전계-효과 트랜지스터의 제조에 관한 것이다.
고-전압 전계-효과 트랜지스터(High-voltage field-effect transistor; HVFET)들은 전력 변환 회로와 같은 서로 다른 다양한 회로 응용들에 사용될 수 있다. 예를 들어, HVFET은 전력 변환 회로에서 전원 스위치로서 사용될 수 있다. HVFET 전원 스위치를 포함한 예시적 전력 변환 토폴로지들은 비-절연형 전력 변환 토폴로지들(예를 들어, 벅(buck) 변환기 또는 부스트 변환기) 및 절연형 전력 변환 토폴로지들(예를 들어, 플라이백(flyback) 변환기)을 포함하지만, 이에 제한되지 않는다.
HVFET는 전력 변환 회로 내에서 동작하는 동안 높은 전압들과 전류들에 영향을 받는다. 예를 들어, HVFET들은 동작 중에 수백 볼트(예를 들어, 700V - 800V)의 영향을 받을 수 있다. 따라서 HVFET들은 높은 항복 전압들을 갖도록 설계될 수 있다. 또한 HVFET들은, 전력 변환 회로의 동작 중의 전도 손실(conduction loss)을 최소화하기위해, 상대적으로 낮은 온저항(ON resistance)을 갖도록 설계될 수 있다.
다음의 도면들을 참조하여 본 발명의 비-제한적 및 비-전면적 실시예들이 설명되며, 이 때, 유사한 참조번호들은 여러 도면들에 걸쳐 유사한 부분들을 나타낼 수 있다.
도 1은 고-전압 전계-효과 트랜지스터(HVFET)의 횡단면 뷰를 도시한다.
도 2는 도 1의 HVFET의 제조를 설명하는 흐름도이다.
도 3은 도 1의 HVFET의 드레인 영역과 바디 영역을 포함하는 기판의 횡단면 뷰를 도시한다.
도 4는 얇은 산화물 층을 포함하는 기판의 횡단면 뷰를 도시한다.
도 5는 도 1의 HVFET의 주입층(implanted layer)들을 주입하기 위해 사용되는 이온 주입 작업의 횡단면 뷰를 도시한다.
도 6은 두꺼운 산화물 층을 포함하는 기판의 횡단면 뷰를 도시한다.
도 7은 에칭된 두꺼운 산화물 층 및 에칭된 얇은 산화물 층을 포함하는 기판의 횡단면 뷰를 도시한다.
도 8은 대안적 HVFET의 횡단면 뷰를 도시한다.
대응하는 참조번호들은 이러한 도면들의 여러 뷰들에 걸쳐 대응하는 컴포넌트들을 지시할 수 있다. 본 발명이 속한 기술 분야에서의 통상의 지식을 가진 자들은, 첨부도면들에 있는 요소들은 간략함과 명료함을 위해 예시된 것이며 반드시 일정한 비율로 도시된 것은 아니라는 것을 이해할 것이다. 예를 들면, 본 발명의 다양한 실시예들에 대한 이해를 증진시키는 것을 돕기 위해, 첨부도면들에 있는 요소들 중 일부 요소들의 치수들은 다른 요소들에 비해 과장될 수 있다. 또한, 상업적으로 실행 가능한 실시예들에서 유용하거나 또는 반드시 필요한, 통상적이지만 잘-이해되는 요소들은 본 발명의 다양한 실시예들의 뷰를 방해하지 않도록 종종 도시되어 있지 않다.
아래의 설명에서, 본 발명의 완전한 이해를 제공하기 위하여 여러 특정 세부사항들이 제시된다. 그러나 본 발명이 속한 기술 분야에서의 통상의 지식을 가진 자에게는 본 발명을 실행하기 위해서 상기 특정 세부사항들이 반드시 채택될 필요가 없다는 것이 명백할 것이다. 다른 예들에서, 본 발명을 모호하게 하는 것을 피하기 위하여 잘 알려진 물질들 또는 방법들은 설명되지 않는다.
본 명세서에서의 "일실시예", "실시예", "하나의 예", 또는 "일 예"에 대한 언급은 그 실시예 또는 그 예와 관련하여 설명된 특정한 형상, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서 본 명세서의 다양한 위치들에 "일실시예에서", "실시예에서", "하나의 예", 또는 "일 예"의 문구들이 나타나는 것은 그 모두가 반드시 동일한 실시예 또는 예를 가리키는 것이 아니다. 게다가 특정 형상들, 구조들 또는 특성들은 하나 이상의 실시예들 또는 예들에서 임의의 적절한 조합들 및/또는 서브조합들로 조합될 수 있다.
본 발명의 고-전압 전계-효과 트랜지스터(High-voltage field-effect transistor; HVFET)는 기판(예를 들어, 도핑된 실리콘 기판) 상에서 제조될 수 있다. 일반적으로, HVFET을 형성하기 위해 사용되는 공정 작업들은 상기 기판의 표면상에서 수행될 수 있다. 예를 들어, HVFET을 제조하기 위해 사용되는 도핑 작업들, 패터닝(patterning) 작업들, 그리고 레이어링(layering) 작업들은 상기 기판의 표면상에서 수행될 수 있다.
상기 HVFET는 상기 기판에 형성된 드레인 영역(예를 들어, 도 1의 드레인 영역(104)), 소스 영역(예를 들어, 도 1의 소스 영역(108)) 및 바디 영역(예를 들어, 도 1의 바디 영역(106))을 포함한다. 상기 드레인 영역 및 상기 소스 영역은 상기 바디 영역에 의해 서로 떨어져있을 수 있다. 상기 드레인 영역은 상기 기판에 형성된 도핑 영역(예를 들어, n-웰)을 포함할 수 있다. 상기 바디 영역은 상기 드레인 영역에 인접하여 상기 기판에 형성된 도핑 영역(예를 들어, p-웰)을 포함할 수 있다. 상기 바디 영역의 일부가 상기 소스 영역 및 상기 드레인 영역 사이에 배치되도록 상기 소스 영역은 상기 바디 영역 내에 형성된 도핑 영역(예를 들어, P+ 및 N+ 도핑 영역들)을 포함할 수 있다.
상기 기판의 표면 위에 서로 다른 다양한 층들이 형성될 수 있다. 상기 소스 영역 및 상기 드레인 영역 사이에 배치된 상기 바디 영역 일부분의 위에, 게이트 산화물 층 및 게이트 전극이 형성될 수 있다. 상기 게이트 전극 및 상기 게이트 산화물 아래에 있는 상기 바디 영역의 일부분은 상기 HVFET의 채널 영역을 형성할 수 있다. 또한 소스 전극 및 드레인 전극은 상기 소스 영역 및 상기 드레인 영역에게 콘택(contact)들을 제공하도록 형성될 수 있다.
또한, 본 발명의 HVFET는 상기 드레인 영역 위에 형성되는 얇은 산화물 층도 포함할 수 있다. 상기 얇은 산화물 층은 상기 드레인 영역 내에 포함된 형상들(features)(예를 들어, 주입층들(110))을 제조하는 동안 존재할 수 있다. 또한 상기 얇은 산화물 층은 도 1에 도시된 바와 같이, 최종 HVFET에 존재할 수도 있다. 상기 드레인 영역의 구조 및 제조는 후술된다.
상기 HVFET의 드레인 영역은 다수의 주입층들(예를 들어, 도 1의 주입층들(110-1, 110-2, 110-3))을 포함한다. 본원에 기술된 바와 같이, 상기 주입층들은 상기 드레인 영역의 n-웰 내에 있는 p-도핑된 영역(p-doped region)들일 수 있다. 각각의 주입층은 상기 기판의 표면과 거의 평행한, 기하학적 평면 구조일 수 있다. 따라서 상기 주입층들끼리 거의 평행할 수 있다. 상기 주입층들은 서로 위 또는 아래에 적층되도록 상기 드레인 영역 내에서 서로 다른 깊이에 형성될 수 있다. 상기 p-형 주입층들은 상기 드레인 영역의 n-형 영역들에 의해 서로 떨어져있을 수 있다.
세 개의 주입층들은 상부 주입층, 중간 주입층, 그리고 하부 주입층으로 지칭될 수 있다. 몇몇 예들에서, 상기 상부 주입층은 상기 기판의 표면에 형성될 수 있다(예를 들어, 도 1 참고). 다른 예들(예를 들어, 도 8 참고)에서, 상기 상부 주입층은 상기 기판의 표면 아래에 거리를 두고 형성되어, 상기 드레인 영역의 n-형 부분이 상기 상부 주입층 및 상기 기판의 표면 사이에 배치되도록 할 수 있다. 상기 중간 주입층은 상기 상부 주입층 아래에 형성될 수 있으며, 상기 n-웰의 영역에 의해 상기 상부 주입층으로부터 떨어져있을 수 있다. 상기 하부 주입층은 상기 중간 주입층 아래에 형성될 수 있으며, 상기 n-웰의 영역에 의해 상기 중간 주입층으로부터 떨어져있을 수 있다.
상기 세 개의 주입층들은 이온 주입 작업들을 이용하여 상기 드레인 영역 내에 주입될 수 있다. 일반적으로, 이온 주입 작업은 상기 주입층들 중 하나를 주입하기 위해, 선택된 에너지를 갖는 이온빔을 상기 기판에 방출하는 단계를 포함할 수 있다. (예를 들어, 도 5와 관련하여) 후술하는 바와 같이, 상기 세 개의 주입층들은 상기 기판의 표면상에 형성된 얇은 산화물 층을 통하여 주입될 수 있다. 상기 얇은 산화물 층을 통한 주입은 가우스 분포의 도핑 프로파일을 갖는 주입층들의 생산에 도움을 줄 수 있다. 일부 예들에서, 상기 기판은 상기 이온빔이 상기 얇은 산화물 층에 수직으로 충돌하지 않도록, 이온 주입 작업 중에 기울어져 있을 수 있다. 예를 들어, 상기 기판은, 상기 이온빔이 수직으로부터 약 3-10 도의 각도로 상기 얇은 산화물 층에 충돌하도록 기울어져 있을 수 있다. 상기 기판이 기울어져있는 동안의 주입 또한 가우스 분포의 도핑 프로파일을 갖는 주입층들의 생산에 도움을 줄 수 있다.
상기 드레인 영역 위에 있는 상기 얇은 산화물 층은 차후의 공정 작업들 동안 상기 드레인 영역 위에 남아 있을 수 있다. 예를 들어, 차후의 공정 작업들 동안 상기 얇은 산화물 층 위에 추가 층들(예를 들어, 부도체들 및 전극들)이 쌓아 올려질 수 있다. 일부 예들에서, 도 1 및 도 8에 도시된 바와 같이, 상기 얇은 산화물 층은 완성된 HVFET 기기 내에 존재할 수 있다.
이제, 도 1 내지 도 8을 참조하여, 예시적 HVFET들 및 상기 예시적 HVFET들의 제조가 설명된다. 도 1 및 도 8은 예시적 HVFET들을 도시한다. 도 2는 HVFET들을 제조하기 위한 예시적 방법을 도시한다. 도 3 내지 도 7은 도 2의 방법에 설명된 바와 같은, HVFET 제조의 다양한 단계들을 도시한다.
도 1은 본 발명의 HVFET(100)의 횡단면도이다. HVFET(100)는 다양한 서로 다른 전자 부품들에 사용될 수 있다. 예를 들어, HVFET(100)는 스위치 모드 파워 서플라이(switched mode power supply) 회로에서 전원 스위치로서 사용될 수 있다. 일 예에서, 상기 HVFET(100)은 정격 전압 700 V, 정격 전류 5 A(Ampere), 그리고 1 Ohm의 RDSON를 가진 부품들을 위해 사용될 수 있다.
HVFET(100)는 p-형 반도체 기판(102)을 포함한다. 예를 들어, p-형 반도체 기판(102)은 p-도핑된 실리콘 웨이퍼일 수 있다. P-형 반도체 기판(102)은 이하에서 "기판(102)"으로 지칭될 수 있다. 기판(102)은 드레인 영역(104), 바디 영역(106), 그리고 소스 영역(108)을 포함한다. 소스 영역(108)은 참조번호 108-1의 P+ 영역 및 참조번호 108-2의 N+ 영역의 조합을 의미할 수 있다. 바디 영역(106)의 일부는 드레인 영역(104) 및 소스 영역(108) 사이에 위치한다.
드레인 영역(104)은 기판(102) 내에 형성된다. 예를 들어, 드레인 영역(104)은 기판(102) 내에 형성된 n-웰(well)일 수 있다. 드레인 영역(104)은 세 개의 주입층들(110-1, 110-2 및 110-3)(통틀어서, "주입층들(110)")을 포함한다. 또한 드레인 영역(104)은 드레인 콘택(contact) 영역(112)도 포함할 수 있다. 드레인 콘택 영역(112)은 드레인 영역(104) 내에 있는 고농도로 n-도핑된(N+) 영역일 수 있다. 드레인 콘택 영역(112)은 드레인 전극(114)과 접촉할 수 있다. 드레인 전극(114)은, HVFET(100)의 외부 회로에 연결될 수 있는, HVFET(100)의 드레인 단자로서 기능할 수 있다. 일부 예들에서, 드레인 전극(114)은 금속 전극일 수 있다.
바디 영역(106)은 드레인 영역(104)에 인접하여 기판(102)에 형성된다. 예를 들어, 바디 영역(106)은 드레인 영역(104)에 인접하여 상기 기판(102)에 형성된 도핑 영역(예를 들어, p-웰)일 수 있다. 일부 예들에서, 바디 영역(106)은 드레인 영역(104)에 인접(abuting)할 수 있다(예를 들어, 접할 수 있다(interfacing)).
소스 영역(108)은 바디 영역(106) 내에서 하나 이상의 도핑 영역들을 포함할 수 있다. 예를 들어, 소스 영역(108)은 바디 영역(106) 내에 형성된 고농도로 p-도핑된(P+) 영역(108-1) 및 고농도로 n-도핑된(N+) 영역(108-2)을 포함할 수 있다. 소스 영역(108)은 바디 영역(106)에 의해 드레인 영역(104)으로부터 떨어져 있다. 예를 들어, 소스 영역(108)은 바디 영역(106)의 일부가 소스 영역(108) 및 드레인 영역(104) 사이에 배치되도록 바디 영역(106) 내에 형성된다. 소스 영역(108) 및 드레인 영역(104) 사이에 배치된 상기 바디 영역(106)의 일부는 HVFET(100)의 "채널 영역"의 일부를 포함할 수 있다. 소스 영역(108)은 소스 전극(116)과 접촉할 수 있다. 소스 전극(116)은 HVFET(100)의 외부 회로에 연결될 수 있는, HVFET(100)의 소스 단자로서 기능할 수 있다. 일부 예들에서, 소스 전극(116)은 금속 전극일 수 있다.
상술된 바와 같이, 드레인 영역(104)은 세 개의 주입층들(110)을 포함할 수 있다. 세 개의 주입층들(110)이 본원에서 설명되고 도시되었지만, 본 발명의 기법들에 따라 추가 주입층들이 드레인 영역(104) 내에 형성될 수 있다는 것이 고려될 수 있다. 참조번호 110-1의 주입층은 본원에서 "상부 주입층(110-1)"으로 지칭될 수 있다. 참조번호 110-2의 주입층은 본원에서 "중간 주입층(110-2)"으로 지칭될 수 있다. 참조번호 110-3의 주입층은 본원에서 "하부 주입층(110-3)"으로 지칭될 수 있다.
주입층들(110)은 드레인 영역(104) 내의 (예를 들어, 붕소를 사용한) p-도핑된 영역들일 수 있다. 주입층들(110)은 본원에서 기술되는 이온 주입 작업들을 이용하여 드레인 영역(104) 내에 주입될 수 있다. 주입층들(110) 각각은 표면(118)과 거의 평행하게 드레인 영역(104) 내에서 연장하는, 거의 평면인 기하학적 구조를 가질 수 있다. 따라서 주입층들(110)은, 표면(118)과 거의 평행하고 서로 평행한, 드레인 영역(103) 내의 p-도핑된 층들로서 시각화될 수 있다.
주입층들(110)은 서로 위 또는 아래에 적층되도록 드레인 영역(104) 내에서 서로 다른 깊이에 형성될 수 있다. 주입층들(110)은 상기 이온 주입 작업들에 의해 p-도핑되지 않은 n-웰 영역들에 의해 서로 떨어져있을 수 있다. 즉, 주입층들(110)은, 드레인 영역(104)의 n-도핑된 영역들(120-1, 120-2)에 의해 떨어져 있도록 드레인 영역(104) 내에 형성될 수 있다.
상부 주입층(110-1)은 참조번호 120-1의 n-도핑된 영역에 의해 중간 주입층(110-2)으로부터 떨어져있을 수 있다. 다시 말해, 참조번호 120-1의 n-도핑된 영역은 상부 주입층(110-1) 및 중간 주입층(110-2) 사이에 배치될 수 있으며, 상부 주입층(110-1) 및 중간 주입층(110-2)의 길이를 따라 연장할 수 있다. 중간 주입층(110-2)은 참조번호 120-2의 n-도핑된 영역에 의해 하부 주입층(110-3)으로부터 떨어져있을 수 있다. 즉, 참조번호 120-2의 n-도핑된 영역은 중간 주입층(110-2) 및 하부 주입층(110-3) 사이에 배치될 수 있으며, 중간 주입층(110-2) 및 하부 주입층(110-3)의 길이를 따라 연장할 수 있다.
도 1의 HVFET(100)에서, 상부 주입층(110-1)은 표면(118)에 형성될 수 있다. 다른 예들에서, 예를 들어 도 8와 관련하여, 상부 주입층(810-1)은 n-도핑된 영역(820-1)이 상부 주입층(810-1) 및 표면(118) 사이에 배치되도록 기판(102)의 표면(118) 아래에 형성될 수 있다.
주입층들(110)은 기판(118)에 평행한 방향으로 연장할 수 있다. 본원에서 설명된 바와 같이, 일부 예들에서, 주입층들(110)은 드레인 영역(104) 중 드레인 콘택 영역(112)의 근처에 있는 부분에서부터 드레인 영역(104) 중 바디 영역(106)의 근처에 있는 부분까지 연장될 수 있다. 그러나 도 1에 도시된 바와 같이, 주입층들(110)은 일부 예들에서 드레인 컨택 영역(112) 및 바디 영역(106)에 접촉하지 않을 수 있다. 대신에, 이러한 예들에서, 드레인 영역(104)의 n-도핑된 영역은 드레인 컨택 영역(112)으로부터 주입층들(110)을 분리할 수 있다. 이와 유사하게, 드레인 영역(104)의 n-도핑된 영역은 바디 영역(106)으로부터 주입층들(110)을 분리할 수 있다. 다시 말해, 드레인 컨택 영역(112) 근처에 있는 주입층들(110)의 가장자리들은 드레인 영역(104)의 n-도핑된 영역에 의해 드레인 콘택 영역(112)으로부터 떨어져있다. 이와 유사하게, 바디 영역(106) 근처에 있는 주입층들(110)의 가장자리들은 드레인 영역(104)의 n-도핑된 영역에 의해 바디 영역(106)으로부터 떨어져있다.
도 1의 예시적 HVFET에서, 중간 주입층(110-2) 및 하부 주입층(110-3)은 드레인 영역(104)의 n-도핑된 영역들에 의해 둘러싸여질 수 있다. 상부 주입층(110-1)은 표면(118)에 있는 상부 주입층(110-1)의 측면을 제외하고는 모든 측면들이 드레인 영역(104)의 n-도핑된 영역들에 의해 둘러싸여진다. 표면(118)에 있는 상부 주입층(110-1)의 측면은 얇은 산화물 층(122)에 인접할 수 있다. 도 8의 예시적 HVFET에서, 주입층들(810) 각각은 드레인 영역(104)의 n-도핑된 영역들에 의해 둘러싸여질 수 있다.
HVFET(100)는 얇은 산화물 층(122), 게이트 산화물 층(124), 그리고 얇은 산화물 층(126)을 포함한다. 얇은 산화물 층(122)은 주입층들(110)의 위에 있는 표면(118) 상에 형성될 수 있다. 예를 들어, 얇은 산화물 층(122)은 상기 표면(118) 중에 주입층들(100)의 위에 있는 부분을 완전히 덮을 수 있다. 후술하는 바와 같이, 얇은 산화물 층(122)은 주입층들(110)을 주입하기 전에 표면(118) 상에 형성될 수 있다. 얇은 산화물 층(122)의 형성 후에, 주입층들(110)은 이온 주입 작업들 동안, 얇은 산화물 층(122)을 통과하여 드레인 영역(104) 내에 주입될 수 있다.
게이트 산화물 층(124)은 바디 영역(106) 위에 있는 표면(118) 상에 형성될 수 있다. 예를 들어, 게이트 산화물 층(124)은 바디 영역(106) 중에서 드레인 영역(104) 및 소스 영역(108) 사이에 위치한 부분을 덮을 수 있다. 도 1에 도시된 바와 같이, 게이트 산화물 층(124)은, 게이트 산화물 층(124) 및 얇은 산화물 층(122)이 표면(118)을 덮는 연속적인 산화물 층을 형성하도록, 얇은 산화물 층(122)에 인접하여 형성될 수 있다.
게이트 전극(128)은 바디 영역(106)의 위에 있는 게이트 산화물 층(124)의 위에 형성될 수 있다. 게이트 산화물 층(124) 아래에 있는 드레인 영역(104) 및 바디 영역(106)의 일부, 그리고 게이트 전극(128)은 HVFET(100)의 채널 영역을 형성할 수 있다. 따라서 몇몇 예들에서, HVFET(100)의 채널 영역은 주입층들(100)의 측면들로부터 소스 영역(108)까지 연장할 수 있다. 게이트 전극(128)은 HVFET(100)의 외부 회로에 연결될 수 있는, HVFET(100)의 게이트 단자로서 기능할 수 있다. 일부 예들에서, 게이트 전극(128)은 고농도로 도핑된 다결정 실리콘 물질일 수 있다. 게이트 전극(128)에 인가된 게이트 전압을 조절하는 것은, 바디 영역(106) 중 게이트 전극(128) 및 게이트 산화물 층(124)의 밑에 있는 부분(예를 들어, 상기 채널 영역)의 전도성을 조절할 수 있다.
두꺼운 산화물 층(126)은, 주입층들(110)이 이온 주입 작업들을 통해 형성된 후에, 얇은 산화물 층(122)의 위에 형성될 수 있다. 두꺼운 산화물 층(126)의 가장자리는 게이트 산화물 층(124)의 가장자리에 인접하여 위치할 수 있다. 예를 들어, 게이트 산화물 층(124)의 가장자리 및 두꺼운 산화물 층(126)의 가장자리 사이에 경계면(interface)이 존재할 수 있다.
상술한 바와 같이, 게이트 전극(128)은 게이트 산화물 층(124) 위에 형성된다. 일부 예들에서, 도 1에 도시된 바와 같이, 게이트 전극(128)은 두꺼운 산화물 층(126)의 일부 및 게이트 산화물 층(124) 모두의 위에 형성되는 연속적인 층일 수 있다. 예를 들어, 연속적인 게이트 전극(128)이 게이트 산화물 층(124) 위에, 그리고 두꺼운 산화물 층(126)의 일부분의 위에 배치되도록, 게이트 전극(128)은 게이트 산화물 층(124) 및 두꺼운 산화물 층(126) 사이의 상기 경계면에 들어맞을(conforming) 수 있다. 도 1에 도시된 바와 같이, 게이트 전극(128)은 바디 영역(106) 근처에 있는 주입 층들(110)의 가장자리들의 위에, 두꺼운 산화물 층(126)의 최상부에 형성될 수 있다. 일부 예들에서, 드레인 폴리실리콘 확장부(130)는 드레인 콘택 영역(112) 근처에 있는 주입층들(110)의 가장자리들의 상단 위에, 두꺼운 산화물 층(126)의 최상부에 배치될 수 있다. 주입층들(110) 위에 있는 게이트 전극(128)의 일부 및 드레인 폴리실리콘 확장부(130)는 그 아래에 있는 드레인 영역(104) 내의 피크 전계(peak field)를 변경할 수 있다.
HVFET(100)는 두꺼운 산화물 층(126), 게이트 전극(128), 그리고 게이트 산화물 층(124)의 위에 형성된 층간 절연막(interlayer dielectric)(132)을 포함할 수 있다. 층간 절연막(132)은 전극들(예를 들어, 114, 116, 128)이 서로 접촉하는 것을 막는 역할을 하는 절연 물질(insulting material)일 수 있다.
HVFET(100)의 구조 및 동작의 일부는 다음과 같이 요약된다. 드레인 영역(104) 및 소스 영역(108)은 바디 영역(106)에 의해 분리된다. 드레인 영역(104)은 드레인 전극(114)과 접촉할 수 있는 드레인 콘택 영역(112)을 포함한다. 바디 영역(106)은 소스 전극(116)과 접촉할 수 있는 소스 영역(108)을 포함한다. 바디 영역(106)의 일부 및 드레인 영역(104)의 일부는 소스 영역(108) 및 드레인 콘택 영역(112) 사이에 위치한다. 다시 말해, 드레인 콘택 영역(112) 및 소스 영역(108)은, 주입층들(110)을 포함하는 드레인 영역(104)의 일부분들 및 바디 영역의 일부분들이 드레인 콘택 영역(112) 및 소스 영역(108) 사이에 위치하도록, HVFET(100)의 분리된 단부들에 각각 위치할 수 있다. 동작 중에, HVFET(100)이 게이트 전압에 의해 ON 상태로 설정될 때, 드레인-소스 전압의 인가에 응하여, 드레인 콘택 영역(112) 및 소스 영역(108) 사이에 (예를 들어, 주입층들(110) 사이에) 전류가 흐를 수 있다.
HVFET(100)의 제조가 후술된다. HVFET(100)를 제조하는 방법(200)은 도 2를 참조하여 기술된다. 도 3 내지 도 7에 서로 다른 여러 단계들에서의 HVFET(100)의 제조과정이 도시된다. 이제 도 3 내지 도 7을 참고하여 HVFET(100)를 제조하는 방법(200)이 설명된다.
도 2는 HVFET(100)를 제조하는 방법(200)을 도시한다. 도시되고 본원에 설명된 바와 같이, HVFET(100)는 p-형 반도체 기판(102)(예를 들어, p-도핑된 실리콘 웨이퍼) 상에서 제조될 수 있다. 일예에서, 저농도로 p-도핑된(5x1013 cm-3 내지 5x1014 cm-3 ) 실리콘 웨이퍼가 사용될 수 있다.
도 3을 참조하여, 기판(102)은 HVFET(100)을 제조하기 위한 공정 작업들이 수행되는 표면(118)을 가질 수 있다. 예를 들어, HVFET(100)을 제조하기 위해 사용되는 도핑 작업들, 패터닝(patterning) 작업들, 그리고 레이어링(layering) 작업들은 후술하는 바와 같이 표면(118)상에서 수행될 수 있다.
처음에, 드레인 영역(104) 및 바디 영역(106)은 각각 참조번호 202의 블록 및 참조번호 204의 블록에서, 기판(102)에 형성될 수 있다. 드레인 영역(104)은 기판(102)의 일부분에 형성되는 n-웰일 수 있다. 바디 영역(106)은 드레인 영역(104)에 인접하여, 기판(102)의 일부분에 형성되는 p-웰일 수 있다.
드레인 영역(104) 및 바디 영역(106)은 표면(118)에서 기판(102) 내로 연장하는 도핑된 영역들일 수 있다. 일부 예들에서, 드레인 영역(104)은 약 5 ㎛ - 10 ㎛ 의 깊이와 약 20 ㎛ - 150 ㎛ 의 길이를 가질 수 있다. 일부 예들에서, 바디 영역(106)은 약 1 ㎛ - 8 ㎛ 의 깊이를 가질 수 있다.
이제 도 4를 참조하면, 참조번호 206의 블록에서, 얇은 산화물 층(122)이 표면(118) 상에 형성될 수 있다. 도시된 바와 같이, 얇은 산화물 층(122)은 바디 영역(106) 및 드레인 영역(104) 모두 위에 형성될 수 있다. 얇은 산화물 층(122)은 열 산화 공정을 이용하여 성장될 수 있다. 일부 예들에서, 얇은 산화물 층(122)은 약 20 nm - 500 nm의 두께를 가질 수 있다.
이제 도 5를 참조하면, 참조번호 208의 블록에서, 얇은 산화물 층(122) 위에 마스킹 층(masking layer)(134)이 형성될 수 있다. 마스킹 층(134)은 드레인 영역(104)의 위에 있는 얇은 산화물 층(122)의 일부분 위의 개구부(136)를 한정할 수 있다. 그 다음의 이온 주입 작업들은 개구부(136)를 통해 수행될 수 있다. 일부 예들에서, 마스킹 층(134)은 포토레지스트(photoresist) 층일 수 있다. 마스킹 층(134)은, 마스킹 층(134)에 의해 마스킹된 기판(102)의 일부분들로 이온들이 침투하는 것을 방지하기 위해 충분한 두께를 가질 수 있다.
그 다음, 참조번호 210 내지 214의 블록들에서, 주입층들(110)을 형성하기 위해, 얇은 산화물 층(122)을 통과하는 다수의 이온 주입 작업들이 수행된다. 상기 다수의 이온 주입 작업들은 얇은 산화물 층(122)에 충돌하는 참조번호 138의 화살표들에 의해 표시되어 있다. 예를 들어, 화살표들(138)은 얇은 산화물 층(122)에 충돌하는 이온 빔을 나타낼 수 있다. 화살표들(138)의 각도는 얇은 산화물 층(122)에 대한 이온 빔의 각도를 나타낼 수 있다. 상기 이온 빔이 얇은 산화물 층(122)에 충돌하는 각도는 기판(102)을 상기 이온 빔에 대해 기울임으로써 제어될 수 있다. 기판(102)은, 상기 이온 빔이 90도(즉, 얇은 산화물 층(122)에 대해 수직)가 아닌 각도로 얇은 산화물 층(122)에 충돌하도록, 이온 주입 작업 중에 기울어져있을 수 있지만, 일부 예들에서, 기판(102)은 상기 이온 빔이 얇은 산화물 층(122)에 90도로 충돌하도록 기울어져있을 수 있다. 도 5에서 화살표들(138)은 수직으로부터 약 5 도의 각도로 얇은 산화물 층(122)에 충돌하도록 도시되어 있다.
단일 이온 주입 작업은 주입층들(110) 중 하나의 주입층을 주입하기 위해 사용될 수 있다. 따라서 상기 세 개의 분리된 주입층들(110)을 주입하기 위해 이러한 별개의 이온 주입 작업들이 사용될 수 있다. 상기 세 개의 이온 주입 작업들 각각에 대해, 서로 다른 다양한 파라미터들(예를 들어, 주입 각도 및 주입 에너지)이 사용될 수 있다. 상기 세 개의 주입 작업들에 대한 예시적 파라미터들은 아래에 기술된다.
참조번호 210의 블록에서, 하부 주입층(110-3)을 주입하기 위해, 제1 이온 주입 작업은 얇은 산화물 층(122)을 통과하여 수행될 수 있다. 일부 예들에서, 상기 제1 이온 주입 작업은, 상기 이온 빔이 90 도가 아닌 각도로, 즉 수직이 아닌 각도로 얇은 산화물 층(122)에 충돌하도록 기판(102)이 기울어져있는 동안 수행될 수 있다. 예를 들어, 기판(102)은, 이온 빔이 수직으로부터 약 3 - 10 도의 각도로 얇은 산화물 층(122)에 충돌하도록 기울어져있을 수 있다. 일부 예들에서, 상기 제1 이온 주입 작업은 약 2 MeV - 5 MeV의 이온 주입 에너지를 이용하여 수행될 수 있다. 상술한 바와 같이 기판(102)을 기울이는 동안 얇은 산화물 층(122)을 통해 이온 주입을 수행하는 것은, 거의 가우스 분포의 도핑 프로파일을 갖는 하부 주입층(110-3)을 야기할 수 있다.
하부 주입층(110-3)은 표면(118)으로부터 약 2 ㎛ - 5 ㎛ 아래에서 기판(102)에(즉, 드레인 영역(104)에) 주입될 수 있다. 하부 주입층(110-3)의 두께는 약 0.5 ㎛ - 2 ㎛일 수 있다. 일부 예들에서, 하부 주입층(110-3) 및 중간 주입층(110-2) 간의 거리(즉, 참조번호 120-2의 n-도핑된 영역)는 약 0.5 ㎛ - 3 ㎛ 일 수 있다.
참조번호 212의 블록에서, 중간 주입층(110-2)을 주입하기 위해, 얇은 산화물 층(122)을 통과하여 제2 이온 주입 작업이 수행될 수 있다. 일부 예들에서, 상기 제2 이온 주입 작업은, 상기 이온 빔이 90 도가 아닌 각도로, 즉 수직이 아닌 각도로 얇은 산화물 층(122)에 충돌하도록 기판(102)이 기울어져있는 동안 수행될 수 있다. 예를 들어, 기판(102)은, 상기 이온 빔이 수직으로부터 약 3 - 10 도의 각도로 얇은 산화물 층(122)에 충돌하도록 기울어져있을 수 있다. 일부 예들에서, 상기 제2 이온 주입 작업은 약 0.5 MeV - 3 MeV의 이온 주입 에너지를 이용하여 수행될 수 있다. 상술한 바와 같이 기판(102)을 기울이는 동안 얇은 산화물 층(122)을 통해 이온 주입을 수행하는 것은, 거의 가우스 분포의 도핑 프로파일을 갖는 중간 주입층(110-2)을 야기할 수 있다.
중간 주입층(110-2)은 표면(118)으로부터 약 0.5 ㎛ - 3 ㎛ 아래에서 기판(102)에(즉, 드레인 영역(104)에) 주입될 수 있다. 중간 주입층(110-2)의 두께는 약 0.3 ㎛ - 1.5 ㎛일 수 있다. 일부 예들에서, 중간 주입층(110-2) 및 상부 주입층(110-1) 간의 거리(즉, 참조번호 120-1의 n-도핑된 영역)는 약 0.5 ㎛ - 3 ㎛ 일 수 있다.
참조번호 214의 블록에서, 상부 주입층(110-1)을 주입하기 위해, 얇은 산화물 층(122)을 통과하여 제3 이온 주입 작업이 수행될 수 있다. 일부 예들에서, 상기 제3 이온 주입 작업은, 상기 이온 빔이 90 도가 아닌 각도로, 즉 수직이 아닌 각도로 얇은 산화물 층(122)에 충돌하도록 기판(102)이 기울어져있는 동안 수행될 수 있다. 예를 들어, 기판(102)은, 상기 이온 빔이 수직으로부터 약 3 - 10 도의 각도로 얇은 산화물 층(122)에 충돌하도록 기울어져있을 수 있다. 일부 예들에서, 상기 제3 이온 주입 작업은 약 50 keV - 500 keV의 이온 주입 에너지를 이용하여 수행될 수 있다. 상술한 바와 같이 마찬가지로 기판(102)을 기울이는 동안 얇은 산화물 층(122)을 통해 이온 주입을 수행하는 것은, 거의 가우스 분포의 도핑 프로파일을 갖는 상부 주입층(110-1)을 야기할 수 있다. 상부 주입층(110-1)의 두께는 약 0.1 ㎛ - 1 ㎛일 수 있다. 따라서 상부 주입층(110-1)은 표면(118)에서부터 기판(102) 내로(즉, 드레인 영역(104) 내로) 약 0.1 ㎛ - 1 ㎛만큼 연장할 수 있다.
이제 도 6을 참조하면, 마스킹 층(134)은 얇은 산화물 층(122)에서 제거될 수 있다. 그 이후에, 참조번호 216의 블록에서, 얇은 산화물 층(122) 위에 두꺼운 산화물 층(126)이 형성될 수 있다. 두꺼운 산화물 층(126)은, 일부 예들에서, 화학기상증착(chemical vapor deposition; CVD) 공정과 같은 저온 산화물 형성 공정을 이용하여 형성될 수 있다. 저온 공정을 이용하면 주입층들(110)의 확산을 방지할 수 있다. 일부 예들에서, 두꺼운 산화물 층(126)은 약 0.1 ㎛ - 2 ㎛의 두께를 가질 수 있다.
이제 도 7을 참조하면, 참조번호 218의 블록에서, 두꺼운 산화물 층(126) 및 얇은 산화물 층(122)은 표면(118) 중 참조번호 140-1, 140-2의 영역들을 노출시키도록 에칭될 수 있다. 참조번호 140-1의 노출 영역은 바디 영역(106)의 위에 있을 수 있다. 이제, HVFET(100)의 추가 형상들의 제조가 도 1에 관해 설명된다.
다시 도 1을 참조하면, 참조번호 224의 블록에서, 소스 영역(108) 및 드레인 콘택 영역(112)이 제조될 수 잇다. 소스 영역(108)은 두 개의 도핑 작업들을 이용하여 형성될 수 있다. 예를 들어, P+ 영역(108-1) 및 N+ 영역(108-2)은 각각 p-도핑 공정 및 n-도핑 공정을 이용함으로써 형성될 수 있다. 드레인 콘택 영역(112)은 N+ 도핑 공정을 이용하여 형성될 수 있다.
참조번호 220의 블록에서, 게이트 산화물 층(124)이 바디 영역(106) 위에 형성될 수 있다. 게이트 산화물 층(124)은 열 산화 공정을 이용하여 형성될 수 있다. 일부 예들에서, 게이트 산화물 층(124)은 약 10 nm - 100 nm의 두께를 가질 수 있다.
참조번호 222의 블록에서, 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정을 이용하여 게이트 전극(128) 및 드레인 폴리실리콘 확장부(130)가 형성될 수 있다. 일부 예들에서, 게이트 전극(128) 및 드레인 폴리실리콘 확장부(130)는 도핑된 폴리실리콘을 포함할 수 있다. 게이트 전극(128)은 약 0.1 ㎛ - 1 ㎛의 두께를 가질 수 있다. 드레인 폴리실리콘 확장부(130)는 약 0.1 ㎛ - 1 ㎛의 두께를 가질 수 있다.
그 다음, 참조번호 226의 블록에서, 저온 공정인 화학기상증착(CVD) 공정을 이용하여, 층간 절연막(132)이 형성될 수 있다. 일부 예들에서, 층간 절연막(132)은 약 0.3 ㎛ - 2 ㎛의 두께를 가질 수 있다. 참조번호 228의 블록에서, 드레인 전극(114) 및 소스 전극(116)이 형성될 수 있다. 일부 예들에서, 드레인 전극(114) 및 소스 전극(116)은 금속 전극들일 수 있다.
몇가지 예들이 자세히 상술되었지만, 다른 변형들도 가능하다. 예를 들어, 도 2에 묘사된 흐름도는 원하는 결과들을 얻기 위해, 도시된 특정 순서, 또는 순차적 순서를 필요로 하지 않는다. 설명된 흐름도에, 다른 단계들이 제공될 수 있으며, 또는 몇몇 단계들이 제거될 수 있다. 예를 들어, HVFET(100)의 여러 층들(예를 들어, 114, 116, 122, 124, 126, 128, 130, 132) 및 기판(102)의 여러 영역들(예를 들어, 104, 106, 108, 110, 112)은 도 2에 대해 기술된 것과 상이한 순서로 제조될 수 있다. 또한, HVFET을 형성하기 위해, 영역들 및/또는 층들이 기판(102)에 부가되거나 또는 기판(102)으로부터 제거될 수 있다는 것이 고려된다. 다른 실시예들은 청구범위 내에 있을 수 있다.
도 8은 주입층들(810-1, 810-2, 810-3)(통틀어서, "주입층들(810)")을 포함하는 대안적 HVFET(800)을 도시한다. 대안적 HVFET(800)은 주입층들(810)이 드레인 영역(104) 내에서 참조번호 110의 주입층들과는 상이한 깊이들에 주입되어 있다는 점이 HVFET(100)과 다르다. 예를 들어, 상부 주입층(810-1)은 표면(118)으로부터 거리를 두고 주입되어, 참조번호 810-1의 주입층 및 표면(118) 사이에 n-도핑된 영역(820-1)이 존재할 수 있게 한다.
주입층들(810)은 드레인 영역(104) 내의 (예를 들어, 붕소를 사용한) p-도핑된 영역들일 수 있다. 주입층들(810)은 참조번호 110의 주입층들의 이온 주입과 관련하여 상술된 바와 같은 이온 주입 작업들을 이용하여 드레인 영역(104) 내에 주입될 수 있다. 주입층들(810) 각각은 표면(118)과 거의 평행하게 드레인 영역(104) 내에서 연장하는, 거의 평면인 기하학적 구조를 가질 수 있다.
주입층들(810)은 서로 위아래에 적층되도록 드레인 영역(104) 내에서 서로 다른 깊이에 형성될 수 있다. 주입층들(810)은 상기 이온 주입 작업들에 의해 p-도핑되지 않은 n-웰의 영역들에 의해 서로 떨어져있을 수 있다. 즉, 주입층들(810)은, 드레인 영역(104)의 n-도핑된 영역들(820-2, 820-3)에 의해 떨어져 있도록 드레인 영역(104) 내에 형성될 수 있다. HVFET(800)에서, 주입층들(810) 각각은 드레인 영역(104)의 n-도핑된 물질에 의해 둘러싸여진다.
요약서에 설명된 것을 포함하여, 위와 같은 본 발명의 예시된 예들의 설명은 총망라하는 것으로 의도된 것이 아니며 개시된 정확한 형태로 제한하는 것으로 의도된 것도 아니다. 본 발명의 특정 실시예들 및 본 발명에 대한 예들이 예시를 위해 본 명세서에 설명되어 있지만, 여러 등가 변형예들이 본 발명의 더 넓은 사상 및 범위로부터 벗어나지 않고서도 가능하다. 실제로, 특정한 예시적인 크기들, 전압들, 전류들 등은 설명을 위해 제공된 것이며 다른 값들 또한 본 개시내용의 교시들에 따른 다른 실시예들 및 예들에서 채용될 수 있는 것으로 이해된다.

Claims (25)

  1. 고-전압 전계-효과 트랜지스터(high-voltage field-effect transistor; HVFET)를 제조하는 방법에 있어서, 상기 방법은 :
    반도체 기판에 바디 영역을 형성하는 단계;
    상기 반도체 기판에 소스 영역을 형성하는 단계; 및
    상기 반도체 기판에 드레인 영역을 형성하는 단계를 포함하며,
    상기 드레인 영역은 도핑된 n-웰 영역을 포함할 수 있으며,
    상기 드레인 영역은 상기 바디 영역에 의해 상기 소스 영역으로부터 떨어져 있고,
    상기 드레인 영역을 형성하는 단계는 :
    상기 드레인 영역 위에 있는, 상기 반도체 기판의 표면상에 산화물 층을 형성하는 단계; 및
    이온 빔들이 수직으로부터 오프셋된 각도로 상기 산화물 층에 충돌하도록 상기 반도체 기판을 기울이는 동안, 상기 산화물 층을 통과하는 다수의 이온 주입 작업들을 수행하는 단계를 포함하며,
    상기 다수의 이온 주입 작업들은 대응하는 다수의 분리된 주입층들을 상기 드레인 영역 내에 형성하며, 그리고
    상기 주입층들 각각은 상기 드레인 영역 내에서 서로 다른 깊이에 형성되는, 고-전압 전계-효과 트랜지스터 제조 방법.
  2. 청구항 1에 있어서,
    상기 산화물 층은 20 nm - 500 nm의 두께를 갖는, 고-전압 전계-효과 트랜지스터 제조 방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 반도체 기판을 기울이는 것은,
    상기 이온빔이 수직으로부터 오프셋된 3도 내지 10 도의 각도로 상기 산화물 층에 충돌하도록 상기 반도체 기판을 기울이는 것을 포함하는, 고-전압 전계-효과 트랜지스터 제조 방법.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 산화물 층은 제1 산화물 층이며,
    상기 제1 산화물 층을 형성하는 단계는 열 산화 공정을 이용하여 상기 제1 산화물 층을 형성하는 단계를 포함하며, 그리고
    상기 방법은, 저온 산화물 증착 공정을 이용하여 상기 제1 산화물 층 위에 제2 산화물 층을 증착하는 단계를 더 포함하는, 고-전압 전계-효과 트랜지스터 제조 방법.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 산화물 층은 제1 산화물 층이며,
    상기 방법은, 상기 제1 산화물 층 위에 제2 산화물 층을 형성하는 단계를 더 포함하고,
    상기 제1 산화물 층은 20 nm - 500 nm의 두께를 가지며, 그리고
    상기 제2 산화물 층은 0.1 ㎛ - 2 ㎛ 의 두께를 갖는, 고-전압 전계-효과 트랜지스터 제조 방법.
  6. 청구항 5에 있어서,
    상기 방법은 :
    상기 바디 영역 위에 있는, 상기 반도체 기판의 표면을 노출시키도록 에칭 공정을 수행하는 단계;
    상기 바디 영역 위에 게이트 산화물 층을 형성하는 단계로서, 상기 게이트 산화물 층은 상기 제1 산화물 층 및 상기 제2 산화물 층에 인접하는, 단계; 및
    상기 제2 산화물 층의 일부분 및 상기 게이트 산화물 층의 위에 게이트 전극을 형성하는 단계를 더 포함하며,
    상기 게이트 전극 중, 상기 제2 산화물 층의 일부 위에 있는 부분은 상기 주입층들 중 상기 바디 영역 근처에 있는 부분들의 위에 위치한, 고-전압 전계-효과 트랜지스터 제조 방법.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 다수의 분리된 주입층들의 각각의 주입층은 0.1 ㎛ - 2 ㎛ 의 두께를 갖는, 고-전압 전계-효과 트랜지스터 제조 방법.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 드레인 영역은 n-형 웰을 포함하며,
    상기 다수의 이온 주입 작업들을 수행하는 단계는 세 개의 분리된 p-형 주입층들을 형성하기 위해 세 개의 이온 주입 작업들을 수행하는 단계를 포함하고,
    상기 p-형 주입층들 중 제1 주입층은 상기 산화물 층에 인접하여 상기 반도체 기판의 표면에 형성되며,
    상기 p-형 주입층들 중 제2 주입층은 상기 p-형 주입층들 중 상기 제1 주입층 보다 아래에 형성되며,
    상기 p-형 주입층들 중 제3 주입층은 상기 p-형 주입층들 중 상기 제2 주입층 보다 아래에 형성되는, 고-전압 전계-효과 트랜지스터 제조 방법.
  9. 청구항 8에 있어서,
    상기 제1 p-형 주입층 및 상기 제2 p-형 주입층은 상기 n-형 웰의 제1 n-형 영역에 의해 서로 떨어져 있으며,
    상기 제2 p-형 주입층 및 상기 제3 p-형 주입층은 상기 n-형 웰의 제2 n-형 영역에 의해 서로 떨어져 있고,
    상기 제1 n-형 영역은 0.5 ㎛ - 3 ㎛ 의 두께를 갖고,
    상기 제2 n-형 영역은 0.5 ㎛ - 3 ㎛ 의 두께를 갖는, 고-전압 전계-효과 트랜지스터 제조 방법.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
    상기 드레인 영역은 n-형 웰을 포함하며,
    상기 다수의 이온 주입 작업들을 수행하는 단계는 상기 n-형 웰 내부에 세 개의 분리된 p-형 주입층들을 형성하기 위해 세 개의 이온 주입 작업들을 수행하는 단계를 포함하고,
    상기 p-형 주입층들 중 제1 주입층은 상기 기판의 표면보다 아래에 매입되어, 상기 n-형 웰의 n-형 영역이 상기 산화물 층 및 상기 제1 p-형 주입층 사이에 위치되며,
    상기 p-형 주입층들 중 제2 주입층은 상기 p-형 주입층들 중 상기 제1 주입층보다 아래에 형성되고, 그리고
    상기 p-형 주입층들 중 제3 주입층은 상기 p-형 주입층들 중 상기 제2 주입층보다 아래에 형성되는, 고-전압 전계-효과 트랜지스터 제조 방법.
  11. 청구항 10에 있어서,
    상기 제1 p-형 주입층은 상기 n-형 웰의 제1 n-형 영역에 의해 상기 산화층으로부터 떨어져 있고,
    상기 제1 p-형 주입층 및 상기 제2 p-형 주입층은 상기 n-형 웰의 제2 n-형 영역에 의해 서로 떨어져 있고,
    상기 제2 p-형 주입층 및 상기 제3 p-형 주입층은 상기 n-형 웰의 제3 n-형 영역에 의해 서로 떨어져 있으며,
    상기 제1 n-형 영역은 0.05 ㎛ - 2 ㎛ 의 두께를 갖고,
    상기 제2 n-형 영역은 0.5 ㎛ - 3 ㎛ 의 두께를 갖고,
    상기 제3 n-형 영역은 0.5 ㎛ - 3 ㎛ 의 두께를 갖는, 고-전압 전계-효과 트랜지스터 제조 방법.
  12. 고-전압 전계-효과 트랜지스터를 제조하는 방법에 있어서, 상기 방법은 :
    반도체 기판에 바디 영역을 형성하는 단계;
    상기 반도체 기판에 소스 영역을 형성하는 단계; 및
    상기 반도체 기판에 드레인 영역을 형성하는 단계를 포함하며,
    상기 드레인 영역은 상기 바디 영역에 의해 상기 소스 영역으로부터 떨어져 있고,
    상기 드레인 영역을 형성하는 단계는 :
    상기 드레인 영역 위에 있는, 상기 반도체 기판의 표면상에 산화물 층을 형성하는 단계; 및
    상기 드레인 영역 내에 세 개의 분리된 주입층들을 형성하기 위해, 상기 산화물 층을 통과하는 세 개의 이온 주입 작업들을 수행하는 단계를 포함하며,
    상기 주입층들 각각은, 상기 드레인 영역 내에서 서로 다른 깊이에 형성되며,
    상기 세 개의 주입층들 중 제1 주입층은 상기 산화물 층에 인접하여 상기 반도체 기판의 표면에 형성되는, 고-전압 전계-효과 트랜지스터 제조 방법.
  13. 청구항 12에 있어서,
    상기 세 개의 이온 주입 작업들을 수행하는 단계는,
    이온 빔들이 수직으로부터 오프셋된 각도로 상기 산화물 층에 충돌하도록 상기 반도체 기판을 기울이는 단계를 포함하는, 고-전압 전계-효과 트랜지스터 제조 방법.
  14. 청구항 12 또는 청구항 13에 있어서,
    상기 산화물 층은 제1 산화물 층이며,
    상기 방법은, 상기 제1 산화물 층 위에 제2 산화물 층을 형성하는 단계를 더 포함하고,
    상기 제1 산화물 층은 20 nm - 500 nm의 두께를 가지며, 그리고
    상기 제2 산화물 층은 0.1 ㎛ - 2 ㎛의 두께를 갖는, 고-전압 전계-효과 트랜지스터 제조 방법.
  15. 청구항 14에 있어서,
    상기 방법은 :
    상기 바디 영역 위에 있는, 상기 반도체 기판의 표면을 노출시키도록 에칭 공정을 수행하는 단계;
    상기 바디 영역 위에 게이트 산화물 층을 형성하는 단계로서, 상기 게이트 산화물 층은 상기 제1 산화물 층 및 상기 제2 산화물 층에 인접하는, 단계; 및
    상기 게이트 산화물 층 위에 게이트 전극을 형성하는 단계를 더 포함하는, 고-전압 전계-효과 트랜지스터 제조 방법.
  16. 청구항 12 내지 청구항 15 중 어느 한 항에 있어서,
    상기 세 개의 주입층들 각각은 0.1 ㎛ - 2 ㎛ 의 두께를 갖는, 고-전압 전계-효과 트랜지스터 제조 방법.
  17. 청구항 12 내지 청구항 16 중 어느 한 항에 있어서,
    상기 드레인 영역은 n-형 웰을 포함하며,
    상기 세 개의 주입층들은 p-형 주입층들이고,
    상기 p-형 주입층들 중 제2 주입층은 상기 p-형 주입층들 중 상기 제1 주입층 보다 아래에 형성되며, 그리고
    상기 p-형 주입층들 중 제3 주입층은 상기 p-형 주입층들 중 상기 제2 주입층 보다 아래에 형성되는, 고-전압 전계-효과 트랜지스터 제조 방법.
  18. 청구항 17에 있어서,
    상기 제1 p-형 주입층 및 상기 제2 p-형 주입층은 상기 n-형 웰의 제1 n-형 영역에 의해 서로 떨어져 있으며,
    상기 제2 p-형 주입층 및 상기 제3 p-형 주입층은 상기 n-형 웰의 제2 n-형 영역에 의해 서로 떨어져 있으며,
    상기 제1 n-형 영역은 0.5 ㎛ - 3 ㎛ 의 두께를 가지며, 그리고
    상기 제2 n-형 영역은 0.5 ㎛ - 3 ㎛의 두께를 갖는, 고-전압 전계-효과 트랜지스터 제조 방법.
  19. 고-전압 전계-효과 트랜지스터(high-voltage field-effect transistor; HVFET)로서, 상기 HVFET는 :
    반도체 기판 내의 바디 영역;
    상기 반도체 기판 내의 소스 영역;
    상기 바디 영역에 의해 상기 소스 영역으로부터 떨어져 있는, 상기 반도체 기판 내의 드레인 영역; 및
    상기 드레인 영역 위에 있는, 상기 반도체 기판의 표면상의 산화물 층을 포함하며,
    상기 드레인 영역은 세 개의 분리된 주입층들을 포함하며,
    상기 주입층들 각각은 상기 드레인 영역 내에서 서로 다른 깊이에 있으며,
    상기 세 개의 주입층들 중 제1 주입층은 상기 반도체 기판의 표면에 위치하고, 그리고
    상기 산화물 층은 상기 드레인 영역 내의 상기 제1 주입층에 인접하는, 고-전압 전계-효과 트랜지스터.
  20. 청구항 19에 있어서,
    상기 산화물 층은 제1 산화물 층이며,
    상기 HVFET는 상기 제1 산화물 층 위에 있는 제2 산화물 층을 포함하며,
    상기 제1 산화물 층은 20 nm - 500 nm의 두께를 가지며, 그리고
    상기 제2 산화물 층은 0.1 ㎛ - 2 ㎛ 의 두께를 갖는, 고-전압 전계-효과 트랜지스터.
  21. 청구항 20에 있어서,
    상기 HVFET는 :
    상기 바디 영역 위에 있는, 상기 표면상의 게이트 산화물 층; 및
    상기 게이트 산화물 층 위에 있는 게이트 전극을 더 포함하며,
    상기 게이트 산화물 층은 상기 제1 산화물 층 및 상기 제2 산화물 층에 인접하는, 고-전압 전계-효과 트랜지스터.
  22. 청구항 19 내지 청구항 21 중 어느 한 항에 있어서,
    상기 세 개의 주입층들 각각은 0.1 ㎛ - 2 ㎛ 의 두께를 갖는, 고-전압 전계-효과 트랜지스터.
  23. 청구항 19 내지 청구항 22 중 어느 한 항에 있어서,
    상기 드레인 영역은 n-형 웰을 포함하며,
    상기 세 개의 주입층들은 p-형 주입층들이고,
    상기 p-형 주입층들 중 제2 주입층은 상기 p-형 주입층들 중 상기 제1 주입층보다 아래에 위치하며, 그리고
    상기 p-형 주입층들 중 제3 주입층은 상기 p-형 주입층들 중 상기 제2 주입층보다 아래에 형성되는, 고-전압 전계-효과 트랜지스터.
  24. 청구항 23에 있어서,
    상기 제1 p-형 주입층 및 상기 제2 p-형 주입층은 상기 n-형 웰의 제1 n-형 영역에 의해 서로 떨어져 있고,
    상기 제2 p-형 주입층 및 상기 제3 p-형 주입층은 상기 n-형 웰의 제2 n-형 영역에 의해 서로 떨어져 있고,
    상기 제1 n-형 영역은 0.5 ㎛ - 3 ㎛ 의 두께를 갖고, 그리고
    상기 제2 n-형 영역은 0.5 ㎛ - 3 ㎛ 의 두께를 갖는, 고-전압 전계-효과 트랜지스터.
  25. 고-전압 전계-효과 트랜지스터를 제조하는 방법에 있어서, 상기 방법은 :
    반도체 기판에 바디 영역을 형성하는 단계;
    상기 반도체 기판에 소스 영역을 형성하는 단계;
    상기 반도체 기판에 드레인 영역을 형성하는 단계로서, 상기 드레인 영역은 상기 바디 영역에 의해 상기 소스 영역으로부터 떨어져 있고, 상기 드레인 영역을 형성하는 단계는 :
    상기 드레인 영역 위에 있는, 상기 반도체 기판의 표면상에 제1 산화물 층을 형성하는 단계; 및
    상기 드레인 영역 내에 세 개의 분리된 주입층들을 형성하기 위해, 상기 산화물 층을 통과하는 세 개의 이온 주입 작업들을 수행하는 단계를 포함하는, 단계;
    상기 제1 산화물 층 위에 제2 산화물 층을 형성하는 단계;
    상기 바디 영역 위에 있는, 상기 반도체 기판의 표면상에 게이트 산화물 층을 형성하는 단계; 및
    상기 제2 산화물 층의 일부 및 상기 게이트 산화물 층의 위에 게이트 전극을 형성하는 단계를 포함하며,
    상기 주입층들 각각은, 상기 드레인 영역 내에서 서로 다른 깊이에 형성되고,
    상기 세 개의 분리된 주입층들 각각은 0.1 ㎛ - 2 ㎛ 의 두께를 갖고,
    상기 제1 산화물 층은 20 nm - 500 nm의 두께를 갖고,
    상기 제2 산화물 층은 0.1 ㎛ - 2 ㎛ 의 두께를 갖고,
    상기 게이트 산화물 층은 상기 제1 산화물 층 및 상기 제2 산화물 층에 인접하는, 고-전압 전계-효과 트랜지스터 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355580B2 (en) * 2019-10-18 2022-06-07 Semiconductor Components Industries, Llc Lateral DMOS device with step-profiled RESURF and drift structures
CN113130632B (zh) 2019-12-31 2022-08-12 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH038323A (ja) * 1989-06-06 1991-01-16 Nec Corp イオン注入方法およびイオン注入装置
US5270226A (en) * 1989-04-03 1993-12-14 Matsushita Electric Industrial Co., Ltd. Manufacturing method for LDDFETS using oblique ion implantion technique
US6724041B2 (en) * 1996-11-05 2004-04-20 Power Integrations, Inc. Method of making a high-voltage transistor with buried conduction regions

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5638867A (en) 1979-09-07 1981-04-14 Hitachi Ltd Insulated gate type field effect transistor
JPS5712558A (en) 1980-06-25 1982-01-22 Sanyo Electric Co Ltd Mos transistor having high withstand voltage
JPS5712557A (en) 1980-06-25 1982-01-22 Sanyo Electric Co Ltd High dielectric resisting mos transistor
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4462041A (en) 1981-03-20 1984-07-24 Harris Corporation High speed and current gain insulated gate field effect transistors
US4454648A (en) * 1982-03-08 1984-06-19 Mcdonnell Douglas Corporation Method of making integrated MNOS and CMOS devices in a bulk silicon wafer
US4626879A (en) 1982-12-21 1986-12-02 North American Philips Corporation Lateral double-diffused MOS transistor devices suitable for source-follower applications
US4503601A (en) * 1983-04-18 1985-03-12 Ncr Corporation Oxide trench structure for polysilicon gates and interconnects
JPS6064771A (ja) 1983-09-19 1985-04-13 Daihen Corp 溶接機制御装置
DE3404834A1 (de) 1984-02-08 1985-08-08 Hahn-Meitner-Institut für Kernforschung Berlin GmbH, 1000 Berlin Halbleiter-leistungsbauelement, insbesondere thyristor und gridistor, sowie verfahren zu dessen herstellung
US4618541A (en) 1984-12-21 1986-10-21 Advanced Micro Devices, Inc. Method of forming a silicon nitride film transparent to ultraviolet radiation and resulting article
US4665426A (en) 1985-02-01 1987-05-12 Advanced Micro Devices, Inc. EPROM with ultraviolet radiation transparent silicon nitride passivation layer
US4764800A (en) 1986-05-07 1988-08-16 Advanced Micro Devices, Inc. Seal structure for an integrated circuit
US4894694A (en) 1986-10-31 1990-01-16 Hewlett-Packard Company MOSFET structure and method for making same
US5010024A (en) 1987-03-04 1991-04-23 Advanced Micro Devices, Inc. Passivation for integrated circuit structures
US4811075A (en) 1987-04-24 1989-03-07 Power Integrations, Inc. High voltage MOS transistors
US4890146A (en) 1987-12-16 1989-12-26 Siliconix Incorporated High voltage level shift semiconductor device
US4922327A (en) 1987-12-24 1990-05-01 University Of Toronto Innovations Foundation Semiconductor LDMOS device with upper and lower passages
US5025296A (en) 1988-02-29 1991-06-18 Motorola, Inc. Center tapped FET
US5237193A (en) 1988-06-24 1993-08-17 Siliconix Incorporated Lightly doped drain MOSFET with reduced on-resistance
EP0371785B1 (en) 1988-11-29 1996-05-01 Kabushiki Kaisha Toshiba Lateral conductivity modulated MOSFET
US4950977A (en) * 1988-12-21 1990-08-21 At&T Bell Laboratories Method of measuring mobile ion concentration in semiconductor devices
JPH02214114A (ja) * 1989-02-15 1990-08-27 Mitsubishi Electric Corp 半導体装置の製造方法
JP2597412B2 (ja) 1990-03-20 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
US5040045A (en) 1990-05-17 1991-08-13 U.S. Philips Corporation High voltage MOS transistor having shielded crossover path for a high voltage connection bus
JP2599493B2 (ja) 1990-08-27 1997-04-09 松下電子工業株式会社 半導体装置
JP2991753B2 (ja) 1990-08-27 1999-12-20 松下電子工業株式会社 半導体装置及びその製造方法
JP2609753B2 (ja) * 1990-10-17 1997-05-14 株式会社東芝 半導体装置
US5386136A (en) 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
US5146298A (en) 1991-08-16 1992-09-08 Eklund Klas H Device which functions as a lateral double-diffused insulated gate field effect transistor or as a bipolar transistor
US5258636A (en) 1991-12-12 1993-11-02 Power Integrations, Inc. Narrow radius tips for high voltage semiconductor devices with interdigitated source and drain electrodes
US5270264A (en) 1991-12-20 1993-12-14 Intel Corporation Process for filling submicron spaces with dielectric
JP3435173B2 (ja) 1992-07-10 2003-08-11 株式会社日立製作所 半導体装置
JP3076468B2 (ja) 1993-01-26 2000-08-14 松下電子工業株式会社 半導体装置
US5313082A (en) 1993-02-16 1994-05-17 Power Integrations, Inc. High voltage MOS transistor with a low on-resistance
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
US5349225A (en) 1993-04-12 1994-09-20 Texas Instruments Incorporated Field effect transistor with a lightly doped drain
US5324683A (en) 1993-06-02 1994-06-28 Motorola, Inc. Method of forming a semiconductor structure having an air region
JP3218267B2 (ja) 1994-04-11 2001-10-15 新電元工業株式会社 半導体装置
US5523604A (en) 1994-05-13 1996-06-04 International Rectifier Corporation Amorphous silicon layer for top surface of semiconductor device
CN1040814C (zh) 1994-07-20 1998-11-18 电子科技大学 一种用于半导体器件的表面耐压区
US5494853A (en) 1994-07-25 1996-02-27 United Microelectronics Corporation Method to solve holes in passivation by metal layout
US5521105A (en) 1994-08-12 1996-05-28 United Microelectronics Corporation Method of forming counter-doped island in power MOSFET
US5550405A (en) 1994-12-21 1996-08-27 Advanced Micro Devices, Incorporated Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS
US5656543A (en) 1995-02-03 1997-08-12 National Semiconductor Corporation Fabrication of integrated circuits with borderless vias
US5670828A (en) 1995-02-21 1997-09-23 Advanced Micro Devices, Inc. Tunneling technology for reducing intra-conductive layer capacitance
US5659201A (en) 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
KR100188096B1 (ko) 1995-09-14 1999-06-01 김광호 반도체 장치 및 그 제조 방법
JP4047384B2 (ja) 1996-02-05 2008-02-13 シーメンス アクチエンゲゼルシヤフト 電界効果により制御可能の半導体デバイス
US6168983B1 (en) * 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
WO1998020562A1 (en) 1996-11-05 1998-05-14 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region and method of making the same
KR100228331B1 (ko) 1996-12-30 1999-11-01 김영환 반도체 소자의 삼중웰 제조 방법
JP3393544B2 (ja) 1997-02-26 2003-04-07 シャープ株式会社 半導体装置の製造方法
US5843817A (en) * 1997-09-19 1998-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Process for integrating stacked capacitor DRAM devices with MOSFET devices used for high performance logic circuits
JP3059423B2 (ja) * 1998-10-19 2000-07-04 松下電子工業株式会社 半導体装置の製造方法
US6174758B1 (en) * 1999-03-03 2001-01-16 Tower Semiconductor Ltd. Semiconductor chip having fieldless array with salicide gates and methods for making same
US6429077B1 (en) * 1999-12-02 2002-08-06 United Microelectronics Corp. Method of forming a lateral diffused metal-oxide semiconductor transistor
US6509220B2 (en) * 2000-11-27 2003-01-21 Power Integrations, Inc. Method of fabricating a high-voltage transistor
US6424007B1 (en) 2001-01-24 2002-07-23 Power Integrations, Inc. High-voltage transistor with buried conduction layer
US6448625B1 (en) * 2001-03-16 2002-09-10 Semiconductor Components Industries Llc High voltage metal oxide device with enhanced well region
US6489224B1 (en) * 2001-05-31 2002-12-03 Sun Microsystems, Inc. Method for engineering the threshold voltage of a device using buried wells
US6773997B2 (en) * 2001-07-31 2004-08-10 Semiconductor Components Industries, L.L.C. Method for manufacturing a high voltage MOSFET semiconductor device with enhanced charge controllability
JP3546037B2 (ja) * 2001-12-03 2004-07-21 松下電器産業株式会社 半導体装置の製造方法
US7011998B1 (en) 2004-01-12 2006-03-14 Advanced Micro Devices, Inc. High voltage transistor scaling tilt ion implant method
KR100539247B1 (ko) * 2004-02-04 2005-12-27 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
EP1742250A1 (en) 2005-07-08 2007-01-10 STMicroelectronics S.r.l. Power field effect transistor and manufacturing method thereof
EP1946378B1 (en) 2005-11-02 2012-12-12 Nxp B.V. Method of manufacturing a semiconductor device
KR20100064556A (ko) 2008-12-05 2010-06-15 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US8362557B2 (en) * 2009-12-02 2013-01-29 Fairchild Semiconductor Corporation Stepped-source LDMOS architecture
US8349678B2 (en) * 2010-02-08 2013-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Laterally diffused metal oxide semiconductor transistor with partially unsilicided source/drain

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270226A (en) * 1989-04-03 1993-12-14 Matsushita Electric Industrial Co., Ltd. Manufacturing method for LDDFETS using oblique ion implantion technique
JPH038323A (ja) * 1989-06-06 1991-01-16 Nec Corp イオン注入方法およびイオン注入装置
US6724041B2 (en) * 1996-11-05 2004-04-20 Power Integrations, Inc. Method of making a high-voltage transistor with buried conduction regions

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