JP2008218527A - トレンチ型ｍｏｓｆｅｔ及びその製造方法 - Google Patents

Abstract

【課題】セルピッチの縮小に影響がなく、高耐圧化と低オン抵抗化を両立でき、さらにトレンチ底部でのゲート耐圧の劣化の改善やミラー容量の低減による遅延時間の縮小が可能なトレンチ型ＭＯＳＦＥＴの提供。
【解決手段】高ドープドレイン部１０１、低ドープドレイン部１０２、チャネルボディ部１０６、及び高ドープソース部１０７が、この順に隣接して積層された半導体基板上にゲート電極が埋め込まれ、トレンチ部１０４を形成するトレンチ型ＭＯＳＦＥＴであって、トレンチ部１０４は、半導体基板の表面から高ドープソース部１０７、チャネルボディ部１０６を貫通し低ドープドレイン部１０２に達する部位に形成され、高ドープソース部１０７側の半導体基板表面から低ドープドレイン部１０２が形成される深さまで高濃度ドープポリシリコン１０５ａで形成され、その下部からトレンチ部１０４の底部までが低濃度ドープポリシリコン１０５ｂで形成される。
【選択図】図１

Description

本発明は、高耐圧化と低オン抵抗化を両立できるトレンチ型ＭＯＳＦＥＴ及びその製造方法に関するものであり、特に、チャネルボディ部の厚さに比べて深いトレンチ部を有することによって高耐圧化と低オン抵抗化を両立できるトレンチ型ＭＯＳＦＥＴ及びその製造方法に関するものである。

従来、垂直型のトレンチ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）は、その構造的な効率が良く、オン抵抗特性が低いという利点があるため、電源制御用の電子装置として広く用いられている。

図８は、典型的な垂直型のトレンチ型ＭＯＳＦＥＴの構造を示す断面図であり、このようなトレンチ型ＭＯＳＦＥＴは、図９に示すような工程で製造することができる。

図９（ａ）〜（ｆ）は、従来の典型的なＮ−チャネル・トレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である（非特許文献１参照）。トレンチ型ＭＯＳＦＥＴは、このように基板の一方からトレンチを形成することによって製造することができる。

ここで、トレンチ型ＭＯＳＦＥＴにおける２つの重要なパラメータとして、（ａ）ブレークダウン電圧（以下、適宜「ＢＶｄｓｓ」という。）、及び（ｂ）オン抵抗（以下、適宜「Ｒ_ＯＮ」という。）が挙げられる。

ＭＯＳＦＥＴを構成する各部分の物理的な配置、及びオン抵抗に対する各部分の抵抗を図１０に示す。同図において、Ｒsはソース部における拡散及び接触抵抗の抵抗値を、Ｒchは誘起された状態のＭＯＳＦＥＴ チャネル部の抵抗値を、Ｒaccはゲートとドレインとのオーバーラップの抵抗値を、Ｒdriftは低ドープドレイン部の抵抗値を、Ｒsubは高ドープドレイン部（基板）の抵抗値を、それぞれ示している。

ＭＯＳＦＥＴのＯＮ抵抗（Ｒ_ＯＮ）と図１０に示した各部分の抵抗との間には、下記の式（１）の関係が成り立っている。

Ｒ_ＯＮ＝Ｒsub＋Ｒch＋Ｒacc＋Ｒdrift＋Ｒsub ・・・（１）
高いブレークダウン電圧（ＢＶｄｓｓ）を得るためには、一般的に、ドリフト部にドープする不純物の濃度を低くする必要がある。しかし、ドリフト部にドープする不純物の濃度を低くすれば、Ｒdriftが高くなるから、ＭＯＳＦＥＴ全体としてのオン抵抗（Ｒ_ＯＮ）が増加する。このように、Ｒ_ＯＮとＢＶｄｓｓとの間には、トレードオフの関係がある。

従来のトレンチ型ＭＯＳＦＥＴでは、高いブレークダウン電圧（ＢＶｄｓｓ）を得るとともにオン抵抗を小さくするための技術として、例えば図１１に示すように、チャネルボディ部の下にチャネルボディ部と同一導電型の不純物層を形成する技術が開示されている（特許文献１）。特許文献１では、オフ時のドリフト領域の空乏化を促進し電界集中を緩和し、耐圧を向上させることができる。また、ドリフト層の濃度を高く設定し、オン抵抗を低減している。

また、図１２に示す従来技術では、トレンチ底部のドリフト領域にフローティング領域を有する構造が開示されている（特許文献２）。特許文献２では、このフローティング領域によって、オフ時のドリフト領域の空乏化を促進し、電界ピークを分散している。このような技術によって高耐圧化と低オン抵抗化を両立する技術が開示されている。
特開２００３−３２４１９６号公報（平成１５年（２００３年）１１月１４日公開） 特開２００５−１１６８２２号公報（平成１７年（２００５年）４月２８日公開） Krishna Shenai著,「Optimized Trench MOSFET Technologies for Power Devices」,IEEE Transactions on Electron Devices, vol. 39, no. 6, p1435-1443, June 1992年

しかしながら、上記従来の構成では、高耐圧化と低オン抵抗化を両立できるトレンチ型ＭＯＳＦＥＴの構造を実現しようとすると、セルピッチを縮小することが難しいという問題点を有している。

即ち、特許文献１（図１１）に示すトレンチ型ＭＯＳＦＥＴ５００の構成では、チャネルボディ部下の不純物層によりセルピッチの縮小が制限される。具体的にはその幅は以下のように制限されると考えることができる。

Ｐ＞ａ＋４×ΔＲｐ＋Ｗｔ
但し、
Ｐ ：トレンチピッチ
Ｗｔ ：トレンチ幅
ａ ：イオン注入窓
ΔＲｐ：不純物層の横方向の拡散領域の拡がり。

たとえば、一般的なトレンチ型ＭＯＳＦＥＴの構成として不純物層のΔＲｐを０.４μｍ、Ｗｔを０.４μｍ、ａを０.５μｍに設定すると、最小トレンチピッチは２.５μｍ程度必要であることがわかる。そしてこのピッチより狭くなるとオン抵抗が増加する。

特許文献２（図１２）に示すトレンチ型ＭＯＳＦＥＴ６００の構成でも同様にドリフト領域中に設けられたフローティング領域によってセルピッチの縮小が制限される。具体的にはその幅は以下のように制限されると考えることができる。

Ｐ＞４×ΔＲｐ＋Ｗｔ
但し、
Ｐ ：トレンチピッチ
Ｗｔ ：トレンチ幅
ΔＲｐ：フローティング領域の横方向の拡散領域の拡がり。

たとえば、一般的なトレンチ型ＭＯＳＦＥＴの構成として不純物層のΔＲｐを０.４μｍ、Ｗｔを０.４μｍに設定すると、最小トレンチピッチは２.０ｕｍ程度必要であることがわかる。そしてこのピッチより狭くなるとオン抵抗が増加する。

また、従来の垂直型トレンチ型ＭＯＳＦＥＴでは、トレンチ底部のコーナー部において、ゲート絶縁膜を形成する場合にトレンチ側壁のゲート絶縁膜に比べて薄くゲート絶縁膜が形成されやすかった。これは、トレンチを形成することによって生じるストレスなどによってトレンチ底部のコーナー部での酸化速度が遅くなり、ゲート絶縁膜が形成されにくいためである。

このようにトレンチ底部のコーナー部においてゲート絶縁膜が薄く形成されると、ゲート耐圧の劣化の要因となる他、トレンチゲート部に生じるドレイン・ゲート間容量(ミラー容量)により、ＭＯＳＦＥＴの動作の遅延時間が増加するという問題が生じる。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、セルピッチの縮小に影響がなく、高耐圧化と低オン抵抗化を両立でき、さらにトレンチ底部でのゲート耐圧の劣化の改善やミラー容量の低減による遅延時間の縮小が可能となるトレンチ型ＭＯＳＦＥＴを提供することにある。

本発明のトレンチ型ＭＯＳＦＥＴは、上記課題を解決するために、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプである高ドープソース部が、この順に隣接して積層された半導体基板上に、その内部にゲート電極が埋め込まれたトレンチ部が設けられたトレンチ型ＭＯＳＦＥＴであって、上記トレンチ部は、上記半導体基板の表面であり、上記高ドープソース部が形成されている側の表面から上記高ドープソース部及び上記チャネルボディ部を貫通し上記低ドープドレイン部に達する部位に形成されており、上記高ドープソース部が形成されている側の上記半導体基板表面から上記低ドープドレイン部が形成されている部分である深さまでが高電気伝導性ゲート電極で形成されているとともに上記高電気伝導性ゲート電極に接する部位から上記トレンチ部の底部までの部分が低電気伝導性ゲート電極で形成されていることを特徴としている。

上記の構成によれば、トレンチ部が半導体基板の表面から上記低ドープドレイン部に達する部位にまで形成されており、さらにトレンチ部に形成されているゲート電極のうち、半導体基板の表面から上記低ドープドレイン部が形成されている領域までが高電気伝導性ゲート電極であり、上記高電気伝導性ゲート電極に接する部位から上記トレンチ部の底部までの部分が低電気伝導性ゲート電極で形成されている。

低電気伝導性ゲート電極では、高電気伝導性ゲート電極に比べて自由電子の数が少ない。そのため、トレンチ型ＭＯＳＦＥＴを使用する場合にドレインとして動作する高ドープドレイン部がゲート電極よりも低い電位となる（オフ状態）と、低電気伝導性ゲート電極の中にある自由電子が高電気伝導性ゲート電極に移動し、トレンチ部の底部に自由電子の非常に少ない領域（空乏層）が形成される。

そのため、本発明のトレンチ型ＭＯＳＦＥＴでは、トレンチ部の底部にゲート絶縁体が厚く形成される場合と同様に、ゲート耐圧が大きく、耐久性に優れている。また、トレンチゲート部に生じるドレイン・ゲート間容量(ミラー容量)を小さくすることができる。このため、ＭＯＳＦＥＴの動作の遅延時間を縮小し、高速動作が可能となる。

さらに、トレンチ部の底部が低ドープドレイン部が形成されている領域まで到達しているので、トレンチ型ＭＯＳＦＥＴのオフ時には低ドープドレイン部の空乏化を促進することができる。そのためチャネルボディ部と低ドープドレイン部との間に生じる電界緩和が可能となる。つまり、ゲート・ソース間耐圧（ブレークダウン電圧）の向上が可能である。

また、上記のように低ドープドレイン部の空乏化を促進することができるので、低ドープドレイン部へドープする濃度を高くすることが可能である。つまりオン抵抗の低減も可能となる。

また、本発明のトレンチ型ＭＯＳＦＥＴは、上記課題を解決するために、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプである高ドープソース部が、この順に隣接して積層された半導体基板上に、その内部にゲート電極が埋め込まれたトレンチ部が設けられたトレンチ型ＭＯＳＦＥＴであって、上記トレンチ部は、上記半導体基板の表面であり、上記高ドープソース部が形成されている側の表面から上記高ドープソース部及び上記チャネルボディ部を貫通し上記低ドープドレイン部に達する部位に形成されており、上記高ドープソース部が形成されている側の上記半導体基板表面から上記低ドープドレイン部に達する部分が高電気伝導性ゲート電極で形成されているとともに上記高電気伝導性ゲート電極に接する部位から上記トレンチ部の底部までの部分が低電気伝導性ゲート電極で形成されていることを特徴としている。

上記の構成によれば、トレンチ部が半導体基板の表面から上記低ドープドレイン部に達する部位にまで形成されており、さらにトレンチ部に形成されているゲート電極のうち、半導体基板の表面から上記低ドープドレイン部に達する部分までが高電気伝導性ゲート電極であり、上記高電気伝導性ゲート電極に接する部位から上記トレンチ部の底部までの部分が低電気伝導性ゲート電極で形成されている。

低電気伝導性ゲート電極では、高電気伝導性ゲート電極に比べて自由電子の数が少ない。そのため、トレンチ型ＭＯＳＦＥＴを使用する場合にドレインとして動作する高ドープドレイン部がゲート電極よりも低い電位となる（オフ状態）と、低電気伝導性ゲート電極の中にある自由電子が高電気伝導性ゲート電極に移動し、トレンチ部の底部に自由電子の非常に少ない領域（空乏層）が形成される。

そのため、本発明のトレンチ型ＭＯＳＦＥＴでは、トレンチ部の底部にゲート絶縁体が厚く形成される場合と同様に、ゲート耐圧が大きく、耐久性に優れている。また、トレンチゲート部に生じるドレイン・ゲート間容量(ミラー容量)を小さくすることができる。このため、ＭＯＳＦＥＴの動作の遅延時間を縮小し、高速動作が可能となる。

さらに、トレンチ部の底部が低ドープドレイン部が形成されている領域まで到達しているので、トレンチ型ＭＯＳＦＥＴのオフ時には低ドープドレイン部の空乏化を促進することができる。そのためチャネルボディ部と低ドープドレイン部との間に生じる電界緩和が可能となる。つまり、ゲート・ソース間耐圧（ブレークダウン電圧）の向上が可能である。

また、上記のように低ドープドレイン部の空乏化を促進することができるので、低ドープドレイン部へドープする濃度を高くすることが可能である。つまりオン抵抗の低減も可能となる。

尚、上記高電気伝導性ゲート電極は高濃度にドーピングされた半導体で形成されている構成であってもよいし、金属で形成されている構成であってもよい。

また、上記低電気伝導性ゲート電極が低濃度にドーピングされた半導体で形成されている構成であってもよいし、ドーピングされていない半導体で形成されている構成であってもよい。

また、上記高電気伝導性ゲート電極が高濃度にドーピングされたポリシリコンで形成されており、上記低電気伝導性ゲート電極が低濃度にドーピングされたポリシリコンで形成されている構成であってもよい。

また、上記高電気伝導性ゲート電極が高濃度にドーピングされたポリシリコンで形成されており、上記低電気伝導性ゲート電極がドーピングされていないポリシリコンで形成されている構成であってもよい。

また、上記高電気伝導性ゲート電極及び上記低電気伝導性ゲート電極が複数の電気伝導性層で形成されており、上記電気伝導性層が上記高ドープソース部が形成されている側の上記半導体基板表面から上記トレンチ部の底部まで順に電気伝導性が小さくなるように配置されている構成であってもよい。

また、上記トレンチ部が、上記半導体基板表面上に並列するように複数形成されてストライプ形状を形成している構成であってもよい。

また、上記トレンチ部が、上記半導体基板表面上で環状に形成されている構成であってもよい。

本発明のトレンチ型ＭＯＳＦＥＴは、半導体基板に形成される構造がトレンチ部及びソース・ゲート間の上記半導体基板に設けられた層構造のみが必須の構成であるので、トレンチ部を設ける間隔を小さくすることが容易である。そのため、トレンチ部がストライプ形状を形成している場合であっても、また環状にソース・ゲート間に形成される層構造を取り囲んでいる場合であっても、セルピッチを縮小することが可能である。

特にストライプ型のＭＯＳＦＥＴでは、セル型のＭＯＳＦＥＴに比べてチャネルボディ部のコンタクト領域を形成するためのセルピッチの縮小に制限が少ないため、セルピッチの縮小をさらに効果的に行うことが可能である。

また、上記第１の導電タイプがＰ型の半導体であり、上記第２の導電タイプがＮ型の半導体である構成であってもよいし、上記第１の導電タイプがＮ型の半導体であり、上記第２の導電タイプがＰ型の半導体である構成であってもよい。

また、本発明のトレンチ型ＭＯＳＦＥＴの製造方法は、上記課題を解決するために、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプである高ドープソース部を、この順に隣接して半導体基板として積層する積層工程と、上記半導体基板の表面であり、上記高ドープソース部が形成されている側の表面から上記高ドープソース部及び上記チャネルボディ部を貫通し上記低ドープドレイン部に達するようにエッチングしてトレンチ溝を形成する工程と、上記トレンチ溝の表面にゲート絶縁体を形成する工程と、上記ゲート絶縁体で囲まれる領域であり、上記トレンチ溝の底部から上記低ドープドレイン部が形成されている部分の深さまで低電気伝導性ゲート電極を積層し、さらに上記低電気伝導性ゲート電極の表面から上記高ドープソース部が形成されている側の上記半導体基板表面まで高電気伝導性ゲート電極を積層する工程とを含むことを特徴としている。

上記の構成によれば、トレンチ部となるトレンチ溝が半導体基板の表面から上記低ドープドレイン部に達する部位にまで形成され、さらにトレンチ溝の底部から上記低ドープドレイン部が形成されている部分の深さまで低電気伝導性ゲート電極を積層し、さらに上記低電気伝導性ゲート電極の表面から上記高ドープソース部が形成されている側の上記半導体基板表面まで高電気伝導性ゲート電極を形成している。

低電気伝導性ゲート電極では、高電気伝導性ゲート電極に比べて自由電子の数が少ない。そのため、トレンチ型ＭＯＳＦＥＴを使用する場合にドレインとして動作する高ドープドレイン部がゲート電極よりも低い電位となる（オフ状態）と、低電気伝導性ゲート電極の中にある自由電子が高電気伝導性ゲート電極に移動し、トレンチ部の底部に自由電子の非常に少ない領域（空乏層）が形成される。

そのため、本発明のトレンチ型ＭＯＳＦＥＴの製造法によると、トレンチ部の底部にゲート絶縁体が厚く形成される場合と同様に、ゲート耐圧が大きく、耐久性に優れるトレンチ型ＭＯＳＦＥＴを製造することができる。また、トレンチゲート部に生じるドレイン・ゲート間容量(ミラー容量)を小さくすることができる。このため、本発明のトレンチ型ＭＯＳＦＥＴの製造法によって製造されたトレンチ型ＭＯＳＦＥＴでは、動作の遅延時間を縮小し、高速動作が可能である。

さらに、トレンチ部の底部が低ドープドレイン部が形成されている領域まで到達しているので、本発明のトレンチ型ＭＯＳＦＥＴの製造法によって製造されたトレンチ型ＭＯＳＦＥＴでは、トレンチ型ＭＯＳＦＥＴのオフ時には低ドープドレイン部の空乏化を促進することができる。そのためチャネルボディ部と低ドープドレイン部との間に生じる電界緩和が可能となる。つまり、ゲート・ソース間耐圧（ブレークダウン電圧）の向上が可能である。

また、上記の工程では、従来のトレンチ型ＭＯＳＦＥＴを製造する周知の方法と同様の工程を用いることができる。そのため、本発明のトレンチ型ＭＯＳＦＥＴは、製造コストを上昇させることなく製造することができる。

本発明のトレンチ型ＭＯＳＦＥＴは、以上のように、上記トレンチ部は、上記半導体基板の表面であり、上記高ドープソース部が形成されている側の表面から上記高ドープソース部及び上記チャネルボディ部を貫通し上記低ドープドレイン部に達する部位に形成されており、上記高ドープソース部が形成されている側の上記半導体基板表面から上記低ドープドレイン部が形成されている部分である深さまでが高電気伝導性ゲート電極で形成されているとともに上記高電気伝導性ゲート電極に接する部位から上記トレンチ部の底部までの部分が低電気伝導性ゲート電極で形成されている。

また、本発明のトレンチ型ＭＯＳＦＥＴは、以上のように、上記トレンチ部は、上記半導体基板の表面であり、上記高ドープソース部が形成されている側の表面から上記高ドープソース部及び上記チャネルボディ部を貫通し上記低ドープドレイン部に達する部位に形成されており、上記高ドープソース部が形成されている側の上記半導体基板表面から上記低ドープドレイン部に達する部分が高電気伝導性ゲート電極で形成されているとともに上記高電気伝導性ゲート電極に接する部位から上記トレンチ部の底部までの部分が低電気伝導性ゲート電極で形成されている。

つまり、トレンチ部が半導体基板の表面から上記低ドープドレイン部に達する部位にまで形成されており、さらにトレンチ部に形成されているゲート電極のうち、半導体基板の表面から上記低ドープドレイン部が形成されている領域までが高電気伝導性ゲート電極であり、上記高電気伝導性ゲート電極に接する部位から上記トレンチ部の底部までの部分が低電気伝導性ゲート電極で形成されている。

低電気伝導性ゲート電極では、高電気伝導性ゲート電極に比べて自由電子の数が少ない。そのため、トレンチ型ＭＯＳＦＥＴを使用する場合にドレインとして動作する高ドープドレイン部がゲート電極よりも低い電位となる（オフ状態）と、低電気伝導性ゲート電極の中にある自由電子が高電気伝導性ゲート電極に移動し、トレンチ部の底部に自由電子の非常に少ない領域（空乏層）が形成される。

そのため、本発明のトレンチ型ＭＯＳＦＥＴでは、トレンチ部の底部にゲート絶縁体が厚く形成される場合と同様に、ゲート耐圧が大きく、耐久性に優れている。また、トレンチゲート部に生じるドレイン・ゲート間容量(ミラー容量)を小さくすることができる。このため、ＭＯＳＦＥＴの動作の遅延時間を縮小し、高速動作が可能となる。

さらに、トレンチ部の底部が低ドープドレイン部が形成されている領域まで到達しているので、トレンチ型ＭＯＳＦＥＴのオフ時には低ドープドレイン部の空乏化を促進することができる。そのためチャネルボディ部と低ドープドレイン部との間に生じる電界緩和が可能となる。つまり、ゲート・ソース間耐圧（ブレークダウン電圧）の向上が可能である。

また、上記のように低ドープドレイン部の空乏化を促進することができるので、低ドープドレイン部へドープする濃度を高くすることが可能である。つまりオン抵抗の低減も可能となる。

また、本発明のトレンチ型ＭＯＳＦＥＴの製造方法は、以上のように、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプである高ドープソース部を、この順に隣接して半導体基板として積層する積層工程と、上記半導体基板の表面であり、上記高ドープソース部が形成されている側の表面から上記高ドープソース部及び上記チャネルボディ部を貫通し上記低ドープドレイン部に達するようにエッチングしてトレンチ溝を形成する工程と、上記トレンチ溝の表面にゲート絶縁体を形成する工程と、上記ゲート絶縁体で囲まれる領域であり、上記トレンチ溝の底部から上記低ドープドレイン部が形成されている部分の深さまで低電気伝導性ゲート電極を積層し、さらに上記低電気伝導性ゲート電極の表面から上記高ドープソース部が形成されている側の上記半導体基板表面まで高電気伝導性ゲート電極を積層する工程とを含む構成である。

つまり、従来のトレンチ型ＭＯＳＦＥＴを製造する周知の方法と同様の工程を用いることができる。そのため、本発明のトレンチ型ＭＯＳＦＥＴは、製造コストを上昇させることなく製造することができる。

それゆえ、セルピッチの縮小に影響がなく、高耐圧化と低オン抵抗化を両立でき、さらにトレンチ底部でのゲート耐圧の劣化の改善やミラー容量の低減による遅延時間の縮小が可能となるトレンチ型ＭＯＳＦＥＴを提供することができるという効果を奏する。

本発明の一実施形態について図１〜図７に基づいて説明すれば、以下の通りである。

図１は、本実施の形態のトレンチ型ＭＯＳＦＥＴ１００の構造を示す断面図である。

本実施の形態のトレンチ型ＭＯＳＦＥＴ１００は、第１の導電タイプ（本実施の形態のトレンチ型ＭＯＳＦＥＴ１００ではＰ型）である高ドープドレイン部１０１、第１の導電タイプである低ドープドレイン部１０２（ドリフト部）、第２の導電タイプ（本実施例ではＮ型）であるチャネルボディ部１０６、第１の導電タイプである高ドープソース部１０７がこの順に隣接して積層された半導体基板上に、上記高ドープソース部１０７及び上記チャネルボディ部１０６を貫通し上記低ドープドレイン部１０２に達するトレンチ部１０４が設けられている。

本実施の形態のトレンチ型ＭＯＳＦＥＴ１００では、第１の導電タイプをＰ型の半導体、第２の導電タイプをＮ型の半導体として記載するが、本発明の属する技術の分野における通常の知識を有する者であれば、本発明がＰ型のトレンチ型ＭＯＳＦＥＴに限られず、Ｎ型のトレンチ型ＭＯＳＦＥＴ（第１の導電タイプがＮ型、第２の導電タイプがＰ型）にも同様に適用可能であることが容易に理解できるであろう。

上記トレンチ部１０４が形成された内側の側壁には絶縁膜１０３（ゲート絶縁体）が形成され、その内部にはポリシリコンが埋め込まれてトレンチゲート電極を形成している。トレンチ部１０４に埋め込まれる上記ポリシリコンは、（１）高ドープソース部１０７側の基板表面から低ドープドレイン部１０２が形成されている部分までは高濃度にドーピングされた高濃度ドープポリシリコン１０５ａ（高電気伝導性ゲート電極）で形成されており、（２）高濃度ドープポリシリコン１０５ａが形成されている部分からトレンチ部１０４の底部までの部分では低濃度にドーピングされた低濃度ドープポリシリコン１０５ｂ（低電気伝導性ゲート電極）で形成されている。

そして上記高濃度ドープポリシリコン１０５ａの露出した表面には層間絶縁膜１０８が形成されるとともに周知の方法で本実施の形態のトレンチ型ＭＯＳＦＥＴの外部に電気的に接続されているゲート電極が形成されている。また、本実施の形態のトレンチ型ＭＯＳＦＥＴの外部には、高ドープソース部１０７に電気的に接続し、周知の方法で設けられているソース電極が形成されている。このようなゲート電極、及びソース電極は、例えば高ドープソース部１０７及び層間絶縁膜１０８の表面に設けられる金属配線層１０９などによって本実施の形態のトレンチ型ＭＯＳＦＥＴの外部に形成されていても良い。

また、高ドープドレイン部１０１の表面であり、高ドープソース部１０７とは異なる表面には裏面金属１１０が形成されている。裏面金属１１０は、ドレイン電極として用いることができる。

次に、図２を用いて本実施の形態のトレンチ型ＭＯＳＦＥＴ１００の動作について説明する。

図２（ａ）は、本実施の形態のトレンチ型ＭＯＳＦＥＴ１００に電圧を印加していない場合のトレンチゲート電極内部での電荷の分布を示す断面図であり、（ｂ）はドレイン電極に−２０Ｖの電圧が印加されている場合（オフ状態）のトレンチゲート電極内部での電荷の分布を示す断面図である。

本実施の形態のトレンチ型ＭＯＳＦＥＴ１００では、トレンチゲート電極が（１）高濃度ドープポリシリコン１０５ａと、（２）低濃度ドープポリシリコン１０５ｂとで形成されている。図２（ａ）に示すように、低濃度ドープポリシリコン１０５ｂが形成されている領域では、高濃度ドープポリシリコン１０５ａが形成されている領域に比べて電気の伝導を行うことのできる電荷（自由電子）の数が少ない。

このとき、例えば図２（ｂ）のようにドレイン電極に−２０Ｖの電圧を印加すると、低ドープドレイン部１０２の領域の電位がゲートの電位に比べて低くなり、トレンチゲート電極内部の電荷はゲート電極側に移動する。

ところが、低濃度ドープポリシリコン１０５ｂの領域では、高濃度ドープポリシリコン１０５ａの領域に比べて自由電子の数が少ないため、自由電子がゲート電極側に移動することでトレンチ部１０４の底部では自由電子の非常に少ない領域（空乏層）が形成される。

そのため、本実施の形態のトレンチ型ＭＯＳＦＥＴ１００では、上述のように空乏層を形成することにより、トレンチ部１０４の底部に絶縁膜１０３が厚く形成された場合と同等の効果が生じる。

つまり、本実施の形態のトレンチ型ＭＯＳＦＥＴ１００では、トレンチ底部での絶縁性が従来の垂直型トレンチ型ＭＯＳＦＥＴよりも優れるため、ゲート耐圧が大きく、耐久性に優れている。また、トレンチ底部での絶縁性が従来の垂直型トレンチ型ＭＯＳＦＥＴよりも優れるため、トレンチゲート部に生じるドレイン・ゲート間容量(ミラー容量)を小さくすることができる。このため、ＭＯＳＦＥＴの動作の遅延時間を縮小し、高速動作が可能となる。

また、チャネルボディ部１０６の厚さに比べて深いトレンチ部１０４を有しており、トレンチ部１０４の底部が低ドープドレイン部１０２の中まで到達しているので、本実施の形態のトレンチ型ＭＯＳＦＥＴ１００のオフ時には低ドープドレイン部１０２の空乏化を促進することができる。そのためチャネルボディ部１０６と低ドープドレイン部１０２との間に生じる電界緩和が可能となる。つまり、ゲート・ソース間耐圧（ブレークダウン電圧）の向上が可能である。

また、上記のように低ドープドレイン部１０２の空乏化を促進することができるので、低ドープドレイン部１０２へドープする濃度を高くすることが可能である。つまりオン抵抗の低減も可能となる。

このような本実施の形態のトレンチ型ＭＯＳＦＥＴ１００の構造は、図３（ａ）及び（ｂ）に示す４角形や６角形のトレンチに囲まれて形成されているセル型のＭＯＳＦＥＴや、図３（ｃ）に示すトレンチが複数並列に形成されているストライプ型のＭＯＳＦＥＴなどに用いることが可能である。

特にストライプ型のＭＯＳＦＥＴでは、セル型のＭＯＳＦＥＴに比べてチャネルボディ部のコンタクト領域を形成するためのセルピッチの縮小に制限が少ないため、セルピッチの縮小に影響がなく、高耐圧化と低オン抵抗化を両立でき、さらにトレンチ底部でのゲート耐圧の劣化の改善やミラー容量の低減による遅延時間の縮小が可能となるトレンチ型ＭＯＳＦＥＴを効果的に製造することができる。

次に、図４（ａ）〜（ｆ）に示す断面図を用いて本実施の形態のトレンチ型ＭＯＳＦＥＴ１００の製造工程を段階的に説明する。

まず、図４（ａ）に示すように、シリコンよりなる高ドープドレイン部１０１を形成する。典型的には、その抵抗率が０．０１Ω．ｃｍ〜０．００５Ω・ｃｍの範囲内となるようにＰ型にドープされた（＋Ｐにドープされた）、５００μｍ〜６５０μｍの厚みの部材が用いられる。

但し、トレンチ型ＭＯＳＦＥＴが作製された後、裏面研磨によって高ドープドレイン部１０１の厚みは約１００μｍ〜１５０μｍにまで減少させられる。

＋Ｐにドープされた基板である高ドープドレイン部１０１上に、この高ドープドレイン部１０１よりも低くＰ型にドープされた層をエピタキシャル成長させることにより、エピタキシャル層（低ドープドレイン部１０２）を形成する。

このようにして形成される低ドープドレイン部１０２の厚みＸepi、及び抵抗値ρepiは、本実施の形態のトレンチ型ＭＯＳＦＥＴ１００に求められる最終的な電気的特性によって設定すればよい。一般的には、トレンチ型ＭＯＳＦＥＴのオン抵抗を低減するために低ドープドレイン部１０２の抵抗を低くすることが好ましいが、〔背景技術〕に記載したように低ドープドレイン部１０２の抵抗を低くするとブレークダウン電圧が下がるという関係があるため、オン抵抗とブレークダウン電圧との兼ね合いによって設定しても良い。

その後、低ドープドレイン部１０２の表面において５×１０^１６〜７×１０^１７ａｔｏｍｓ／ｃｍ^３の範囲のドーピング濃度となるようにリン原子を打ち込む。そして熱処理により活性化してＮ型のチャネルボディ部１０６を形成する。本実施の形態のトレンチ型ＭＯＳＦＥＴ１００のボディ部はＮ型で形成されている。

そして、周知のようにフォトレジストを用いてレジストパターンを形成し、上記のＮ型のチャネルボディ部１０６の表面に５×１０^１９〜５×１０^２０ａｔｏｍｓ／ｃｍ^３の範囲のドーピング濃度となるように、ボロン原子を打ち込む。そして熱処理により活性化してＰ型の高ドープソース部１０７を形成する。

次に、図４（ｂ）に示すように、高ドープソース部１０７の表面に周知のようにフォトレジストでレジストパターンを形成し、トレンチ部１０４を形成する部位に対してシリコンエッチングを行う。エッチングは、高ドープソース部１０７及びチャネルボディ部１０６を貫通し、低ドープドレイン部１０２(ドリフト部)に達するように行う。

本実施の形態のトレンチ型ＭＯＳＦＥＴ１００では、トレンチ部１０４の深さがチャネルボディ部１０６の形成されている厚さの２倍以上の深さに形成されていることが好ましい。

トレンチ部１０４を形成した後、トレンチ部１０４の内側の壁面に熱酸化またはプラズマ酸化等の周知の方法により絶縁膜１０３(ゲート絶縁膜)を形成する。

次に、図４（ｃ）示すように、トレンチ部１０４の内部にポリシリコン１０５を埋設する。ポリシリコン１０５は、この段階で周知の方法で低濃度にリンをドープすることで低濃度ドープポリシリコン１０５ｂを形成していても良い。

次に図４（ｄ）示すように、ドーピング源として、ＰＯＣｌ_３を用いて、ポリシリコン内にリンをドープする。この時にリンをドーピングする深さは、低ドープドレイン部１０２の内部に到る部分までドーピングを行うことが好ましい。このようにドーピングすることによって、ポリシリコン１０５の内部に高濃度ドープポリシリコン１０５ａ及び低濃度ドープポリシリコン１０５ｂ(あるいはノンドープのポリシリコン)の領域を形成する。

また、上記ドーピングの後、熱処理により活性化してＮ型の高濃度ドープポリシリコン１０５ａ及び低濃度ドープポリシリコン１０５ｂを形成しても良い。このとき、熱処理を行う場合のアニール条件を調整して、熱拡散によるリンの拡散する領域を制御し、高濃度ドープポリシリコン１０５ａ及び低濃度ドープポリシリコン１０５ｂを形成することが好ましい。高濃度ドープポリシリコン１０５ａは、チャネルボディ部１０６よりもトレンチ部１０４の底に近い領域まで形成することが好ましい。

この低濃度ドープポリシリコン１０５ｂをドープする濃度は下式（２）により決定する。下式の条件が本実施の形態のトレンチ型ＭＯＳＦＥＴ１００が動作する場合にその内部に生じる電界を最も緩和できる条件である。

Ｗｔ・Ｎｐｏｌｙ＝ｂ・Ｎｄｒｉｆｔ ・・・（２）
但し、
Ｗｔ ：トレンチ幅
Ｎｐｏｌｙ ：低濃度ドープポリシリコン１０５ｂのドーピング濃度
ｂ ：（トレンチピッチ）−（トレンチ幅）
Ｎｄｒｉｆｔ：低ドープドレイン部１０２（エピタキシャル層）のドーピング濃度。

そして、図４（ｅ）示すように、高濃度ドープポリシリコン１０５ａを周知の方法で全面エッチバックする。このようにしてトレンチゲート電極を形成する。

その後、本実施の形態のトレンチ型ＭＯＳＦＥＴ１００の高ドープソース部１０７側の表面に周知の方法でレジストパターンを形成し、チャネルボディ部１０６の表面に５×１０^１９〜５×１０^２０ａｔｏｍｓ／ｃｍ^３の範囲のドーピング濃度となるように、ヒ素原子またはリン原子を打ち込む。そして熱処理により活性化して図示しないＮ型の高濃度ボディ部を形成する。このように形成することにより、上記高濃度ボディ部と上記高ドープソース部１０７とがオーミック接触を行う領域を高ドープソース部１０７に形成することができる。

そして図４（ｆ）示すように、層間絶縁膜１０８を例えばＣＶＤ法により本実施の形態のトレンチ型ＭＯＳＦＥＴ１００を形成しているウエハー表面に堆積させる。そして高ドープソース部１０７及び高濃度ドープポリシリコン１０５ａにそれぞれ電気的に接続するためのコンタクト領域を例えばフォトレジストなどで周知のようにレジストパターン形成し、層間絶縁膜１０８をエッチングし、コンタクト領域を開口する。また、高ドープドレイン部１０１の表面であり、高ドープソース部１０７とは異なる表面に裏面金属１１０を形成する。

その後、例えばアルミニウムなどで周知の方法（例えばスパッタ法やエッチングなど）によって金属配線層１０９を形成し、ソース電極やゲート電極などに電気的に接続する金属配線を形成する。このようにして本実施の形態のトレンチ型ＭＯＳＦＥＴ１００を形成することができる。つまり、本実施の形態のトレンチ型ＭＯＳＦＥＴ１００は、特別な工程を追加することが必要がなく、従来のトレンチ型ＭＯＳＦＥＴを製造する周知の方法と同様の工程を用いて形成することができる。そのため、本実施の形態のトレンチ型ＭＯＳＦＥＴ１００は、製造コストを上昇させることなく製造することができる。

尚、上記ではＮ型のトレンチ型ＭＯＳＦＥＴについて記載したが、本発明のトレンチ型ＭＯＳＦＥＴはＰ型の極性で形成することももちろん可能である。

上記では、高濃度ドープポリシリコン１０５ａよりもトレンチ部１０４の底部側に形成されている部分が低濃度ドープポリシリコン１０５ｂで形成されている事項について記載したが、低濃度ドープポリシリコン１０５ｂにドープを施さずにポリシリコン１０５をそのまま用いても良い。

また、上記では高濃度ドープポリシリコン１０５ａが高ドープソース部１０７側の基板表面から低ドープドレイン部１０２が形成されている部分までの間に形成されることを記載したが、図５に示すトレンチ型ＭＯＳＦＥＴ２００のように、高濃度ドープポリシリコン２０５ａが高ドープソース部１０７が形成されている側の基板表面からチャネルボディ部１０６及び低ドープドレイン部１０２の界面までの部分に形成され、残りの部分に低濃度ドープポリシリコン２０５ｂが形成されるようにしても良い。

また、上記ではトレンチゲート電極が電気伝導性の高い高濃度ドープポリシリコン１０５ａと電気伝導性の低い低濃度ドープポリシリコン１０５ｂとで構成されている事項について記載したが、これらの電気伝導性の異なる領域は上記のように２種類に分類しなくてもよい。例えば図６に示すトレンチ型ＭＯＳＦＥＴ３００のように、トレンチゲート電極の高ドープソース部１０７側の基板表面からトレンチ部１０４の底部側までに段階的に電気伝導性を小さくするように形成した半導体層３０５ａ，３０５ｂ，３０５ｃを設けても良い。図６に示すトレンチ型ＭＯＳＦＥＴ３００では、本実施の形態のトレンチ型ＭＯＳＦＥＴ１００のうち、高濃度ドープポリシリコン１０５ａ及び低濃度ドープポリシリコン１０５ｂが構成されている部分が半導体層３０５ａ〜３０５ｃで構成されている以外は本実施の形態のトレンチ型ＭＯＳＦＥＴ１００と同じ構成である。

図６では半導体層を３層で記載したがもちろんもっと多層の半導体層で形成することもできる。半導体層３０５ａ〜３０５ｃは、例えば上記のようにポリシリコンにリンをドープしたもの等を用いることができる。この場合、ドープする濃度を調整することによって上記半導体層３０５ａ〜３０５ｃの電気伝導性を調整することができる。

また、上記ではトレンチゲート電極の高ドープソース部１０７側の基板表面からチャネルボディ部１０６及び低ドープドレイン部１０２の界面、または低ドープドレイン部１０２が形成されている部分が高濃度ドープポリシリコン１０５ａで形成されている事項について記載したが、トレンチゲート電極の上記の高濃度ドープポリシリコン１０５ａで形成されている部分は図７に示すトレンチ型ＭＯＳＦＥＴ４００のように金属によって形成されていても良い。図７に示すトレンチ型ＭＯＳＦＥＴ４００では、本実施の形態のトレンチ型ＭＯＳＦＥＴ１００のうち、高濃度ドープポリシリコン１０５ａが金属４０５ａで形成されている以外は本実施の形態のトレンチ型ＭＯＳＦＥＴ１００と同じ構成である。尚、トレンチゲート電極の高ドープソース部１０７側に形成される金属４０５ａは、本実施の形態のトレンチ型ＭＯＳＦＥＴ４００を用いる状態で空乏層を形成しにくい部材であることが好ましく、例えばアルミニウムなどの金属導体であることが好ましい。

なお本発明は、以上説示した各構成に限定されるものではなく、特許請求の範囲に示した範囲で種々の変更が可能であり、異なる変形例にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

以上のように、本発明では、トレンチ底部での絶縁性が従来の垂直型トレンチ型ＭＯＳＦＥＴよりも優れるため、ゲート耐圧が大きく、耐久性に優れている。また、トレンチゲート部に生じるドレイン・ゲート間容量(ミラー容量)を小さくすることができる。このため、ＭＯＳＦＥＴの動作の遅延時間を縮小し、高速動作が可能となる。

そのため、本発明のトレンチ型ＭＯＳＦＥＴは、特にＤＣ−ＤＣコンバータや、ハイサイド・ロードドライブのような電源装置への応用に有用であり、さまざまなスイッチング電源等の用途に用いることができる。

本発明におけるトレンチ型ＭＯＳＦＥＴの実施の一形態を示す断面図である。 （ａ）及び（ｂ）は、図１のトレンチ型ＭＯＳＦＥＴの動作を示す実施の一形態の断面図である。 （ａ）〜（ｃ）は、図１に示すトレンチ型ＭＯＳＦＥＴの平面的な配置の実施の一形態を示す平面図である。 （ａ）〜（ｆ）は、図１に示すトレンチ型ＭＯＳＦＥＴの製造工程の実施の一形態を示す断面図である。 本発明におけるトレンチ型ＭＯＳＦＥＴの別の実施の一形態を示す断面図であり、図１の高濃度ポリシリコンが高ドープソース部が形成されている側の基板表面からチャネルボディ部及び低ドープドレイン部の界面までの部分に形成されている様子を示す断面図である。 本発明におけるトレンチ型ＭＯＳＦＥＴの別の実施の一形態を示す断面図であり、図１のトレンチゲート電極が複数の電気伝導性を備える部材によって形成されている様子を示す断面図である。 本発明におけるトレンチ型ＭＯＳＦＥＴの別の実施の一形態を示す断面図であり、図１の高濃度ポリシリコンの部分が金属によって形成されている様子を示す断面図である。 従来のトレンチ型ＭＯＳＦＥＴを示す断面図である。 （ａ）〜（ｆ）は、従来のトレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である。 従来のトレンチ型ＭＯＳＦＥＴを構成する各部分の物理的な配置、及びオン抵抗に対する各部分の抵抗を示す断面図である。 従来のトレンチ型ＭＯＳＦＥＴを示す断面図である。 従来のトレンチ型ＭＯＳＦＥＴを示す断面図である。

符号の説明

１００，２００，３００，４００ トレンチ型ＭＯＳＦＥＴ
１０１ 高ドープドレイン部
１０２ 低ドープドレイン部
１０３ 絶縁膜（ゲート絶縁体）
１０４ トレンチ部
１０５ ポリシリコン（ゲート電極、低電気伝導性ゲート電極）
１０５ａ，２０５ａ 高濃度ドープポリシリコン
（ゲート電極、高電気伝導性ゲート電極）
１０５ｂ，２０５ｂ 低濃度ドープポリシリコン
（ゲート電極、低電気伝導性ゲート電極）
１０６ チャネルボディ部
１０７ 高ドープソース部
１０８ 層間絶縁膜
１０９ 金属配線層
１１０ 裏面金属
３０５ａ 半導体層（ゲート電極、高電気伝導性ゲート電極）
３０５ｂ，３０５ｃ 半導体層（ゲート電極、低電気伝導性ゲート電極）
４０５ａ 金属（ゲート電極、高電気伝導性ゲート電極）

Claims (14)

1. 第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプである高ドープソース部が、この順に隣接して積層された半導体基板上に、その内部にゲート電極が埋め込まれたトレンチ部が設けられたトレンチ型ＭＯＳＦＥＴであって、
   上記トレンチ部は、
   上記半導体基板の表面であり、上記高ドープソース部が形成されている側の表面から上記高ドープソース部及び上記チャネルボディ部を貫通し上記低ドープドレイン部に達する部位に形成されており、
   上記高ドープソース部が形成されている側の上記半導体基板表面から上記低ドープドレイン部が形成されている部分である深さまでが高電気伝導性ゲート電極で形成されているとともに上記高電気伝導性ゲート電極に接する部位から上記トレンチ部の底部までの部分が低電気伝導性ゲート電極で形成されていることを特徴とするトレンチ型ＭＯＳＦＥＴ。
2. 第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプである高ドープソース部が、この順に隣接して積層された半導体基板上に、その内部にゲート電極が埋め込まれたトレンチ部が設けられたトレンチ型ＭＯＳＦＥＴであって、
   上記トレンチ部は、
   上記半導体基板の表面であり、上記高ドープソース部が形成されている側の表面から上記高ドープソース部及び上記チャネルボディ部を貫通し上記低ドープドレイン部に達する部位に形成されており、
   上記高ドープソース部が形成されている側の上記半導体基板表面から上記低ドープドレイン部に達する部分が高電気伝導性ゲート電極で形成されているとともに上記高電気伝導性ゲート電極に接する部位から上記トレンチ部の底部までの部分が低電気伝導性ゲート電極で形成されていることを特徴とするトレンチ型ＭＯＳＦＥＴ。
3. 上記高電気伝導性ゲート電極が高濃度にドーピングされた半導体で形成されていることを特徴とする請求項１または２に記載のトレンチ型ＭＯＳＦＥＴ。
4. 上記高電気伝導性ゲート電極が金属で形成されていることを特徴とする請求項１または２に記載のトレンチ型ＭＯＳＦＥＴ。
5. 上記低電気伝導性ゲート電極が低濃度にドーピングされた半導体で形成されていることを特徴とする請求項１または２に記載のトレンチ型ＭＯＳＦＥＴ。
6. 上記低電気伝導性ゲート電極がドーピングされていない半導体で形成されていることを特徴とする請求項１または２に記載のトレンチ型ＭＯＳＦＥＴ。
7. 上記高電気伝導性ゲート電極が高濃度にドーピングされたポリシリコンで形成されており、上記低電気伝導性ゲート電極が低濃度にドーピングされたポリシリコンで形成されていることを特徴とする請求項１または２に記載のトレンチ型ＭＯＳＦＥＴ。
8. 上記高電気伝導性ゲート電極が高濃度にドーピングされたポリシリコンで形成されており、上記低電気伝導性ゲート電極がドーピングされていないポリシリコンで形成されていることを特徴とする請求項１または２に記載のトレンチ型ＭＯＳＦＥＴ。
9. 上記高電気伝導性ゲート電極及び上記低電気伝導性ゲート電極が複数の電気伝導性層で形成されており、上記電気伝導性層が上記高ドープソース部が形成されている側の上記半導体基板表面から上記トレンチ部の底部まで順に電気伝導性が小さくなるように配置されていることを特徴とする請求項１または２に記載のトレンチ型ＭＯＳＦＥＴ。
10. 上記トレンチ部が、上記半導体基板表面上に並列するように複数形成されてストライプ形状を形成していることを特徴とする請求項１または２に記載のトレンチ型ＭＯＳＦＥＴ。
11. 上記トレンチ部が、上記半導体基板表面上で環状に形成されていることを特徴とする請求項１または２に記載のトレンチ型ＭＯＳＦＥＴ。
12. 上記第１の導電タイプがＰ型の半導体であり、上記第２の導電タイプがＮ型の半導体であることを特徴とする請求項１または２に記載のトレンチ型ＭＯＳＦＥＴ。
13. 上記第１の導電タイプがＮ型の半導体であり、上記第２の導電タイプがＰ型の半導体であることを特徴とする請求項１または２に記載のトレンチ型ＭＯＳＦＥＴ。
14. 第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプである高ドープソース部を、この順に隣接して半導体基板として積層する積層工程と、
    上記半導体基板の表面であり、上記高ドープソース部が形成されている側の表面から上記高ドープソース部及び上記チャネルボディ部を貫通し上記低ドープドレイン部に達するようにエッチングしてトレンチ溝を形成する工程と、
    上記トレンチ溝の表面にゲート絶縁体を形成する工程と、
    上記ゲート絶縁体で囲まれる領域であり、上記トレンチ溝の底部から上記低ドープドレイン部が形成されている部分の深さまで低電気伝導性ゲート電極を積層し、さらに上記低電気伝導性ゲート電極の表面から上記高ドープソース部が形成されている側の上記半導体基板表面まで高電気伝導性ゲート電極を積層する工程とを含むことを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。

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