JP4865194B2 - 超接合半導体素子 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 225
- 238000005192 partition Methods 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 40
- 239000012535 impurity Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 180
- 230000015556 catabolic process Effects 0.000 description 38
- 230000005684 electric field Effects 0.000 description 28
- 238000005468 ion implantation Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 8
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000004907 flux Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
xF<xD (1)
ただし、xD=(NA/2ND)×xA
(式中、xFは前記最外郭の第二導電型仕切り領域の前記並列pn層側ではない外側の端部から前記絶縁膜の前記並列pn層側端部までの距離を表し、xDは前記空乏化領域の厚さを表し、xAは当該最外郭の第二導電型仕切り領域の厚さを表し、NAは当該最外郭の第二導電型仕切り領域の不純物濃度を表し、NDは当該第一導電型ドリフト領域の不純物濃度を表す)。
εox/(2εsi)<tox/tsj (2)
(式中、εoxは絶縁膜の比誘電率を表し、εsiは前記絶縁膜の直下における前記半導体基板の比誘電率を表す)。
tsj’−tsj<(2εsi/εox)×tox (3)
(式中、tsj’は前記隣接する第二導電型仕切り領域の深さを表し、εsiは前記絶縁膜の直下における前記半導体基板の比誘電率を表し、εoxは絶縁膜の比誘電率を表し、toxは前記絶縁膜の平均厚さを表す)。
当該最外郭の第二導電型仕切り領域の深さが、当該覆う部分において前記並列pn層から離れる部分ほど小さくなることが好ましい。
なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
図1は、前記超接合半導体素子の第一の実施形態の最外郭部分の構成を示す部分断面図である。
図1に示したように、第一の実施形態には、高濃度のn型(n+型)半導体層62および当該n+型半導体層62の表面で、例えばリンをドープしながらシリコンをエピタキシャル成長させて形成されるエピタキシャル層60からなる半導体基板3の主面12に第1電極(ソース電極)1および裏面13に第2電極(ドレイン電極)2がそれぞれ形成されている。また、主面12および裏面13の間であってn+型半導体層62の上方には、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域としてのn型半導体層4および第二導電型仕切り領域としてのp型半導体層5を交互に配置した並列pn層が形成されている。
図2は、絶縁膜6が立ち上がる位置である最外郭p型半導体層14の空乏化領域を示す図であり、フィールド電極7から電圧を印加して最外郭p型半導体層14が完全に空乏化したと仮定したときに当該最外郭p型半導体層14近傍で生じる空乏層21の厚さをxDとし、最外郭p型半導体層14の厚さをxAとし、n型半導体層の不純物濃度をNDとし、最外郭p型半導体層14の不純物濃度をNAとし、最外郭p型半導体層14の外側端部から絶縁膜6の端部までの距離をxFとしたとき、下記式(1)の関係を満たす。すなわち、絶縁膜6は、最外郭p型半導体層14の外側の端部から距離xFだけ離れた位置から立ち上がるように形成されるようになっている。
ただし、xD=(NA/2ND)×xA
(式中、εoxは絶縁膜の比誘電率を表し、εsiは前記絶縁膜の直下における前記半導体基板の比誘電率を表す)。
電極1とフィールド電極7をゼロ電位として、ドレイン電極2に正の電圧を印加するとき、ブレークダウン直前には最外郭p型半導体層14の直下には、臨界電界ECがかかる。このとき素子のブレークダウン電圧をVbとすると、VbとECの間に次の関係が成り立つ。
一方、素子のブレークダウン直前に、絶縁膜6の直下に最大電界Emaxがかかるとすると、VbとEmaxの間に次の関係が成り立つ。
絶縁膜領域でブレークダウンが起こらないためには、Emax<ECを満たす必要があり、上の2式を用いて、上記式(2)の関係を導くことできる。
図5は、前記超接合半導体素子の第二の実施形態の最外郭部分の構成を示す部分断面図である。
図5に示したように、第二の実施形態では、第一の実施形態の絶縁膜6のかわりに最外郭p型半導体層14の少なくとも一部を覆う絶縁膜26とした以外は、第一の実施形態と同様の構成がとられる。
図6は、前記超接合半導体素子の第三の実施形態の最外郭部分の構成を示す部分断面図である。
図6に示したように、第三の実施形態では、第一の実施形態の絶縁膜6のかわりにpベースの端部より外側に生じる最外郭p型半導体層14の空乏化領域内から立ち上がるように形成される、すなわち最外郭p型半導体層35を覆う絶縁膜36とし、フィールド電極7のかわりに当該絶縁膜36を覆うように形成されるフィールド電極37とし、さらに最外郭p型半導体層14のかわりに深さtsjが、隣接するp半導体層34の深さtsj’よりも小さい最外郭p型半導体層35とした以外は、第一の実施形態と同様の構成がとられる。
tsj’−tsj<(2εsi/εox)×tox (3)
(式中、tsj’は最外郭p型半導体層35に隣接するp型半導体層34の深さを表し、εsiは絶縁膜36の直下における半導体基板3の比誘電率を表し、εoxは絶縁膜36の比誘電率を表し、toxは絶縁膜36の平均厚さを表す)。
また、第1電極1から、素子活性部20の中では最外郭であり、最外郭p型半導体層35に隣接するp型半導体層34を通じて半導体基板33に電圧を印加するとき、ブレークダウン直前にはp型半導体層34の直下にはブレークダウン電界ECがかかる。このときの半導体基板33のブレークダウン電圧VB1は、p型半導体層34の深さをtsj’としたとき、下記のように近似することができる。
この変形例では、図7に示したように、第三の実施形態での絶縁層36のかわりに、バーズピーク部分が最外郭p型半導体層45の少なくとも一部を覆うように形成される絶縁層46とし、フィールド電極37のかわりにpチャンネル端部より外側に立ち上がり、半導体基板43、最外郭p型半導体層45および絶縁層46を覆うように形成されるフィールド電極47とした以外は、第三の実施形態と同様の構成がとられる。また、この絶縁層は、厚さが最外郭p型半導体層45を覆う部分において、前記並列pn層から離れる外側の部分ほど大きくなるように形成されることが好ましく、例えば熱酸化法により形成されるLOCOS(シリコン局所酸化法:local oxidation of silicon)により形成されるLOCOS膜で形成されることが好ましい。
この変形例では、図8に示したように、前記変形例での絶縁層46を最外郭p型半導体層49の外側近傍から形成される絶縁層48とした以外は、図5に示した変形例と同様の構成がとられる。
この変形例では、図9に示したように、LOCOS膜で形成した絶縁膜51を最外郭p型半導体層50の素子活性部20側の端部から設け、当該最外郭p型半導体層50は外側の部分ほど深さを小さくした以外は他の変形例と同様の構成がとられる。
図10および図11は、第一の実施形態および第二の実施形態の超接合半導体素子の製造方法を示す図であり、これら超接合半導体素子は公知の個別のプロセスの組み合わせにて作製される。なお、図10および図11においては、図1で示した超接合半導体素子を例にとって説明する。
図12,図13は、第三の実施形態の超接合半導体素子の第三の実施形態の製造方法を示す。なお、ここでは、図6に示した超接合半導体素子について説明する。
図12(a)に示したように、n+型半導体層62および当該n+型半導体層62の表面で、例えばリンをドープしながらシリコンをエピタキシャル成長させて形成されるエピタキシャル層60からなる半導体基板3に、フォトリソグラフィ技術により選択的にエッチングしてトレンチが形成され、熱酸化法により当該トレンチの内周面にゲート酸化膜(図示せず)が形成される。次に、ポリシリコンをCVD法により成長させることにより、トレンチ内にポリシリコンが埋め込まれ、エッチバックによりトレンチ内に埋め込まれたポリシリコンのみを残して成長したポリシリコンが除去される。このようにして、トレンチ内に残されたポリシリコンが、ゲート電極11を構成する(図12(b))。続いて、半導体基板3にイオン注入を行う領域であって第一導電型ドリフト領域であるn型半導体層および第二導電型仕切り領域であるp型半導体層を交互に配置した並列pn層を形成するための領域を取り囲むように、例えばゲート電極11をマスクするCVD法によりSiO2を成膜することにより絶縁膜36が形成される(図12(b))。
2 第2電極(ドレイン電極)
3,43 半導体基板
4 n型半導体層
5,34 p型半導体層
6,26,36,46,48,51 絶縁膜
12 主面
13 裏面
14,35,45,49,50 最外郭p型半導体層
Claims (6)
- 半導体基板と、
当該半導体基板の主面および裏面のそれぞれに設けられた一対の電極と、
前記半導体基板の主面および裏面の間に設けられ、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域および第二導電型仕切り領域を交互に配置した並列pn層と、
前記並列pn層を取り囲むように前記半導体基板上に形成される絶縁膜と、
前記絶縁膜の少なくとも一部を覆うように形成されるフィールドプレートと、を含み、
前記絶縁膜の前記並列pn層側の端部は、前記第二導電型仕切り領域の最外郭の仕切り領域が完全に空乏化したときに当該最外郭の仕切り領域近傍の第一導電型ドリフト領域の空乏化領域内に配置されることを特徴とする超接合半導体素子。 - 請求項1に記載の超接合半導体素子において、
前記絶縁膜は、下記式(1)を満たす位置に形成されることを特徴とする超接合半導体素子:
xF<xD (1)
ただし、xD=(NA/2ND)×xA
(式中、xFは前記最外郭の第二導電型仕切り領域の前記並列pn層側ではない外側の端部から前記絶縁膜の前記並列pn層側端部までの距離を表し、xDは前記空乏化領域の厚さを表し、xAは当該最外郭の第二導電型仕切り領域の厚さを表し、NAは当該最外郭の第二導電型仕切り領域の不純物濃度を表し、NDは当該第一導電型ドリフト領域の不純物濃度を表す)。 - 請求項1または2に記載の超接合半導体素子において、前記絶縁膜の膜厚toxと、前記最外郭の第二導電型仕切り領域の深さtsjとの関係が、下記式(2)の関係を満たすことを特徴とする超接合半導体素子:
εox/(2εsi)<tox/tsj (2)
(式中、εoxは絶縁膜の比誘電率を表し、εsiは前記絶縁膜の直下における前記半導体基板の比誘電率を表す)。 - 請求項3に記載の超接合半導体素子において、前記絶縁層の比誘電率εoxが3.9より小さいことを特徴とする超接合半導体素子。
- 請求項1〜4のいずれか一項に記載の超接合半導体素子において、
前記最外郭の第二導電型仕切り領域の深さが、隣接する第二導電型仕切り領域の深さよりも小さいことを特徴とする超接合半導体素子。 - 請求項1〜5のいずれか一項に記載の超接合半導体素子において、前記最外郭の第二導電型仕切り領域が帯状に形成されたことを特徴とする超接合半導体素子。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004096388A JP4865194B2 (ja) | 2004-03-29 | 2004-03-29 | 超接合半導体素子 |
US11/085,155 US7825466B2 (en) | 2004-03-29 | 2005-03-22 | Super-junction semiconductor element and method of fabricating the same |
CNB2005100624561A CN100477263C (zh) | 2004-03-29 | 2005-03-28 | 超级结半导体元件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004096388A JP4865194B2 (ja) | 2004-03-29 | 2004-03-29 | 超接合半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005286023A JP2005286023A (ja) | 2005-10-13 |
JP4865194B2 true JP4865194B2 (ja) | 2012-02-01 |
Family
ID=34988766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004096388A Expired - Lifetime JP4865194B2 (ja) | 2004-03-29 | 2004-03-29 | 超接合半導体素子 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7825466B2 (ja) |
JP (1) | JP4865194B2 (ja) |
CN (1) | CN100477263C (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4907862B2 (ja) * | 2004-12-10 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4860929B2 (ja) * | 2005-01-11 | 2012-01-25 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP5015488B2 (ja) * | 2005-09-07 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4980663B2 (ja) * | 2006-07-03 | 2012-07-18 | ルネサスエレクトロニクス株式会社 | 半導体装置および製造方法 |
US20080116512A1 (en) * | 2006-11-21 | 2008-05-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of making the same |
JP5915076B2 (ja) | 2011-10-21 | 2016-05-11 | 富士電機株式会社 | 超接合半導体装置 |
US10361266B2 (en) | 2014-06-09 | 2019-07-23 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
JP6758592B2 (ja) * | 2015-09-18 | 2020-09-23 | サンケン電気株式会社 | 半導体装置 |
JP2017228794A (ja) * | 2017-09-05 | 2017-12-28 | ルネサスエレクトロニクス株式会社 | パワーmosfet |
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---|---|---|---|---|
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EP1267415A3 (en) | 2001-06-11 | 2009-04-15 | Kabushiki Kaisha Toshiba | Power semiconductor device having resurf layer |
JP3908572B2 (ja) | 2002-03-18 | 2007-04-25 | 株式会社東芝 | 半導体素子 |
JP4385206B2 (ja) * | 2003-01-07 | 2009-12-16 | 日本電気株式会社 | 電界効果トランジスタ |
JP3721172B2 (ja) * | 2003-04-16 | 2005-11-30 | 株式会社東芝 | 半導体装置 |
-
2004
- 2004-03-29 JP JP2004096388A patent/JP4865194B2/ja not_active Expired - Lifetime
-
2005
- 2005-03-22 US US11/085,155 patent/US7825466B2/en active Active
- 2005-03-28 CN CNB2005100624561A patent/CN100477263C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1677692A (zh) | 2005-10-05 |
CN100477263C (zh) | 2009-04-08 |
US20050212053A1 (en) | 2005-09-29 |
US7825466B2 (en) | 2010-11-02 |
JP2005286023A (ja) | 2005-10-13 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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R350 | Written notification of registration of transfer |
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