JP4385206B2 - 電界効果トランジスタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、III族窒化物半導体を用いた電界効果トランジスタに関するものである。
【０００２】
【従来の技術】
ＧａＮをはじめとするIII族窒化物半導体は、バンドギャップが大きく、絶縁破壊電界が高く、電子の飽和ドリフト速度が大きい上、ヘテロ接合による二次元キャリアガスの利用が可能であるため、高温動作、高速スイッチング動作、大電力動作等の点で優れる電子素子を実現する材料として期待を集めている。
【０００３】
こうしたIII族窒化物半導体を用いたトランジスタでは、基板表面に大きな負電荷が発生し、トランジスタ性能に大きな影響を与える。以下、この点について説明する。
【０００４】
アンドープＧａＮの上にＡｌＧａＮを成長すると、自発分極とピエゾ分極との両作用によりヘテロ界面に正の固定電荷が発生する。このときＡｌＧａＮ表面には負の分極電荷が発生する。分極電荷濃度はＡｌＧａＮの組成によって変化するが、ＡｌＧａＮ／ＧａＮヘテロ構造では、１×１０１３／cm2オーダーの極めて大きなシート電子濃度が発生する。この現象は、例えば、非特許文献１において詳しく解説されている。このヘテロ構造にオーミック電極を形成し電極間に電界を印加すると、１×１０１３／cm2オーダーの高電子濃度の電荷輸送に基づく電流が流れる。このように、III族窒化物半導体素子では、不純物のドーピングにより発生したキャリアにより駆動するＧａＡｓ系半導体ＦＥＴとは異なり、自発分極とピエゾ分極との両作用により発生する高濃度のキャリアによって動作する。
【０００５】
このような機構により動作するIII族窒化物半導体トランジスタにおいては、利得を良好にしつつ耐圧をあげることが要望される。耐圧を改良する方法として、従来、以下の技術が知られている。
【０００６】
非特許文献２には、ゲート電極のドレイン側にひさし状のフィールドプレートを設け、この下にＳｉＮ膜を配置した構成が記載されている。図１８に、このＨＪＦＥＴの概略構造を示す。このＨＪＦＥＴは、ＳｉＣ基板１１０上に形成される。基板１１０上には半導体層からなるバッファ層１１１が形成されている。このバッファ層１１１上にＧａＮチャネル層１１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１０１およびドレイン電極１０３があり、その間にフィールドプレート１０５およびショットキー性接触がとられたゲート電極１０２がある。電子供給層１１３の表面はＳｉＮ膜１２１で覆われており、フィールドプレート部１０５の直下にはこのＳｉＮ膜１２１が配置されている。同文献によれば、こうした構成を採用することによりゲート耐圧が改善されると記載されている。
【０００７】
特許文献１には、ＧａＡｓ系半導体素子において、ゲート電極とドレイン電極との間に電界制御電極を設ける技術が開示されている。同文献には、こうした電界制御電極を設けることにより、ゲート電極のドレイン側端部における電界集中が緩和され、素子性能が向上することが記載されている。
【０００８】
こうした技術は、トランジスタの耐圧を向上させる点では効果的であるが、ヘテロ接合を含むIII族窒化物半導体素子の設計にあっては、このような改善のみでは必ずしも充分とはいえない。III族窒化物半導体素子においては、ヘテロ接合部でキャリアガスが発生するのにともない半導体層構造表面に負電荷が誘起され、これがトランジスタの諸特性に大きな影響を及ぼすことから、耐圧の向上等も、表面負電荷の制御技術と一体に検討されなければならないからである。以下、この点について説明する。
【０００９】
ヘテロ接合を含むIII族窒化物半導体の積層構造では、ピエゾ分極等によりチャネル層に大きな電荷が発生する一方、ＡｌＧａＮ等の半導体層表面に負電荷が発生することが知られている（非特許文献１）。こうした負電荷は、ドレイン電流に直接作用し、素子性能に強い影響を及ぼす。具体的には、表面に大きな負電荷が発生すると交流動作時の最大ドレイン電流が直流時に比べて劣化する。この現象を以下、コラプスと称する。コラプスはIII族窒化物半導体を用いた素子に顕著に発生し、ＧａＡｓ系半導体素子では顕在化していなかった。ＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合では分極電荷の発生は極めて小さいためである。
【００１０】
こうした問題に対し、従来、ＳｉＮからなる表面保護膜を形成することで対応がなされていた。ＳｉＮを設けない構造では高電圧印加時に充分な電流が得られず、ＧａＮ系半導体材料を用いるメリットを得ることが困難である。こうした事情を踏まえ、III族窒化物半導体ＦＥＴの分野では、表面にＳｉＮ膜を設けることが必須であるという共通認識があり、技術常識となっていた。以下、こうした従来のトランジスタの一例について説明する。
【００１１】
図１７は、従来技術によるヘテロ接合電界効果トランジスタ（Hetero-Junction Field Effect TranSistor；以下ＨＪＦＥＴという）の断面構造図である。このような従来技術のＨＪＦＥＴは、例えば非特許文献３に報告されている。このＨＪＦＥＴは、サファイア基板109の上にＡｌＮからなるバッファ層111、ＧａＮチャネル層112およびＡｌＧａＮ電子供給層113がこの順で積層されている。その上にソース電極101とドレイン電極103が形成されており、これらの電極はＡｌＧａＮ電子供給層113にオーム性接触している。また、ソース電極101とドレイン電極103の間にゲート電極102が形成され、このゲート電極はＡｌＧａＮ電子供給層113にショットキー性接触している。最上層には表面保護膜としてＳｉＮ膜121が形成されている。
【００１２】
【非特許文献１】
U.K.Mishra, P.Parikh, and Yi-Feng Wu, "AlGaN/GaN HEMTs -An overview of device operation and applications," Proc. IEEE, vol.90, No.6, pp.1022-1031, 2002.
【非特許文献２】
２００１年エレクトロニクス・レターズ（Electronics Letters vol.37 p.196-197)、Ｌｉ等
【非特許文献３】
２００１年インターナショナル・エレクトロン・デバイス・ミーティング・ダイジェスト(IEDM01-381〜384）、安藤（Y.Ando）
【特許文献１】
特開２０００−３９１９号公報
【００１３】
【発明が解決しようとする課題】
ところが、こうしたＳｉＮを設けた構成では、コラプスが改善する代わりにゲート耐圧が低下する。すなわち、コラプス量とゲート耐圧の間にトレードオフが存在し、その制御が非常に困難となる。図１９は、電界制御電極を設けない図１７の構造を有するＨＪＦＥＴを試作し、表面保護膜ＳｉＮの厚さとコラプス量およびゲート耐圧の関係を評価した結果を示す。図中、丸印がコラプス、三角印がゲート耐圧に対応する。
【００１４】
このようにコラプスが顕著な素子の表面にＳｉＮ膜を形成すると、コラプス量を減らすことができる。図１９を参照して、ＳｉＮ膜がない場合（膜厚０ｎｍ）では６０％以上のコラプス量であるが、ＳｉＮ膜厚１００ｎｍとした場合、コラプス量は１０％以下に抑制できる。このようにコラプスを充分に低減するためには、ＳｉＮ膜の厚みを一定程度厚くすることが必要となる。しかしながら、ＳｉＮ膜を厚くした場合、表面負電荷が打ち消され、ゲート−ドレイン間の電界集中が顕著になり、ゲート耐圧が低下する。すなわち、コラプスとゲート耐圧の間にトレードオフが存在する。
くわえて、コラプスを充分に低減するためにＳｉＮ膜を厚くした場合、電界制御電極直下絶縁膜の膜質経時劣化により信頼性が低下する。すなわち、コラプスと信頼性に関してもトレードオフが存在する。
【００１５】
以上のように、ＳｉＮ膜を保護膜とするＧａＮ系ＨＪＦＥＴでは、こうした複数のトレードオフが存在し、それぞれＳｉＮ膜の厚さの違いによってそのバランスが定まる。これは、ヘテロ界面を持つIII族窒化物半導体素子に特有の表面負電荷に起因する事情であり、III族窒化物半導体素子の設計にあたっては、こうした表面負電荷の取扱いに充分に配慮する必要がある。
【００１６】
なお、ＳｉＮ膜に代え、ＳｉＯ２膜を保護膜とする場合、コラプスとゲート耐圧の関係は図２０のようになる（この場合も図１７に示す構成のもので、電界制御電極を設けない構成の場合である）。この場合、膜厚依存性は現れないが、ＳｉＮ膜を用いた場合と同様、コラプスとゲート耐圧を両立させることは困難である。
【００１７】
このように、ＧａＮをはじめとするIII族窒化物半導体からなるＨＪＦＥＴに特有の事情から、かかる素子の性能向上を検討するにあたっては、ＧａＡｓ系半導体素子の設計とは異なる観点からの検討が必要となる。
【００１８】
本発明は上記事情に鑑みなされたものであって、その目的とするところは、コラプスおよびゲート耐圧のバランスに優れたトランジスタを提供することにある。また本発明の別の目的は、コラプスおよびゲート耐圧の性能のバランスにくわえ、さらに、信頼性および高周波特性の優れるトランジスタを提供することにある。
【００１９】
【課題を解決するための手段】
ＡｌＧａＮ表面に発生する負の分極電荷は、その上に堆積する保護膜（パッシベーション膜）の電気的性質によってそのＦＥＴ特性に大きな影響を与える。一般に表面に大きな負の固定電荷が存在すると、大きなゲート耐圧が得られるが、交流動作時の最大ドレイン電流が直流時に比べて劣化する傾向が見られる。一方、表面の負電荷量が小さいと、逆にゲート耐圧は小さいが交流動作時の最大ドレイン電流の劣化も少ない。ＦＥＴの動作は、一般にこのトレードオフ関係に支配されるが、ＡｌＧａＮ／ＧａＮヘテロ構造では、表面に１×１０１３／cm2オーダーの負電荷が発生するため、表面パッシベーションの品質により、前述のトレードオフ関係が極めて顕著に現れる。耐圧の値が、表面パッシベーションの状態の違いにより１桁以上変化することも珍しくない。このように大きな変化は、ＧａＡｓ系ＦＥＴでは見られない現象である。逆にいえば、ＧａＮ系ＦＥＴは表面状態に極めて敏感なデバイスであり、その電気特性において高い性能を高歩留まりで安定的に得るためには、表面パッシベーション膜の制御に細心の注意を払う必要がある。
【００２０】
本発明者は、こうした観点から検討を進め、電界制御電極を備える素子電極構造にするとともに、電界制御電極下の保護膜を特定の材料、特定の構造、とすることにより、これらの相乗作用により前記したトレードオフにおける性能のバランスを有効に改善できることを見いだした。さらに本発明の構成では電界制御電極を独立制御できるため、コラプスを有効に低減でき、さらに、利得の低下も抑制できるという非常に優れたトランジスタを実現できることを見いだした。本発明は、こうした新規な知見に基づきなされたものである。
【００２１】
以下、本発明の構成について説明する。
【００２２】
本発明によれば、ヘテロ接合を含むIII族窒化物半導体層構造と、該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、を備え、前記ゲート電極と前記ドレイン電極との間の領域において、前記III族窒化物半導体層構造の上部に絶縁膜を介して電界制御電極が形成され、前記絶縁膜が、シリコンおよび窒素を構成元素として含む第一の絶縁膜と、前記第一の絶縁膜よりも低い比誘電率を有する第二の絶縁膜とを含む積層膜であり、前記第一の絶縁膜は前記III族窒化物半導体層構造の表面に接して形成され、前記第二の絶縁膜が前記第一の絶縁膜上に積層され、前記半導体層構造の前記ヘテロ接合は、Ｉｎ ｘ Ｇａ １−ｘ Ｎ（０≦ｘ≦１）からなるチャネル層およびＡｌ ｙ Ｇａ １−ｙ Ｎ（０<ｙ≦１）からなる電子供給層で構成されることを特徴とする電界効果トランジスタが提供される。
【００２３】
本発明によれば、電界制御電極を備えるとともに、この電界制御電極と半導体層構造の表面との間に、上記構成の積層膜が形成された構成を有している。このため、これらの相乗作用により、コラプスおよびゲート耐圧のバランスが顕著に改善される。また、製造プロセス上等のばらつきにより表面状態が変動した場合でも、こうした良好な性能を安定して実現することができる。
【００２４】
また、本発明は、表面負電荷の影響を低減するための第一の絶縁膜を設けつつ、電界制御電極直下の容量を低減するための第二の絶縁膜を設けている。すなわち、第一の絶縁膜の作用により表面負電荷の影響が低減される一方、第一の絶縁膜よりも低い比誘電率を有する第二の絶縁膜、たとえば、窒素を含有しない膜によりゲート耐圧が向上する。さらに、電界制御電極下の領域における絶縁膜の膜質経時劣化および容量の増大を有効に抑制することができ、信頼性および高周波利得に優れるトランジスタが得られる。
【００２５】
ここで、前記第一の絶縁膜は前記III族窒化物半導体層構造の表面に接して形成され、前記第二の絶縁膜が前記第一の絶縁膜上に積層された構成である。こうすることによりコラプスの改善がより顕著となる。第一の絶縁膜は、好ましくは１５０ｎｍ以下、より好ましくは１００ｎｍ以下とする。こうすることによって、電界制御電極下の容量を確実に低減でき、高周波利得が向上する。
【００２６】
本発明において、第二の絶縁膜の比誘電率を３．５以下としてもよい。こうすることによって、電界制御電極下の容量を低減でき、さらに利得が向上する。
【００２７】
また本発明において、第二の絶縁膜上に、シリコンおよび窒素を構成元素として含む第三の絶縁膜をさらに備えた構成としてもよい。絶縁膜の最上層をシリコンおよび窒素を構成元素として含む化合物により構成することにより、この素子の製造工程においてレジストを安定的に形成しやすくなる等の利点が得られる。この結果、上記のように性能が改善されたトランジスタを製造する際の歩留まりを向上させることができる。
【００２８】
また本発明において、第一および第二の絶縁膜を含む積層膜からなる前記絶縁膜が、前記ゲート電極から離間して設けられ、この離間部分に前記第二の絶縁膜が設けられている構成とすることができる。こうすることにより、コラプスおよびゲート耐圧の性能バランスをより顕著に改善することができる。
【００２９】
さらに本発明によれば、ヘテロ接合を含むIII族窒化物半導体層構造と、該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極とを備え、前記ゲート電極と前記ドレイン電極との間の領域において、前記III族窒化物半導体層構造の上部に絶縁膜を介して電界制御電極が形成され、前記絶縁膜は前記III族窒化物半導体層構造の表面に接して形成されるとともに、シリコンおよび窒素を構成元素として含み、前記半導体層構造の前記ヘテロ接合は、Ｉｎ ｘ Ｇａ １−ｘ Ｎ（０≦ｘ≦１）からなるチャネル層およびＡｌ ｙ Ｇａ １−ｙ Ｎ（０<ｙ≦１）からなる電子供給層で構成されることを特徴とする電界効果トランジスタが提供される。
【００３１】
本発明によれば、電界制御電極とその下の絶縁膜との相乗作用により、コラプスおよびゲート耐圧のバランスが顕著に改善される。
【００３２】
上記化合物は、さらに酸素や炭素等を構成元素として含んでいても良い。こうすれば、絶縁膜の材料が、シリコン、窒素にくわえ、酸素や炭素を構成元素として含むこととなるため、ＳｉＮ等に比べ膜中の内部応力が顕著に低減される。このため、比較的良好なコラプスおよびゲート耐圧を実現しつつ、電界制御電極直下の領域に位置する絶縁膜の膜質劣化を有効に抑制することができる。また、ＳｉＮに比べて比誘電率が低くなるため、電界制御電極下の領域に発生する容量を低減できる。以上により、本発明によれば、信頼性および高周波利得に優れるトランジスタが得られる。
【００３３】
本発明によれば、ヘテロ接合を含むIII族窒化物半導体層構造と、該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、を備え、前記ゲート電極と前記ドレイン電極との間の領域において、前記III族窒化物半導体層構造の上部に絶縁膜を介して電界制御電極が形成され、前記絶縁膜は、前記III族窒化物半導体層構造の表面に接して形成され、前記ゲート電極側は窒素を構成元素として含まない絶縁材料により構成され、前記ドレイン電極側はシリコンおよび窒素を構成元素として含む絶縁材料により構成され、前記半導体層構造の前記ヘテロ接合は、Ｉｎ ｘ Ｇａ １−ｘ Ｎ（０≦ｘ≦１）からなるチャネル層およびＡｌ ｙ Ｇａ １−ｙ Ｎ（０<ｙ≦１）からなる電子供給層で構成されていることを特徴とする電界効果トランジスタが提供される。
【００３４】
この電界効果トランジスタにおいて、前記絶縁膜のうち前記ドレイン電極側に設けられる絶縁材料が、シリコンおよび窒素の他、さらに酸素または／および炭素を構成元素として含む構成とすることができる。
【００３５】
本発明によれば、上記絶縁膜が、ゲート電極側においては窒素を含まない比較的誘電率の低い材料により構成されているため、電界制御電極、半導体層構造およびこれらの間の絶縁膜により構成される容量を小さくすることができる。この結果、ゲート耐圧と、信頼性および高周波利得との性能バランスに優れるトランジスタが得られる。また、ドレイン電極側においては、シリコン、窒素および酸素を構成元素として含む化合物、たとえばＳｉＮが形成されるため、表面負電荷による性能低下を低減することができる。
【００３８】
以上本発明に係るトランジスタの構成について説明したが、これらの構成において、以下の構成を組み合わせても良い。
【００３９】
チャネル層および電子供給層の積層順序は任意である。この半導体層構造に、適宜、中間層やキャップ層を設けても良い。
【００４０】
前記ソース電極と前記III族窒化物半導体層構造の表面との間および前記ドレイン電極と前記III族窒化物半導体層構造の表面との間に、コンタクト層が介在する構成としてもよい。コンタクト層を備える構成は、いわゆるワイドリセス構造とよばれる。かかる構成を採用した場合、電界制御電極およびその直下の絶縁膜構造との相乗作用により、ゲート電極のドレイン側端部の電界集中をより効果的に分散・緩和することができる。なおリセス構造とする場合、多段リセスとすることもできる。こうした構成を採用する場合、電界制御電極は、前記コンタクト層の上部まで延在した構成とすることができる。このようにすれば、ドレイン側における電界集中も緩和することが可能となる。このように電界制御電極を延在した場合、ドレイン電極とのオーバーラップによるドレイン電極端部の電界集中が問題となるが、コンタクト層の存在により、かかる問題が低減される。ここで、コンタクト層をアンドープＡｌＧａＮ層、すなわち意図的にドーピングをしていないＡｌＧａＮ層により構成すると、ドレイン電極端部の電界集中を顕著に低減できる。
【００４１】
また、前記III族窒化物半導体層構造は、ＩｎxＧａ1-xＮ（０≦ｘ≦１）からなるチャネル層、ＡｌyＧａ1-yＮ（０<ｙ≦１）からなる電子供給層およびＧａＮからなるキャップ層がこの順で積層した構造を有するものとしてもよい。このようにすれば、実効的なショットキー高さを高くでき、さらに高いゲート耐圧が実現できる。すなわち、電界制御電極、電界制御電極直下の積層膜および本実施例によるＧａＮキャップ層の相乗作用により、一層優れたゲート耐圧が得られる。
【００４２】
ゲート電極とドレイン電極との間の距離を、ゲート電極とソース電極との間の距離よりも長くすることもできる。いわゆるオフセット構造と呼ばれるものであり、ゲート電極のドレイン側エッジ部の電界集中をより効果的に分散、緩和することができる。また電界制御電極を形成しやすくなるという製造上の利点もある。
【００４３】
本発明において、電界制御電極がゲート電極に対して独立に制御可能である構成とすることができる。すなわち、電界制御電極およびゲート電極に対して異なる電位を付与することができる。こうした構成とすることにより、電界効果トランジスタを最適な条件で駆動することが可能となる。
【００４４】
【発明の実施の形態】
以下、実施例により本発明の実施の形態を説明する。なお、以下の実施例ではIII族窒化物半導体層の成長基板としてｃ面ＳｉＣを用いた例について説明する。
【００４５】
（第１の実施例）
図１は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に、電界制御電極５を有しショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＮ膜２１で覆われており、さらにその上層にはＳｉＯ2膜２２が設けられている。電界制御電極５の直下にはこのＳｉＮ膜２１およびＳｉＯ2膜２２が設けられている。
【００４６】
以下、本実施例に係るＨＪＦＥＴの製造方法について図２１〜図２３を参照して説明する。まずＳｉＣからなる基板１０上に、例えば分子線エピタキシ(Molecular Beam Epitaxy:MBE)成長法によって半導体を成長させる。このようにして、基板側から順に、アンドープＡｌＮからなるバッファ層１１（膜厚20nm）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、アンドープＡｌ 0.2Ｇａ0.8ＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる（図２１（ａ））。
【００４７】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いてＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る（図２１（ｂ））。続いてプラズマＣＶＤ法等により、ＳｉＮ膜２１（膜厚５０ｎｍ）を形成する。さらにその上層に、常圧ＣＶＤ法等により、ＳｉＯ2膜２２（膜厚１５０ｎｍ）を形成する（図２２（ｃ））。ＳｉＮ膜２１およびＳｉＯ2膜２２の一部をエッチング除去することによってＡｌＧａＮ電子供給層１３の露出する開口部を設ける（図２２（ｄ））。露出したＡｌＧａＮ電子供給層１３上に、フォトレジスト３０を用いてＮi／Ａｕなどのゲート金属３１を蒸着して、ショットキー接触のゲート電極２を形成する。またこれと同時にＮｉ／Ａｕよりなる電界制御電極も形成する。（図２３（ｅ）、（ｆ））。このようにして図１に示したＨＪＦＥＴを作製する。なお、本実施例ではゲート電極２と電界制御電極５を同時に形成する例を示したが、別々の工程（開口を設けたレジストを形成し、開口部に電極を形成する工程を別々に行う）で形成しても良い。この場合、ゲート電極２と電界制御電極５との間隔をより短い間隔で形成できる。
【００４８】
この実施例においては、ゲート−ドレイン間に高い逆方向電圧がかかった場合、ゲート電極のドレイン側端にかかる電界が、電界制御電極の働きにより緩和されることにより、ゲート耐圧が向上する。さらに大信号動作時には、表面電位を電界制御電極によって変調できるため、表面トラップの応答速度を速めてコラプスを抑制する効果がある。すなわち、コラプス、ゲート耐圧および利得のバランスを顕著に改善できる。また、製造プロセス上等のばらつきにより表面状態が変動した場合でも、こうした良好な性能を安定して実現することができる。
【００４９】
さらに、本実施例での電界制御電極はゲート電極に対して独立に制御することが可能である。この場合、表面電位を固定することにより、表面トラップの応答を抑止できるため、電界制御電極をゲート電極と同電位とし、表面電位を変調した場合よりも、さらに効果的にコラプスを抑制できる。特に、本発明の如く表面負電荷の影響が大きな問題となるIII族窒化物半導体素子ではこの電界制御電極を独立に制御できることの効果は著しい。
【００５０】
また、上記のように電界制御電極の電位を固定した場合、ゲート電極の電位が変位してもゲート容量がほとんど変化しないため、利得の低下を大幅に抑制することができる。
【００５１】
さらに、電界制御電極直下がＳｉＮとＳｉＯ２の積層膜となる構成であるためＳｉＮのみからなる構成に比べ耐圧を高くすることができる。また特にＳｉＮ膜を膜質経時劣化しない程度に薄く形成し（１５０ｎｍ以下、より好ましくは１００ｎｍ以下）、一方、耐圧向上に有効に寄与するＳｉＯ２膜を厚く積層することで容量の増大を有効に抑制することができる。この結果、信頼性および高周波利得に優れるトランジスタとすることができる。
【００５２】
電界制御電極の寸法は、0.3μｍ以上あれば、十分コラプス抑制の効果はあり、好ましくは、0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。電界制御電極の寸法は大きいほどコラプス抑制の効果は高いが、電界制御電極のドレイン電極側の端が、ゲート電極とドレイン電極の間隔（ゲート電極のドレイン電極側の端からドレイン電極のゲート電極側の端までの間隔）の７０％を超えると、ゲート耐圧が電界制御電極とドレイン電極の間の電界集中で決まるため、逆にゲート耐圧が低下する傾向がある。このため、好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【００５３】
この実施例では表面保護膜の上層としてＳｉＯ2膜を形成した例を示したが、利得の向上および信頼性の向上の観点から、比誘電率が４以下の低誘電率膜を用いることがさらに好ましい。こうした低誘電率材料として、ＳｉＯＣ（ＳｉＯＣＨとよばれる場合もある）、ＢＣＢ（ベンゾシクロブテン）、FSG(flouroSilicate glass:SiOF)、HSQ(hydrogen-Silsesquioxane)、MSQ(methyl-Silsesquioxane)、有機ポリマー、あるいはこれらをポーラス化した材料が例示される。
【００５４】
（第２の実施例）
本実施例では、図２に示す通り、ＡｌＧａＮ電子供給層１３上（III族窒化物半導体層上）に形成される絶縁膜を、ＳｉＮ膜２１、ＳｉＯ2膜２２およびＳｉＮ膜２１がこの順で積層した３層構造としている。ゲート電極下の半導体の層構造はすでに述べた実施例と同様である。本実施例の構成では絶縁膜の最上層をＳｉＯ2膜２２でなくＳｉＮ膜２１としているため、この素子の製造工程においてレジストを安定的に形成しやすくなり、歩留まりが向上する。なお、この場合、絶縁膜の最上部に設ける絶縁膜についても、最下層に設けるＳｉＮ膜と同様、膜の信頼性の観点から１５０ｎｍ以下、より好ましくは１００ｎｍ以下の膜厚とする良く、さらには、できるだけ薄い膜とすることがより好ましい。
【００５５】
（第３の実施例）
図３は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に電界制御電極５およびショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＮ膜２１で覆われており、電界制御電極５の直下にはこのＳｉＮ膜２１が設けられている。
【００５６】
上記ＨＪＦＥＴは、以下のように形成される。まずＳｉＣからなる基板１０上に、例えば分子線エピタキシ成長法によって半導体を成長させる。このようにして形成した半導体層は、基板側から順に、アンドープＡｌＮからなるバッファ層１１（膜厚20nm）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、アンドープＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）である。
【００５７】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサを形成する。続いてＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。続いてプラズマＣＶＤ法等により、ＳｉＮ膜２１（膜厚１５０ｎｍ）を形成する。ＳｉＮ膜２１の一部をエッチング除去することによって露出したＡｌＧａＮ電子供給層１３上に例えばＮi／Ａｕなどの金属を蒸着してショットキー接触のゲート電極２を形成し、同時に電界制御電極５も形成する。このようにして図３に示したＨＪＦＥＴを作製する。
【００５８】
本実施例のトランジスタは、表面保護膜をＳｉＮ膜２１とする。ＳｉＮ膜２１は内部応力が大きいため、厚く形成することができず、膜厚が薄くなるほどコラプスの抑制効果は小さくなる。しかし、本実施例の構成では電界制御電極５をゲート電極２とドレイン電極３との間に設け、この電界制御電極５により表面電位を変調できるため、効果的にコラプスを抑制できる。さらに、この電界制御電極５をゲート電極２に対して独立して制御することで、さらに効果的にコラプスを抑制可能である。これは、例えば電界制御電極５を表面負電荷の発生を抑制するような電位に固定することで、電界制御電極５をゲート電極２と同電位として電位を変調する場合に比べて安定的にコラプスの抑制ができるためである。なお、例えば電界制御電極５をソース電極１と同電位としても良く、この場合、独立制御する場合よりデバイス構成を簡略化できる。また、本実施例の電界制御電極を独立に制御できる構成では、非特許文献２に記載のフィールドプレート電極に比べ表面保護膜の膜厚が薄くとも、利得が高く高周波特性に優れたトランジスタを実現できる。これは、フィールドプレート電極の場合、ゲート電極とフィールドプレート電極（ゲート電極を除いた部分）の電位が一緒に変化し、ゲート容量が変化することで利得の低下が起こる。一方、電界制御電極の場合、ゲートと独立して制御できるため、例えば同電位に固定した場合、ゲート電極の電位が変化しようが、ゲート容量は変化せず利得の低下を抑制することが可能となることによる。
【００５９】
図２９、図３０は、ゲート耐圧とコラプスの性能バランスを、本実施例に係るトランジスタと、従来のトランジスタとを比較した図である。ここで、Gr.1〜Gr.3の試作デバイスは、電界制御電極の有無および電界制御電極への電位のかけ方以外は同一である。
【００６０】
Ｇｒ．１
電界制御電極：有（電位は０Ｖに固定）
電界制御電極の寸法：０．５μｍ
ゲート電極と電界制御電極間距離：０．５μｍ
保護膜：ＳｉＮ膜の膜厚が１０，４０，６０，９０，１２０ｎｍのもの５点を評価した。
【００６１】
Ｇｒ．２
電界制御電極：なし
保護膜：ＳｉＮ膜１０、４０、６０、９０、１２０nmとしたデバイス５点を評価した。
【００６２】
Ｇｒ．３
電界制御電極：有（電位は０Ｖに固定）
電界制御電極の寸法：０．５μｍ
ゲート電極と電界制御電極間距離：１．０μｍ
保護膜：ＳｉＮ膜の膜厚が１０，４０，６０，９０，１２０ｎｍのもの５点を評価した。
【００６３】
図２９は上記Ｇｒ．１とＧｒ．２のデバイスの特性図、図３０は、Ｇｒ．３とＧｒ．２のデバイスの特性図である。本発明の構成のデバイスでは、高いゲート耐圧と、コラプスの抑制を両立できていることがわかる。また、特にコラプスは、電界制御電極の寸法が大きいほどその抑制効果が大きい。
【００６４】
ただ、電界制御電極の寸法は、0.3μｍ以上あれば、十分コラプス抑制の効果はあり、好ましくは、0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。電界制御電極の寸法は大きいほどコラプス抑制の効果は高いが、電界制御電極のドレイン電極側の端が、ゲート電極とドレイン電極の間隔（ゲート電極のドレイン電極側の端からドレイン電極のゲート電極側の端までの間隔）の７０％を超えると、ゲート耐圧が電界制御電極とドレイン電極の間の電界集中で決まるため、逆にゲート耐圧が低下する傾向がある。このため、好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【００６５】
図３１は利得とＳｉＮ膜の膜厚の関係である。図中には、非特許文献２に記載のフィールドプレート電極を有するトランジスタ（図１８）、電界制御電極を設けた本実施例の構成のトランジスタ（図３）、及び従来のゲート電極のみのトランジスタそれぞれについて、ＳｉＮ膜２１の膜厚を変えた際の利得の変化を示している。フィールドプレート電極の長さ（庇部分の長さ）は１μｍ、本実施例構成の電界制御電極の寸法を０．５μｍ、及び、ゲート電極と電界制御電極との間隔を０．５μｍとし、電界制御電極は０Ｖに固定した。図３１に示す通り、本実施例の構成のトランジスタではＳｉＮ膜２１の膜厚が５０ｎｍから２００ｎｍに渡り、利得の低下がフィールドプレート電極を有するトランジスタの場合に比べ顕著に抑制できることがわかる。このように、本実施例の構成のトランジスタは、高いゲート耐圧と、コラプスの抑制と、高利得をいずれも達成可能なトランジスタであると言える。
【００６６】
なお、本実施例の構成におけるＳｉＮ膜２１の膜厚は膜の信頼性の観点から１５０ｎｍ以下とすることが好ましい。さらに１００ｎｍ以下とするとより好ましい。また、膜厚が１０ｎｍより薄くなるとコラプスの抑制の効果が極端に小さくなるため、１０ｎｍ以上とすることが好ましい。
【００６７】
この実施例において、電界制御電極５の寸法（ゲート−ドレイン電極方向の寸法）は、0.3μｍ以上とすることが好ましい。さらに好ましくは0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【００６８】
（第４の実施例）
図４は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に電界制御電極５およびショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＯＮ膜２３で覆われており、電界制御電極５の直下にはこのＳｉＯＮ膜２３が設けられている。
【００６９】
上記ＨＪＦＥＴは、以下のように形成される。まずＳｉＣからなる基板１０上に、例えば分子線エピタキシ成長法によって半導体を成長させる。このようにして形成した半導体層は、基板側から順に、アンドープＡｌＮからなるバッファ層１１（膜厚20nm）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、アンドープＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）である。
【００７０】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサを形成する。続いてＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。続いてプラズマＣＶＤ法等により、ＳｉＯＮ膜２３（膜厚１５０ｎｍ）を形成する。ＳｉＯＮ膜２３の一部をエッチング除去することによって露出したＡｌＧａＮ電子供給層１３上に例えばＮi／Ａｕなどの金属を蒸着して、ショットキー接触のゲート電極２を形成し、同時に電界制御電極を形成する。このようにして図４に示したＨＪＦＥＴを作製する。
【００７１】
本実施例のトランジスタは、表面保護膜をＳｉＯＮ膜とする。ＳｉＯＮ膜は、ＳｉＮ膜に比べ、膜中に発生する内部応力が小さい。図２８は、プラズマＣＶＤ法によりＳｉＯＮ膜およびＳｉＮ膜を成膜した場合において、クラックの発生なしに成長可能な膜厚を調査した結果を示す図である。ここではＳｉＯＮの酸素組成比を変え、対応する成長可能膜厚を調べた。酸素の組成比を増加することによって成長可能膜厚が増大することがわかる。すなわち、本実施例によれば、電界制御電極下をＳｉＮ膜としたときに比べて絶縁膜を厚く形成することができ、電界制御電極下の容量低減により高周波利得を改善することができる。
【００７２】
ここで、酸素比率が大きすぎると、コラプスの改善効果が充分に得られなくなる。本発明者の検討によれば、コラプス改善の観点からは酸素比率を５０％以下とすることが好ましい。なお、コラプスおよび高周波利得の観点から、電界制御電極下のＳｉＯＮ膜は、２００ｎｍ以上の膜厚とすることが望ましい。２００ｎｍの成長可能膜厚に対応する酸素組成比は５％（モル基準）であることから、ＳｉＯＮ膜を用いる場合、５％以上の酸素組成比とすることが好ましい。
【００７３】
この実施例のＳｉＯＮ膜は、屈折率が１．６５以上２．０５以下の範囲にあることが好ましい。
【００７４】
この実施例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは、0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【００７５】
なお、上記例では保護膜をＳｉＯＮとした例を示したが、これに限らず、ＳｉＣＮ、ＳｉＯＣＮなどを用いても良い。
【００７６】
（第１の参考例）
図５は、この参考例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に電界制御電極５およびショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＯＣ膜２４で覆われており、電界制御電極５の直下にはこのＳｉＯＣ膜２４が設けられている。
【００７７】
上記ＨＪＦＥＴは、以下のように形成される。まずＳｉＣからなる基板１０上に、例えば分子線エピタキシ成長法によって半導体を成長させる。このようにして、基板側から順に、アンドープＡｌＮからなるバッファ層１１（膜厚２０ｎｍ）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、アンドープＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる。
【００７８】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサを形成する。続いてＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。続いてプラズマＣＶＤ法によりＳｉＯＣ膜２４（膜厚２００ｎｍ）を形成する。ＳｉＯＣ膜２４の一部をエッチング除去することによって露出したＡｌＧａＮ電子供給層１３上に例えばＮi／Ａｕなどの金属を蒸着して、ショットキー接触のゲート電極２を形成し、同時に電界制御電極５も形成する。このようにして図５に示したＨＪＦＥＴを作製する。
【００７９】
この参考例は、表面保護膜をＳｉＯＣ膜とした構造である。ＳｉＯＣ膜はＳｉＮ膜と比較してストレスが小さく、膜厚を厚くしてもＡｌＧａＮ層のピエゾ分極に影響を与えない。このため、膜によるコラプス抑制の効果はないが、電界制御電極による表面電荷の制御によりコラプスを抑制する。この実施例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましく、さらに好ましくは、0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【００８０】
この参考例では表面保護膜が比誘電率２．５程度のＳｉＯＣ膜の場合を示したが、他の低誘電率膜（比誘電率３．５以下）を用いることもできる。この場合、膜中に発生するストレス（内部応力）が小さい膜であることが好ましい。こうした材料として、ＳｉＯＣ（ＳｉＯＣＨとよばれる場合もある）、ＢＣＢ（ベンゾシクロブテン）、FSG(flouroSilicate glass:SiOF)、HSQ(hydrogen-Silsesquioxane)、MSQ(methyl-Silsesquioxane)、有機ポリマー、あるいはこれらをポーラス化した材料が例示される。このほか、アルミナ等を用いても良い。また臨界膜厚以下のＡｌＮを表面保護膜とすることにより、電界制御電極による効果に加えて、素子表面からの放熱を高める効果が得られる。これらの膜を組み合わせた多層膜構造においても同様の効果が得られる。
【００８１】
（第６の実施例）
本実施例は、保護膜の構造をゲート電極近傍では単層構造とし、ゲート電極から離れた領域では２層構造としている。ゲート電極下の半導体の層構造はすでに述べた実施例と同様であるので説明を省略する。
【００８２】
図６では、ゲート電極２と、ＳｉＮ膜２１とＳｉＯ２積層膜を離間して形成し、電界制御電極５の下部には、ＳｉＯ2膜２２単層の第一の領域と、この領域よりもドレイン側に位置する、ＳｉＮ膜２１上にＳｉＯ2膜２２が積層した第二の領域とが形成されている。本実施例の構成では、ゲート電極側に耐圧向上に有効なＳｉＯ２膜を設け、一方、ドレイン電極側にはコラプス抑制の効果のあるＳｉＮ膜を設けている。このため、ゲート耐圧向上とともにコラプスも抑制した電界効果トランジスタを実現できる。さらに、本発明の構成では、電界制御電極をゲート電極と独立して制御することが可能であるため、コラプスをより抑制するよう調整することが可能である。また、電界制御電極を所定電位に固定することで（例えばソース電極と同電位とすることで）利得の低下も抑制できる。 なお、本実施例での絶縁膜の構成では、ゲート電極側をＳｉＯ２膜、ドレイン電極側をＳｉＮ膜とＳｉＯ２膜の積層膜とする例を示したが、さらに、これら絶縁膜上にＳｉＮ膜を設けた構成としても良い。ＳｉＮ膜はＳｉＯ２膜よりレジストとの密着性に優れており、製造工程において歩留まり良くトランジスタを製造できる利点がある。
【００８３】
以下、本実施例に係るＨＪＦＥＴの製造方法について図２４〜２７を参照して説明する。まずＳｉＣからなる基板１０上に、例えば分子線エピタキシ(Molecular Beam Epitaxy:MBE)成長法によって半導体を成長させる。これにより、基板側から順に、アンドープＡｌＮからなるバッファ層１１（膜厚20nm）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、アンドープＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）が積層した半導体層構造を得る（図２４（ａ））。
【００８４】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いてＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る（図２４（ｂ））。続いてプラズマＣＶＤ法等により、ＳｉＮ膜２１（膜厚５０ｎｍ）を形成する（図２５（ｃ））。つづいてＳｉＮ膜２１の一部をエッチング除去することによってＡｌＧａＮ電子供給層１３の露出する開口部を設ける（図２５（ｄ））。この開口部を埋めるように基板全面に、常圧ＣＶＤ法等により、ＳｉＯ2膜２２（膜厚１５０ｎｍ）を形成する（図２６（ｅ））。次にＳｉＯ2膜２２の一部をエッチング除去することによってＡｌＧａＮ電子供給層１３の露出する開口部を設ける（図２６（ｆ））その後、露出したＡｌＧａＮ電子供給層１３上に、フォトレジスト３０を用いてＮi／Ａｕなどのゲート金属３１を蒸着して、ショットキー接触のゲート電極２と、電界制御電極５を同時に形成する（図２７（ｇ）、（ｈ））。このようにして図４に示したＨＪＦＥＴを作製する。以上の手順により、図４に示すトランジスタを安定的に製造することが可能である。なお、上記例ではゲート電極２と電界制御電極５を同時に形成する例を示したが、別々の工程（フォトレジスト３０を各電極を形成する毎に設けて各々の電極を別々に形成する）により形成しても良い。この場合、ゲート電極２、電界制御電極５をより制御性良く形成でき、例えば両電極の間隔を非常に狭く形成することが可能となる。
【００８５】
（第７の実施例）
図７は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に、電子供給層１３とショットキー性接触がとられたゲート電極２が設けられている。また、このゲート電極２とドレイン電極３との間には絶縁膜が設けられており、この絶縁膜上に電界制御電極５が設けられている。さらに、この絶縁膜は、ゲート電極側がＳｉＯ２膜であり、ドレイン電極側がＳｉＮ膜で構成されている。
【００８６】
本実施例では、絶縁膜の構成が、ゲート電極側では耐圧向上に有効なＳｉＯ２膜とし、ドレイン電極側ではコラプス抑制に有効なＳｉＮ膜としている。また、コラプスの抑制は電界制御電極によっても可能であり、特に、電界制御電極をゲート電極と独立に制御することでより一層のコラプス抑制を図れる。また、電界制御電極を所定電位に固定することで利得の低下も有効に抑制できる。このため、本実施例の構成では、ゲート耐圧が高く、かつコラプスの影響が低く、かつ高周波特性に優れた電界効果トランジスタを実現できる。なお、本実施例の構成では、ゲート電極側にＳｉＯ２膜を設けたがゲート耐圧向上に有効な膜であれば良く、好ましくはＮを含まない絶縁膜であれば良い。また、ドレイン電極側にはＳｉＮを設けたが、ＳｉＯＮ膜などを設けても良い。この場合、ＳｉＮに比べ膜厚を厚く形成でき、利得の向上に有効である。
【００８７】
（第８の実施例）
本実施例は、ワイドリセス構造を採用したＨＪＦＥＴの例である。以下、図８を参照して説明する。
【００８８】
このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。ソース電極１およびドレイン電極３は、それぞれＧａＮコンタクト層１４の上に形成されている。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にコンタクト層１４があり、コンタクト層に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のコンタクト層を一部除去し、露出したＡｌＧａＮ電子供給層１３に接して、ショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＮ膜２１で覆われており、さらにその上層にはＳｉＯ2膜２２が設けられている。さらに、そのＳｉＯ２２２膜上には、電界制御電極５がゲート電極２とドレイン電極３との間に設けられている。
【００８９】
この実施例は第１の実施例にコンタクト層を追加した構成であり、第１の実施例で述べた効果にくわえ、さらにコンタクト抵抗が低減できる。
【００９０】
また、ワイドリセス構造の採用により、ゲート電極２ドレイン側端部の電界分布が変化するため、電界制御電極５の機能とあわせ、より優れた電界緩和効果が得られる。
【００９１】
この実施例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは0.5μｍ以上とする。また、電界制御電極の端は、コンタクト層とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とコンタクト層の間隔の７０％以下とする。
【００９２】
なお、本実施例では電子供給層１３上に設ける絶縁膜をＳｉＮ膜２１とＳｉＯ２膜２２の積層膜の例を示したが、前述の実施例２や実施例６に記載したように、絶縁膜の構成を３層構成としたり、ゲート電極側とドレイン電極側とで、膜の構成を変えた構成とした場合においても同様の効果を有する。
【００９３】
（第９の実施例）
本実施例は、ワイドリセス構造を採用したＨＪＦＥＴの例である。以下、図９を参照して説明する。
【００９４】
このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。ソース電極１およびドレイン電極３は、それぞれＧａＮコンタクト層１４の上に形成されている。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にコンタクト層１４があり、コンタクト層に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のコンタクト層を一部除去し、露出したＡｌＧａＮ電子供給層１３に接してショットキー性接触がとられたゲート電極２が設けられている。素子表面はＳｉＯＮ膜２３で覆われており、このＳｉＯＮ膜２３上には電界制御電極５がゲート電極２とドレイン電極３の間に設けられている。
【００９５】
この実施例は第４の実施例にコンタクト層を追加した構成であり、第４の実施例で述べた効果にくわえ、さらにコンタクト抵抗が低減できる。
【００９６】
また、ワイドリセス構造の採用により、ゲート電極２ドレイン側端部の電界分布が変化するため、電界制御電極５の機能とあわせ、より優れた電界緩和効果が得られる。
【００９７】
この実施例のＳｉＯＮ膜は、屈折率が１．６５以上２．０５以下の範囲にあることが好ましい。
【００９８】
この実施例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは0.5μｍ以上とする。また、電界制御電極の端は、コンタクト層とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とコンタクト層の間隔の７０％以下とする。
【００９９】
なお、本実施例では絶縁膜の構成をＳｉＯＮ膜２３としたが、実施例３に記載のように、ＳｉＮ膜としても良い。この場合、ＳｉＯＮ膜の場合より、膜厚を薄く制御する必要があり、好ましくは１５０ｎｍ以下とする必要がある。また、実施例７記載のように、絶縁膜をゲート電極側とドレイン電極側で構成の異なる絶縁膜を設けた構成としても良い。
【０１００】
（第２の参考例）
この参考例は第１の参考例にコンタクト層１４を追加した構成であり、第１の参考例で述べた効果にくわえ、さらにコンタクト抵抗が低減できる。以下、図１０を参照して説明する。
【０１０１】
また、ワイドリセス構造の採用により、ゲート電極２ドレイン側端部の電界分布が変化するため、電界制御電極５の機能とあわせ、より優れた電界緩和効果が得られる。
【０１０２】
この参考例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは0.5μｍ以上とする。また、電界制御電極の端は、コンタクト層とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とコンタクト層の間隔の７０％以下とする。
【０１０３】
（第１１の実施例）
図１１はこの実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されており、その上にＧａＮキャップ層１５が形成されている。このＧａＮキャップ層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に電界制御電極５を有し、ショットキー接触がとられたゲート電極２が設けられている。ＧａＮキャップ層１５の表面はＳｉＮ膜２１で覆われており、さらにその上層にはＳｉＯ2膜２２が設けられている。電界制御電極５の直下にはこのＳｉＮ膜２１およびＳｉＯ2膜２２が設けられている。
【０１０４】
この実施例は、第１の実施例で半導体の最上部にＧａＮキャップ層を追加した構成であり、実効的なショットキー高さを高くすることによりさらに高いゲート耐圧が実現できる。すなわち、電界制御電極、電界制御電極直下の積層膜および本実施例によるＧａＮキャップ層の相乗作用により、優れたゲート耐圧が得られる。
【０１０５】
この実施例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは、0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【０１０６】
なお、本実施例では電子供給層１３上に設ける絶縁膜をＳｉＮ膜２１とＳｉＯ２膜２２の積層膜の例を示したが、前述の実施例２や実施例６に記載したように、絶縁膜の構成を３層構成としたり、ゲート電極側とドレイン電極側とで、絶縁膜の構成を変えた構成とした場合においても同様の効果を有する。
【０１０７】
（第１２の実施例）
図１２はこの実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、図１１と同様、ＡｌＧａＮ電子供給層１３の上にＧａＮキャップ層１５が形成されている。このＧａＮキャップ層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に電界制御電極５を有し、ショットキー接触がとられたゲート電極２が設けられている。ＧａＮキャップ層１５の表面はＳｉＯＮ膜２３で覆われており、電界制御電極５の直下にはこのＳｉＯＮ膜２３が設けられている。
【０１０８】
この実施例は、第４の実施例で半導体の最上部にＧａＮキャップ層を追加した構成であり、実効的なショットキー高さを高くすることによりさらに高いゲート耐圧が実現できる。すなわち、電界制御電極、電界制御電極直下の積層膜および本実施例によるＧａＮキャップ層の相乗作用により、優れたゲート耐圧が得られる。
【０１０９】
この実施例のＳｉＯＮ膜は、屈折率が１．６５以上２．０５以下の範囲にあることが好ましい。
【０１１０】
この実施例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【０１１１】
なお、本実施例では絶縁膜の構成をＳｉＯＮ膜２３としたが、実施例３に記載のように、ＳｉＮ膜としても良い。この場合、ＳｉＯＮ膜の場合より、膜厚を薄く制御する必要があり、好ましくは１５０ｎｍ以下とする必要がある。また、実施例７記載のように、絶縁膜をゲート電極側とドレイン電極側とで絶縁膜の構成が異なる構成としても上記キャップ層を設ける効果は同様である。
【０１１２】
（第３の参考例）
図１３はこの参考例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されており、その上にＧａＮキャップ層１５が形成されている。このＧａＮキャップ層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に電界制御電極５を有し、ショットキー接触がとられたゲート電極２が設けられている。ＧａＮキャップ層１５の表面はＳｉＯＣ膜２４で覆われており、電界制御電極５の直下にはこのＳｉＯＣ膜２４が設けられている。
【０１１３】
この参考例は、第１の参考例で半導体の最上部にＧａＮキャップ層を追加した構成であり、実効的なショットキー高さを高くすることによりさらに高いゲート耐圧が実現できる。すなわち、電界制御電極、電界制御電極直下の積層膜および本実施例によるＧａＮキャップ層の相乗作用により、優れたゲート耐圧が得られる。
【０１１４】
この参考例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【０１１５】
（第１４の実施例）
図１４はこの実施例のＨＪＦＥＴの断面構造を示す。この実施例は、第８の実施例のコンタクト層をアンドープＡｌＧａＮとし、電界制御電極をコンタクト層とオーバーラップさせた構造に関するものである。
【０１１６】
このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にアンドープＡｌＧａＮ層１６があり、アンドープＡｌＧａＮ層１６に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のアンドープＡｌＧａＮ層を一部除去し、露出したＡｌＧａＮ電子供給層１３に接してショットキー性接触がとられたゲート電極２が設けられている。素子表面はＳｉＮ膜２１で覆われており、さらにその上層にはＳｉＯ2膜２２が設けられている。さらにこのＳｉＯ２膜上には電界制御電極５が設けられている。なお、図示したように、この電界制御電極５はアンドープＡｌＧａＮ層１６にオーバーラップする構成としても良い。
【０１１７】
この実施例においては、コンタクト層がアンドープのＡｌＧａＮ層であるため、電界制御電極とコンタクト層の間での電界集中は緩やかである。このため電界制御電極がコンタクト層にオーバーラップしてもゲート耐圧は低下しない。これにより、電界制御電極がＡｌＧａＮ電子供給層表面の大部分の表面電荷を制御できるため、コラプスをより効果的に抑制する効果がある。
【０１１８】
また、この実施例ではアンドープＡｌＧａＮ層１６をコンタクト層としているため、ドレイン電極近傍の電界集中を抑制できるという効果も得られる。電界制御電極５をドレイン側に伸長した場合、ゲート電極２近傍の電界集中が緩和される一方、ドレイン電極３の近傍における電界集中の問題が顕在化する。本実施例の構成によれば、ドレイン電極３と電子供給層１３との間にアンドープＡｌＧａＮ層１６が介在するため、こうしたドレイン電極３の近傍における電界集中を効果的に緩和することができる。
【０１１９】
（第１５の実施例）
この実施例は、第９の実施例のコンタクト層をアンドープＡｌＧａＮとし、電界制御電極をコンタクト層とオーバーラップさせた構造に関するものである。
【０１２０】
図１５は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にアンドープＡｌＧａＮ層１６があり、アンドープＡｌＧａＮ層１６に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のアンドープＡｌＧａＮ層を一部除去し、露出したＡｌＧａＮ電子供給層１３に接してショットキー性接触がとられたゲート電極２が設けられている。素子表面はＳｉＯＮ膜２３で覆われており、このＳｉＯＮ膜２３上に電界制御電極５がゲート電極２とドレイン電極３との間設けられている。なお、この電界制御電極５はアンドープＡｌＧａＮ層１６にオーバーラップする構成としても良い。
【０１２１】
この実施例においては、コンタクト層がアンドープのＡｌＧａＮ層であるため、電界制御電極とコンタクト層の間での電界集中は緩やかである。このため電界制御電極がコンタクト層にオーバーラップしてもゲート耐圧は低下しない。これにより、電界制御電極がＡｌＧａＮ電子供給層表面の大部分の表面電荷を制御できるため、コラプスをより効果的に抑制することができる。
【０１２２】
また、この実施例ではアンドープＡｌＧａＮ層１６をコンタクト層としているため、ドレイン電極近傍の電界集中を抑制できるという効果も得られる。電界制御電極５をドレイン側に伸長した場合、ゲート電極２近傍の電界集中が緩和される一方、ドレイン電極３の近傍における電界集中の問題が顕在化する。本実施例の構成によれば、ドレイン電極３と電子供給層１３との間にアンドープＡｌＧａＮ層１６が介在するため、こうしたドレイン電極３の近傍における電界集中を効果的に緩和することができる。
【０１２３】
（第４の参考例）
この参考例は、第２の参考例のコンタクト層をアンドープＡｌＧａＮとし、電界制御電極をコンタクト層とオーバーラップさせた構造に関するものである。
【０１２４】
図１６は、この参考例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にアンドープＡｌＧａＮ層１６があり、アンドープＡｌＧａＮ層１６に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のアンドープＡｌＧａＮ層を一部除去し、露出したＡｌＧａＮ電子供給層１３に接してショットキー性接触がとられたゲート電極２が設けられている。素子表面はＳｉＯＣ膜２４で覆われており、このＳｉＯＣ膜上に電界制御電極５が設けられている。なお、この電界制御電極５はアンドープＡｌＧａＮ層１６にオーバーラップする構成としても良い。
【０１２５】
この参考例においては、コンタクト層がアンドープのＡｌＧａＮ層であるため、電界制御電極とコンタクト層の間での電界集中は緩やかである。このため電界制御電極がコンタクト層にオーバーラップしてもゲート耐圧は低下しない。これにより、電界制御電極がＡｌＧａＮ電子供給層表面の大部分の表面電荷を制御できるため、コラプスをより効果的に抑制することができる。
【０１２６】
また、この参考例ではアンドープＡｌＧａＮ層１６をコンタクト層としているため、ドレイン電極近傍の電界集中を抑制できるという効果も得られる。電界制御電極５をドレイン側に伸長した場合、ゲート電極２近傍の電界集中が緩和される一方、ドレイン電極３の近傍における電界集中の問題が顕在化する。本実施例の構成によれば、ドレイン電極３と電子供給層１３との間にアンドープＡｌＧａＮ層１６が介在するため、こうしたドレイン電極３の近傍における電界集中を効果的に緩和することができる。
【０１２７】
以上述べた実施例１４〜１５、第４の参考例において、アンドープＡｌＧａＮ層１６およびＡｌＧａＮ電子供給層１３のアルミ組成の大小は任意である。これらのアルミ組成が等しい場合、両者は同じ材料から構成されることになるので、低い抵抗が得られる。また、アンドープＡｌＧａＮ層１６を、その下のＡｌＧａＮ電子供給層１３よりも高アルミ組成とすればピエゾ効果により両者の界面にキャリアが発生し、これにより低抵抗化を図ることができる。
【０１２８】
以上、本発明を実施例をもとに説明した。これらの実施例は例示であり、各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【０１２９】
たとえば、上記実施例では、基板材料としてＳｉＣを用いた例について説明したが、サファイア等の他の異種材料基板や、ＧａＮ、ＡｌＧａＮ等のIII族窒化物半導体基板等を用いても良い。
【０１３０】
また、ゲート下の半導体層の構造は、例示したものに限られず種々の態様が可能である。たとえばＧａＮチャネル層１２の上部だけでなく下部にもＡｌＧａＮ電子供給層１３を併設した構造とすることも可能である。
【０１３１】
また、低誘電率膜は、実施例で例示したものに限られず、様々な材料を用いることができる。
【０１３２】
上述した各実施例において、ゲート電極２の下部を一部、ＡｌＧａＮ電子供給層１３に埋め込んだ、いわゆるゲートリセス構造を採用することができる。これにより、電界制御電極の作用と相俟って優れたゲート耐圧が得られる。
【０１３３】
【発明の効果】
以上説明したように、本発明の電界効果トランジスタは、コラプスの抑制と高いゲート耐圧を同時に実現できる。これにより、高電圧の大信号動作時の出力特性が大幅に改善する。
【図面の簡単な説明】
【図１】 実施例に係るトランジスタの構造を示す図である。
【図２】 実施例に係るトランジスタの構造を示す図である。
【図３】 実施例に係るトランジスタの構造を示す図である。
【図４】 実施例に係るトランジスタの構造を示す図である。
【図５】 参考例に係るトランジスタの構造を示す図である。
【図６】 実施例に係るトランジスタの構造を示す図である。
【図７】 実施例に係るトランジスタの構造を示す図である。
【図８】 実施例に係るトランジスタの構造を示す図である。
【図９】 実施例に係るトランジスタの構造を示す図である。
【図１０】 参考例に係るトランジスタの構造を示す図である。
【図１１】 実施例に係るトランジスタの構造を示す図である。
【図１２】 実施例に係るトランジスタの構造を示す図である。
【図１３】 参考例に係るトランジスタの構造を示す図である。
【図１４】 実施例に係るトランジスタの構造を示す図である。
【図１５】 実施例に係るトランジスタの構造を示す図である。
【図１６】 参考例に係るトランジスタの構造を示す図である。
【図１７】 従来のトランジスタの構造を示す図である。
【図１８】 従来のトランジスタの構造を示す図である。
【図１９】 ゲート耐圧とコラプスのトレードオフを説明するための図である。
【図２０】 ゲート耐圧とコラプスのトレードオフを説明するための図である。
【図２１】 実施例に係るトランジスタの製造方法を説明する図である。
【図２２】 実施例に係るトランジスタの製造方法を説明する図である。
【図２３】 実施例に係るトランジスタの製造方法を説明する図である。
【図２４】 実施例に係るトランジスタの製造方法を説明する図である。
【図２５】 実施例に係るトランジスタの製造方法を説明する図である。
【図２６】 実施例に係るトランジスタの製造方法を説明する図である。
【図２７】 実施例に係るトランジスタの製造方法を説明する図である。
【図２８】 ＳｉＯＮの成膜可能膜厚を説明する図である。
【図２９】 ゲート耐圧とコラプス電流変化の関係を示す図である。
【図３０】 ゲート耐圧とコラプス電流変化の関係を示す図である。
【図３１】 絶縁膜の厚みと利得の関係を示す図である。
【符号の説明】
１ ソース電極
２ ゲート電極
３ ドレイン電極
５ 電界制御電極
１０ 基板
１１ バッファ層
１２ ＧａＮチャネル層
１３ ＡｌＧａＮ電子供給層
１４ ＧａＮコンタクト層
１５ ＧａＮキャップ層
１６ アンドープＡｌＧａＮ層
２１ ＳｉＮ膜
２２ ＳｉＯ２膜
２３ ＳｉＯＮ膜
２４ ＳｉＯＣ膜
３０ フォトレジスト
３１ ゲート金属
１０１ ソース電極
１０２ ゲート電極
１０３ ドレイン電極
１１０ サファイア基板
１１１ バッファ層
１１２ チャネル層
１１３ 電子供給層
１２１ シリコン窒化膜
【発明の属する技術分野】
本発明は、III族窒化物半導体を用いた電界効果トランジスタに関するものである。
【０００２】
【従来の技術】
ＧａＮをはじめとするIII族窒化物半導体は、バンドギャップが大きく、絶縁破壊電界が高く、電子の飽和ドリフト速度が大きい上、ヘテロ接合による二次元キャリアガスの利用が可能であるため、高温動作、高速スイッチング動作、大電力動作等の点で優れる電子素子を実現する材料として期待を集めている。
【０００３】
こうしたIII族窒化物半導体を用いたトランジスタでは、基板表面に大きな負電荷が発生し、トランジスタ性能に大きな影響を与える。以下、この点について説明する。
【０００４】
アンドープＧａＮの上にＡｌＧａＮを成長すると、自発分極とピエゾ分極との両作用によりヘテロ界面に正の固定電荷が発生する。このときＡｌＧａＮ表面には負の分極電荷が発生する。分極電荷濃度はＡｌＧａＮの組成によって変化するが、ＡｌＧａＮ／ＧａＮヘテロ構造では、１×１０１３／cm2オーダーの極めて大きなシート電子濃度が発生する。この現象は、例えば、非特許文献１において詳しく解説されている。このヘテロ構造にオーミック電極を形成し電極間に電界を印加すると、１×１０１３／cm2オーダーの高電子濃度の電荷輸送に基づく電流が流れる。このように、III族窒化物半導体素子では、不純物のドーピングにより発生したキャリアにより駆動するＧａＡｓ系半導体ＦＥＴとは異なり、自発分極とピエゾ分極との両作用により発生する高濃度のキャリアによって動作する。
【０００５】
このような機構により動作するIII族窒化物半導体トランジスタにおいては、利得を良好にしつつ耐圧をあげることが要望される。耐圧を改良する方法として、従来、以下の技術が知られている。
【０００６】
非特許文献２には、ゲート電極のドレイン側にひさし状のフィールドプレートを設け、この下にＳｉＮ膜を配置した構成が記載されている。図１８に、このＨＪＦＥＴの概略構造を示す。このＨＪＦＥＴは、ＳｉＣ基板１１０上に形成される。基板１１０上には半導体層からなるバッファ層１１１が形成されている。このバッファ層１１１上にＧａＮチャネル層１１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１０１およびドレイン電極１０３があり、その間にフィールドプレート１０５およびショットキー性接触がとられたゲート電極１０２がある。電子供給層１１３の表面はＳｉＮ膜１２１で覆われており、フィールドプレート部１０５の直下にはこのＳｉＮ膜１２１が配置されている。同文献によれば、こうした構成を採用することによりゲート耐圧が改善されると記載されている。
【０００７】
特許文献１には、ＧａＡｓ系半導体素子において、ゲート電極とドレイン電極との間に電界制御電極を設ける技術が開示されている。同文献には、こうした電界制御電極を設けることにより、ゲート電極のドレイン側端部における電界集中が緩和され、素子性能が向上することが記載されている。
【０００８】
こうした技術は、トランジスタの耐圧を向上させる点では効果的であるが、ヘテロ接合を含むIII族窒化物半導体素子の設計にあっては、このような改善のみでは必ずしも充分とはいえない。III族窒化物半導体素子においては、ヘテロ接合部でキャリアガスが発生するのにともない半導体層構造表面に負電荷が誘起され、これがトランジスタの諸特性に大きな影響を及ぼすことから、耐圧の向上等も、表面負電荷の制御技術と一体に検討されなければならないからである。以下、この点について説明する。
【０００９】
ヘテロ接合を含むIII族窒化物半導体の積層構造では、ピエゾ分極等によりチャネル層に大きな電荷が発生する一方、ＡｌＧａＮ等の半導体層表面に負電荷が発生することが知られている（非特許文献１）。こうした負電荷は、ドレイン電流に直接作用し、素子性能に強い影響を及ぼす。具体的には、表面に大きな負電荷が発生すると交流動作時の最大ドレイン電流が直流時に比べて劣化する。この現象を以下、コラプスと称する。コラプスはIII族窒化物半導体を用いた素子に顕著に発生し、ＧａＡｓ系半導体素子では顕在化していなかった。ＡｌＧａＡｓ／ＧａＡｓ系ヘテロ接合では分極電荷の発生は極めて小さいためである。
【００１０】
こうした問題に対し、従来、ＳｉＮからなる表面保護膜を形成することで対応がなされていた。ＳｉＮを設けない構造では高電圧印加時に充分な電流が得られず、ＧａＮ系半導体材料を用いるメリットを得ることが困難である。こうした事情を踏まえ、III族窒化物半導体ＦＥＴの分野では、表面にＳｉＮ膜を設けることが必須であるという共通認識があり、技術常識となっていた。以下、こうした従来のトランジスタの一例について説明する。
【００１１】
図１７は、従来技術によるヘテロ接合電界効果トランジスタ（Hetero-Junction Field Effect TranSistor；以下ＨＪＦＥＴという）の断面構造図である。このような従来技術のＨＪＦＥＴは、例えば非特許文献３に報告されている。このＨＪＦＥＴは、サファイア基板109の上にＡｌＮからなるバッファ層111、ＧａＮチャネル層112およびＡｌＧａＮ電子供給層113がこの順で積層されている。その上にソース電極101とドレイン電極103が形成されており、これらの電極はＡｌＧａＮ電子供給層113にオーム性接触している。また、ソース電極101とドレイン電極103の間にゲート電極102が形成され、このゲート電極はＡｌＧａＮ電子供給層113にショットキー性接触している。最上層には表面保護膜としてＳｉＮ膜121が形成されている。
【００１２】
【非特許文献１】
U.K.Mishra, P.Parikh, and Yi-Feng Wu, "AlGaN/GaN HEMTs -An overview of device operation and applications," Proc. IEEE, vol.90, No.6, pp.1022-1031, 2002.
【非特許文献２】
２００１年エレクトロニクス・レターズ（Electronics Letters vol.37 p.196-197)、Ｌｉ等
【非特許文献３】
２００１年インターナショナル・エレクトロン・デバイス・ミーティング・ダイジェスト(IEDM01-381〜384）、安藤（Y.Ando）
【特許文献１】
特開２０００−３９１９号公報
【００１３】
【発明が解決しようとする課題】
ところが、こうしたＳｉＮを設けた構成では、コラプスが改善する代わりにゲート耐圧が低下する。すなわち、コラプス量とゲート耐圧の間にトレードオフが存在し、その制御が非常に困難となる。図１９は、電界制御電極を設けない図１７の構造を有するＨＪＦＥＴを試作し、表面保護膜ＳｉＮの厚さとコラプス量およびゲート耐圧の関係を評価した結果を示す。図中、丸印がコラプス、三角印がゲート耐圧に対応する。
【００１４】
このようにコラプスが顕著な素子の表面にＳｉＮ膜を形成すると、コラプス量を減らすことができる。図１９を参照して、ＳｉＮ膜がない場合（膜厚０ｎｍ）では６０％以上のコラプス量であるが、ＳｉＮ膜厚１００ｎｍとした場合、コラプス量は１０％以下に抑制できる。このようにコラプスを充分に低減するためには、ＳｉＮ膜の厚みを一定程度厚くすることが必要となる。しかしながら、ＳｉＮ膜を厚くした場合、表面負電荷が打ち消され、ゲート−ドレイン間の電界集中が顕著になり、ゲート耐圧が低下する。すなわち、コラプスとゲート耐圧の間にトレードオフが存在する。
くわえて、コラプスを充分に低減するためにＳｉＮ膜を厚くした場合、電界制御電極直下絶縁膜の膜質経時劣化により信頼性が低下する。すなわち、コラプスと信頼性に関してもトレードオフが存在する。
【００１５】
以上のように、ＳｉＮ膜を保護膜とするＧａＮ系ＨＪＦＥＴでは、こうした複数のトレードオフが存在し、それぞれＳｉＮ膜の厚さの違いによってそのバランスが定まる。これは、ヘテロ界面を持つIII族窒化物半導体素子に特有の表面負電荷に起因する事情であり、III族窒化物半導体素子の設計にあたっては、こうした表面負電荷の取扱いに充分に配慮する必要がある。
【００１６】
なお、ＳｉＮ膜に代え、ＳｉＯ２膜を保護膜とする場合、コラプスとゲート耐圧の関係は図２０のようになる（この場合も図１７に示す構成のもので、電界制御電極を設けない構成の場合である）。この場合、膜厚依存性は現れないが、ＳｉＮ膜を用いた場合と同様、コラプスとゲート耐圧を両立させることは困難である。
【００１７】
このように、ＧａＮをはじめとするIII族窒化物半導体からなるＨＪＦＥＴに特有の事情から、かかる素子の性能向上を検討するにあたっては、ＧａＡｓ系半導体素子の設計とは異なる観点からの検討が必要となる。
【００１８】
本発明は上記事情に鑑みなされたものであって、その目的とするところは、コラプスおよびゲート耐圧のバランスに優れたトランジスタを提供することにある。また本発明の別の目的は、コラプスおよびゲート耐圧の性能のバランスにくわえ、さらに、信頼性および高周波特性の優れるトランジスタを提供することにある。
【００１９】
【課題を解決するための手段】
ＡｌＧａＮ表面に発生する負の分極電荷は、その上に堆積する保護膜（パッシベーション膜）の電気的性質によってそのＦＥＴ特性に大きな影響を与える。一般に表面に大きな負の固定電荷が存在すると、大きなゲート耐圧が得られるが、交流動作時の最大ドレイン電流が直流時に比べて劣化する傾向が見られる。一方、表面の負電荷量が小さいと、逆にゲート耐圧は小さいが交流動作時の最大ドレイン電流の劣化も少ない。ＦＥＴの動作は、一般にこのトレードオフ関係に支配されるが、ＡｌＧａＮ／ＧａＮヘテロ構造では、表面に１×１０１３／cm2オーダーの負電荷が発生するため、表面パッシベーションの品質により、前述のトレードオフ関係が極めて顕著に現れる。耐圧の値が、表面パッシベーションの状態の違いにより１桁以上変化することも珍しくない。このように大きな変化は、ＧａＡｓ系ＦＥＴでは見られない現象である。逆にいえば、ＧａＮ系ＦＥＴは表面状態に極めて敏感なデバイスであり、その電気特性において高い性能を高歩留まりで安定的に得るためには、表面パッシベーション膜の制御に細心の注意を払う必要がある。
【００２０】
本発明者は、こうした観点から検討を進め、電界制御電極を備える素子電極構造にするとともに、電界制御電極下の保護膜を特定の材料、特定の構造、とすることにより、これらの相乗作用により前記したトレードオフにおける性能のバランスを有効に改善できることを見いだした。さらに本発明の構成では電界制御電極を独立制御できるため、コラプスを有効に低減でき、さらに、利得の低下も抑制できるという非常に優れたトランジスタを実現できることを見いだした。本発明は、こうした新規な知見に基づきなされたものである。
【００２１】
以下、本発明の構成について説明する。
【００２２】
本発明によれば、ヘテロ接合を含むIII族窒化物半導体層構造と、該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、を備え、前記ゲート電極と前記ドレイン電極との間の領域において、前記III族窒化物半導体層構造の上部に絶縁膜を介して電界制御電極が形成され、前記絶縁膜が、シリコンおよび窒素を構成元素として含む第一の絶縁膜と、前記第一の絶縁膜よりも低い比誘電率を有する第二の絶縁膜とを含む積層膜であり、前記第一の絶縁膜は前記III族窒化物半導体層構造の表面に接して形成され、前記第二の絶縁膜が前記第一の絶縁膜上に積層され、前記半導体層構造の前記ヘテロ接合は、Ｉｎ ｘ Ｇａ １−ｘ Ｎ（０≦ｘ≦１）からなるチャネル層およびＡｌ ｙ Ｇａ １−ｙ Ｎ（０<ｙ≦１）からなる電子供給層で構成されることを特徴とする電界効果トランジスタが提供される。
【００２３】
本発明によれば、電界制御電極を備えるとともに、この電界制御電極と半導体層構造の表面との間に、上記構成の積層膜が形成された構成を有している。このため、これらの相乗作用により、コラプスおよびゲート耐圧のバランスが顕著に改善される。また、製造プロセス上等のばらつきにより表面状態が変動した場合でも、こうした良好な性能を安定して実現することができる。
【００２４】
また、本発明は、表面負電荷の影響を低減するための第一の絶縁膜を設けつつ、電界制御電極直下の容量を低減するための第二の絶縁膜を設けている。すなわち、第一の絶縁膜の作用により表面負電荷の影響が低減される一方、第一の絶縁膜よりも低い比誘電率を有する第二の絶縁膜、たとえば、窒素を含有しない膜によりゲート耐圧が向上する。さらに、電界制御電極下の領域における絶縁膜の膜質経時劣化および容量の増大を有効に抑制することができ、信頼性および高周波利得に優れるトランジスタが得られる。
【００２５】
ここで、前記第一の絶縁膜は前記III族窒化物半導体層構造の表面に接して形成され、前記第二の絶縁膜が前記第一の絶縁膜上に積層された構成である。こうすることによりコラプスの改善がより顕著となる。第一の絶縁膜は、好ましくは１５０ｎｍ以下、より好ましくは１００ｎｍ以下とする。こうすることによって、電界制御電極下の容量を確実に低減でき、高周波利得が向上する。
【００２６】
本発明において、第二の絶縁膜の比誘電率を３．５以下としてもよい。こうすることによって、電界制御電極下の容量を低減でき、さらに利得が向上する。
【００２７】
また本発明において、第二の絶縁膜上に、シリコンおよび窒素を構成元素として含む第三の絶縁膜をさらに備えた構成としてもよい。絶縁膜の最上層をシリコンおよび窒素を構成元素として含む化合物により構成することにより、この素子の製造工程においてレジストを安定的に形成しやすくなる等の利点が得られる。この結果、上記のように性能が改善されたトランジスタを製造する際の歩留まりを向上させることができる。
【００２８】
また本発明において、第一および第二の絶縁膜を含む積層膜からなる前記絶縁膜が、前記ゲート電極から離間して設けられ、この離間部分に前記第二の絶縁膜が設けられている構成とすることができる。こうすることにより、コラプスおよびゲート耐圧の性能バランスをより顕著に改善することができる。
【００２９】
さらに本発明によれば、ヘテロ接合を含むIII族窒化物半導体層構造と、該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極とを備え、前記ゲート電極と前記ドレイン電極との間の領域において、前記III族窒化物半導体層構造の上部に絶縁膜を介して電界制御電極が形成され、前記絶縁膜は前記III族窒化物半導体層構造の表面に接して形成されるとともに、シリコンおよび窒素を構成元素として含み、前記半導体層構造の前記ヘテロ接合は、Ｉｎ ｘ Ｇａ １−ｘ Ｎ（０≦ｘ≦１）からなるチャネル層およびＡｌ ｙ Ｇａ １−ｙ Ｎ（０<ｙ≦１）からなる電子供給層で構成されることを特徴とする電界効果トランジスタが提供される。
【００３１】
本発明によれば、電界制御電極とその下の絶縁膜との相乗作用により、コラプスおよびゲート耐圧のバランスが顕著に改善される。
【００３２】
上記化合物は、さらに酸素や炭素等を構成元素として含んでいても良い。こうすれば、絶縁膜の材料が、シリコン、窒素にくわえ、酸素や炭素を構成元素として含むこととなるため、ＳｉＮ等に比べ膜中の内部応力が顕著に低減される。このため、比較的良好なコラプスおよびゲート耐圧を実現しつつ、電界制御電極直下の領域に位置する絶縁膜の膜質劣化を有効に抑制することができる。また、ＳｉＮに比べて比誘電率が低くなるため、電界制御電極下の領域に発生する容量を低減できる。以上により、本発明によれば、信頼性および高周波利得に優れるトランジスタが得られる。
【００３３】
本発明によれば、ヘテロ接合を含むIII族窒化物半導体層構造と、該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、を備え、前記ゲート電極と前記ドレイン電極との間の領域において、前記III族窒化物半導体層構造の上部に絶縁膜を介して電界制御電極が形成され、前記絶縁膜は、前記III族窒化物半導体層構造の表面に接して形成され、前記ゲート電極側は窒素を構成元素として含まない絶縁材料により構成され、前記ドレイン電極側はシリコンおよび窒素を構成元素として含む絶縁材料により構成され、前記半導体層構造の前記ヘテロ接合は、Ｉｎ ｘ Ｇａ １−ｘ Ｎ（０≦ｘ≦１）からなるチャネル層およびＡｌ ｙ Ｇａ １−ｙ Ｎ（０<ｙ≦１）からなる電子供給層で構成されていることを特徴とする電界効果トランジスタが提供される。
【００３４】
この電界効果トランジスタにおいて、前記絶縁膜のうち前記ドレイン電極側に設けられる絶縁材料が、シリコンおよび窒素の他、さらに酸素または／および炭素を構成元素として含む構成とすることができる。
【００３５】
本発明によれば、上記絶縁膜が、ゲート電極側においては窒素を含まない比較的誘電率の低い材料により構成されているため、電界制御電極、半導体層構造およびこれらの間の絶縁膜により構成される容量を小さくすることができる。この結果、ゲート耐圧と、信頼性および高周波利得との性能バランスに優れるトランジスタが得られる。また、ドレイン電極側においては、シリコン、窒素および酸素を構成元素として含む化合物、たとえばＳｉＮが形成されるため、表面負電荷による性能低下を低減することができる。
【００３８】
以上本発明に係るトランジスタの構成について説明したが、これらの構成において、以下の構成を組み合わせても良い。
【００３９】
チャネル層および電子供給層の積層順序は任意である。この半導体層構造に、適宜、中間層やキャップ層を設けても良い。
【００４０】
前記ソース電極と前記III族窒化物半導体層構造の表面との間および前記ドレイン電極と前記III族窒化物半導体層構造の表面との間に、コンタクト層が介在する構成としてもよい。コンタクト層を備える構成は、いわゆるワイドリセス構造とよばれる。かかる構成を採用した場合、電界制御電極およびその直下の絶縁膜構造との相乗作用により、ゲート電極のドレイン側端部の電界集中をより効果的に分散・緩和することができる。なおリセス構造とする場合、多段リセスとすることもできる。こうした構成を採用する場合、電界制御電極は、前記コンタクト層の上部まで延在した構成とすることができる。このようにすれば、ドレイン側における電界集中も緩和することが可能となる。このように電界制御電極を延在した場合、ドレイン電極とのオーバーラップによるドレイン電極端部の電界集中が問題となるが、コンタクト層の存在により、かかる問題が低減される。ここで、コンタクト層をアンドープＡｌＧａＮ層、すなわち意図的にドーピングをしていないＡｌＧａＮ層により構成すると、ドレイン電極端部の電界集中を顕著に低減できる。
【００４１】
また、前記III族窒化物半導体層構造は、ＩｎxＧａ1-xＮ（０≦ｘ≦１）からなるチャネル層、ＡｌyＧａ1-yＮ（０<ｙ≦１）からなる電子供給層およびＧａＮからなるキャップ層がこの順で積層した構造を有するものとしてもよい。このようにすれば、実効的なショットキー高さを高くでき、さらに高いゲート耐圧が実現できる。すなわち、電界制御電極、電界制御電極直下の積層膜および本実施例によるＧａＮキャップ層の相乗作用により、一層優れたゲート耐圧が得られる。
【００４２】
ゲート電極とドレイン電極との間の距離を、ゲート電極とソース電極との間の距離よりも長くすることもできる。いわゆるオフセット構造と呼ばれるものであり、ゲート電極のドレイン側エッジ部の電界集中をより効果的に分散、緩和することができる。また電界制御電極を形成しやすくなるという製造上の利点もある。
【００４３】
本発明において、電界制御電極がゲート電極に対して独立に制御可能である構成とすることができる。すなわち、電界制御電極およびゲート電極に対して異なる電位を付与することができる。こうした構成とすることにより、電界効果トランジスタを最適な条件で駆動することが可能となる。
【００４４】
【発明の実施の形態】
以下、実施例により本発明の実施の形態を説明する。なお、以下の実施例ではIII族窒化物半導体層の成長基板としてｃ面ＳｉＣを用いた例について説明する。
【００４５】
（第１の実施例）
図１は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に、電界制御電極５を有しショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＮ膜２１で覆われており、さらにその上層にはＳｉＯ2膜２２が設けられている。電界制御電極５の直下にはこのＳｉＮ膜２１およびＳｉＯ2膜２２が設けられている。
【００４６】
以下、本実施例に係るＨＪＦＥＴの製造方法について図２１〜図２３を参照して説明する。まずＳｉＣからなる基板１０上に、例えば分子線エピタキシ(Molecular Beam Epitaxy:MBE)成長法によって半導体を成長させる。このようにして、基板側から順に、アンドープＡｌＮからなるバッファ層１１（膜厚20nm）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、アンドープＡｌ 0.2Ｇａ0.8ＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる（図２１（ａ））。
【００４７】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いてＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る（図２１（ｂ））。続いてプラズマＣＶＤ法等により、ＳｉＮ膜２１（膜厚５０ｎｍ）を形成する。さらにその上層に、常圧ＣＶＤ法等により、ＳｉＯ2膜２２（膜厚１５０ｎｍ）を形成する（図２２（ｃ））。ＳｉＮ膜２１およびＳｉＯ2膜２２の一部をエッチング除去することによってＡｌＧａＮ電子供給層１３の露出する開口部を設ける（図２２（ｄ））。露出したＡｌＧａＮ電子供給層１３上に、フォトレジスト３０を用いてＮi／Ａｕなどのゲート金属３１を蒸着して、ショットキー接触のゲート電極２を形成する。またこれと同時にＮｉ／Ａｕよりなる電界制御電極も形成する。（図２３（ｅ）、（ｆ））。このようにして図１に示したＨＪＦＥＴを作製する。なお、本実施例ではゲート電極２と電界制御電極５を同時に形成する例を示したが、別々の工程（開口を設けたレジストを形成し、開口部に電極を形成する工程を別々に行う）で形成しても良い。この場合、ゲート電極２と電界制御電極５との間隔をより短い間隔で形成できる。
【００４８】
この実施例においては、ゲート−ドレイン間に高い逆方向電圧がかかった場合、ゲート電極のドレイン側端にかかる電界が、電界制御電極の働きにより緩和されることにより、ゲート耐圧が向上する。さらに大信号動作時には、表面電位を電界制御電極によって変調できるため、表面トラップの応答速度を速めてコラプスを抑制する効果がある。すなわち、コラプス、ゲート耐圧および利得のバランスを顕著に改善できる。また、製造プロセス上等のばらつきにより表面状態が変動した場合でも、こうした良好な性能を安定して実現することができる。
【００４９】
さらに、本実施例での電界制御電極はゲート電極に対して独立に制御することが可能である。この場合、表面電位を固定することにより、表面トラップの応答を抑止できるため、電界制御電極をゲート電極と同電位とし、表面電位を変調した場合よりも、さらに効果的にコラプスを抑制できる。特に、本発明の如く表面負電荷の影響が大きな問題となるIII族窒化物半導体素子ではこの電界制御電極を独立に制御できることの効果は著しい。
【００５０】
また、上記のように電界制御電極の電位を固定した場合、ゲート電極の電位が変位してもゲート容量がほとんど変化しないため、利得の低下を大幅に抑制することができる。
【００５１】
さらに、電界制御電極直下がＳｉＮとＳｉＯ２の積層膜となる構成であるためＳｉＮのみからなる構成に比べ耐圧を高くすることができる。また特にＳｉＮ膜を膜質経時劣化しない程度に薄く形成し（１５０ｎｍ以下、より好ましくは１００ｎｍ以下）、一方、耐圧向上に有効に寄与するＳｉＯ２膜を厚く積層することで容量の増大を有効に抑制することができる。この結果、信頼性および高周波利得に優れるトランジスタとすることができる。
【００５２】
電界制御電極の寸法は、0.3μｍ以上あれば、十分コラプス抑制の効果はあり、好ましくは、0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。電界制御電極の寸法は大きいほどコラプス抑制の効果は高いが、電界制御電極のドレイン電極側の端が、ゲート電極とドレイン電極の間隔（ゲート電極のドレイン電極側の端からドレイン電極のゲート電極側の端までの間隔）の７０％を超えると、ゲート耐圧が電界制御電極とドレイン電極の間の電界集中で決まるため、逆にゲート耐圧が低下する傾向がある。このため、好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【００５３】
この実施例では表面保護膜の上層としてＳｉＯ2膜を形成した例を示したが、利得の向上および信頼性の向上の観点から、比誘電率が４以下の低誘電率膜を用いることがさらに好ましい。こうした低誘電率材料として、ＳｉＯＣ（ＳｉＯＣＨとよばれる場合もある）、ＢＣＢ（ベンゾシクロブテン）、FSG(flouroSilicate glass:SiOF)、HSQ(hydrogen-Silsesquioxane)、MSQ(methyl-Silsesquioxane)、有機ポリマー、あるいはこれらをポーラス化した材料が例示される。
【００５４】
（第２の実施例）
本実施例では、図２に示す通り、ＡｌＧａＮ電子供給層１３上（III族窒化物半導体層上）に形成される絶縁膜を、ＳｉＮ膜２１、ＳｉＯ2膜２２およびＳｉＮ膜２１がこの順で積層した３層構造としている。ゲート電極下の半導体の層構造はすでに述べた実施例と同様である。本実施例の構成では絶縁膜の最上層をＳｉＯ2膜２２でなくＳｉＮ膜２１としているため、この素子の製造工程においてレジストを安定的に形成しやすくなり、歩留まりが向上する。なお、この場合、絶縁膜の最上部に設ける絶縁膜についても、最下層に設けるＳｉＮ膜と同様、膜の信頼性の観点から１５０ｎｍ以下、より好ましくは１００ｎｍ以下の膜厚とする良く、さらには、できるだけ薄い膜とすることがより好ましい。
【００５５】
（第３の実施例）
図３は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に電界制御電極５およびショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＮ膜２１で覆われており、電界制御電極５の直下にはこのＳｉＮ膜２１が設けられている。
【００５６】
上記ＨＪＦＥＴは、以下のように形成される。まずＳｉＣからなる基板１０上に、例えば分子線エピタキシ成長法によって半導体を成長させる。このようにして形成した半導体層は、基板側から順に、アンドープＡｌＮからなるバッファ層１１（膜厚20nm）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、アンドープＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）である。
【００５７】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサを形成する。続いてＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。続いてプラズマＣＶＤ法等により、ＳｉＮ膜２１（膜厚１５０ｎｍ）を形成する。ＳｉＮ膜２１の一部をエッチング除去することによって露出したＡｌＧａＮ電子供給層１３上に例えばＮi／Ａｕなどの金属を蒸着してショットキー接触のゲート電極２を形成し、同時に電界制御電極５も形成する。このようにして図３に示したＨＪＦＥＴを作製する。
【００５８】
本実施例のトランジスタは、表面保護膜をＳｉＮ膜２１とする。ＳｉＮ膜２１は内部応力が大きいため、厚く形成することができず、膜厚が薄くなるほどコラプスの抑制効果は小さくなる。しかし、本実施例の構成では電界制御電極５をゲート電極２とドレイン電極３との間に設け、この電界制御電極５により表面電位を変調できるため、効果的にコラプスを抑制できる。さらに、この電界制御電極５をゲート電極２に対して独立して制御することで、さらに効果的にコラプスを抑制可能である。これは、例えば電界制御電極５を表面負電荷の発生を抑制するような電位に固定することで、電界制御電極５をゲート電極２と同電位として電位を変調する場合に比べて安定的にコラプスの抑制ができるためである。なお、例えば電界制御電極５をソース電極１と同電位としても良く、この場合、独立制御する場合よりデバイス構成を簡略化できる。また、本実施例の電界制御電極を独立に制御できる構成では、非特許文献２に記載のフィールドプレート電極に比べ表面保護膜の膜厚が薄くとも、利得が高く高周波特性に優れたトランジスタを実現できる。これは、フィールドプレート電極の場合、ゲート電極とフィールドプレート電極（ゲート電極を除いた部分）の電位が一緒に変化し、ゲート容量が変化することで利得の低下が起こる。一方、電界制御電極の場合、ゲートと独立して制御できるため、例えば同電位に固定した場合、ゲート電極の電位が変化しようが、ゲート容量は変化せず利得の低下を抑制することが可能となることによる。
【００５９】
図２９、図３０は、ゲート耐圧とコラプスの性能バランスを、本実施例に係るトランジスタと、従来のトランジスタとを比較した図である。ここで、Gr.1〜Gr.3の試作デバイスは、電界制御電極の有無および電界制御電極への電位のかけ方以外は同一である。
【００６０】
Ｇｒ．１
電界制御電極：有（電位は０Ｖに固定）
電界制御電極の寸法：０．５μｍ
ゲート電極と電界制御電極間距離：０．５μｍ
保護膜：ＳｉＮ膜の膜厚が１０，４０，６０，９０，１２０ｎｍのもの５点を評価した。
【００６１】
Ｇｒ．２
電界制御電極：なし
保護膜：ＳｉＮ膜１０、４０、６０、９０、１２０nmとしたデバイス５点を評価した。
【００６２】
Ｇｒ．３
電界制御電極：有（電位は０Ｖに固定）
電界制御電極の寸法：０．５μｍ
ゲート電極と電界制御電極間距離：１．０μｍ
保護膜：ＳｉＮ膜の膜厚が１０，４０，６０，９０，１２０ｎｍのもの５点を評価した。
【００６３】
図２９は上記Ｇｒ．１とＧｒ．２のデバイスの特性図、図３０は、Ｇｒ．３とＧｒ．２のデバイスの特性図である。本発明の構成のデバイスでは、高いゲート耐圧と、コラプスの抑制を両立できていることがわかる。また、特にコラプスは、電界制御電極の寸法が大きいほどその抑制効果が大きい。
【００６４】
ただ、電界制御電極の寸法は、0.3μｍ以上あれば、十分コラプス抑制の効果はあり、好ましくは、0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。電界制御電極の寸法は大きいほどコラプス抑制の効果は高いが、電界制御電極のドレイン電極側の端が、ゲート電極とドレイン電極の間隔（ゲート電極のドレイン電極側の端からドレイン電極のゲート電極側の端までの間隔）の７０％を超えると、ゲート耐圧が電界制御電極とドレイン電極の間の電界集中で決まるため、逆にゲート耐圧が低下する傾向がある。このため、好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【００６５】
図３１は利得とＳｉＮ膜の膜厚の関係である。図中には、非特許文献２に記載のフィールドプレート電極を有するトランジスタ（図１８）、電界制御電極を設けた本実施例の構成のトランジスタ（図３）、及び従来のゲート電極のみのトランジスタそれぞれについて、ＳｉＮ膜２１の膜厚を変えた際の利得の変化を示している。フィールドプレート電極の長さ（庇部分の長さ）は１μｍ、本実施例構成の電界制御電極の寸法を０．５μｍ、及び、ゲート電極と電界制御電極との間隔を０．５μｍとし、電界制御電極は０Ｖに固定した。図３１に示す通り、本実施例の構成のトランジスタではＳｉＮ膜２１の膜厚が５０ｎｍから２００ｎｍに渡り、利得の低下がフィールドプレート電極を有するトランジスタの場合に比べ顕著に抑制できることがわかる。このように、本実施例の構成のトランジスタは、高いゲート耐圧と、コラプスの抑制と、高利得をいずれも達成可能なトランジスタであると言える。
【００６６】
なお、本実施例の構成におけるＳｉＮ膜２１の膜厚は膜の信頼性の観点から１５０ｎｍ以下とすることが好ましい。さらに１００ｎｍ以下とするとより好ましい。また、膜厚が１０ｎｍより薄くなるとコラプスの抑制の効果が極端に小さくなるため、１０ｎｍ以上とすることが好ましい。
【００６７】
この実施例において、電界制御電極５の寸法（ゲート−ドレイン電極方向の寸法）は、0.3μｍ以上とすることが好ましい。さらに好ましくは0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【００６８】
（第４の実施例）
図４は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に電界制御電極５およびショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＯＮ膜２３で覆われており、電界制御電極５の直下にはこのＳｉＯＮ膜２３が設けられている。
【００６９】
上記ＨＪＦＥＴは、以下のように形成される。まずＳｉＣからなる基板１０上に、例えば分子線エピタキシ成長法によって半導体を成長させる。このようにして形成した半導体層は、基板側から順に、アンドープＡｌＮからなるバッファ層１１（膜厚20nm）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、アンドープＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）である。
【００７０】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサを形成する。続いてＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。続いてプラズマＣＶＤ法等により、ＳｉＯＮ膜２３（膜厚１５０ｎｍ）を形成する。ＳｉＯＮ膜２３の一部をエッチング除去することによって露出したＡｌＧａＮ電子供給層１３上に例えばＮi／Ａｕなどの金属を蒸着して、ショットキー接触のゲート電極２を形成し、同時に電界制御電極を形成する。このようにして図４に示したＨＪＦＥＴを作製する。
【００７１】
本実施例のトランジスタは、表面保護膜をＳｉＯＮ膜とする。ＳｉＯＮ膜は、ＳｉＮ膜に比べ、膜中に発生する内部応力が小さい。図２８は、プラズマＣＶＤ法によりＳｉＯＮ膜およびＳｉＮ膜を成膜した場合において、クラックの発生なしに成長可能な膜厚を調査した結果を示す図である。ここではＳｉＯＮの酸素組成比を変え、対応する成長可能膜厚を調べた。酸素の組成比を増加することによって成長可能膜厚が増大することがわかる。すなわち、本実施例によれば、電界制御電極下をＳｉＮ膜としたときに比べて絶縁膜を厚く形成することができ、電界制御電極下の容量低減により高周波利得を改善することができる。
【００７２】
ここで、酸素比率が大きすぎると、コラプスの改善効果が充分に得られなくなる。本発明者の検討によれば、コラプス改善の観点からは酸素比率を５０％以下とすることが好ましい。なお、コラプスおよび高周波利得の観点から、電界制御電極下のＳｉＯＮ膜は、２００ｎｍ以上の膜厚とすることが望ましい。２００ｎｍの成長可能膜厚に対応する酸素組成比は５％（モル基準）であることから、ＳｉＯＮ膜を用いる場合、５％以上の酸素組成比とすることが好ましい。
【００７３】
この実施例のＳｉＯＮ膜は、屈折率が１．６５以上２．０５以下の範囲にあることが好ましい。
【００７４】
この実施例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは、0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【００７５】
なお、上記例では保護膜をＳｉＯＮとした例を示したが、これに限らず、ＳｉＣＮ、ＳｉＯＣＮなどを用いても良い。
【００７６】
（第１の参考例）
図５は、この参考例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に電界制御電極５およびショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＯＣ膜２４で覆われており、電界制御電極５の直下にはこのＳｉＯＣ膜２４が設けられている。
【００７７】
上記ＨＪＦＥＴは、以下のように形成される。まずＳｉＣからなる基板１０上に、例えば分子線エピタキシ成長法によって半導体を成長させる。このようにして、基板側から順に、アンドープＡｌＮからなるバッファ層１１（膜厚２０ｎｍ）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、アンドープＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）が積層した半導体層構造が得られる。
【００７８】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサを形成する。続いてＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る。続いてプラズマＣＶＤ法によりＳｉＯＣ膜２４（膜厚２００ｎｍ）を形成する。ＳｉＯＣ膜２４の一部をエッチング除去することによって露出したＡｌＧａＮ電子供給層１３上に例えばＮi／Ａｕなどの金属を蒸着して、ショットキー接触のゲート電極２を形成し、同時に電界制御電極５も形成する。このようにして図５に示したＨＪＦＥＴを作製する。
【００７９】
この参考例は、表面保護膜をＳｉＯＣ膜とした構造である。ＳｉＯＣ膜はＳｉＮ膜と比較してストレスが小さく、膜厚を厚くしてもＡｌＧａＮ層のピエゾ分極に影響を与えない。このため、膜によるコラプス抑制の効果はないが、電界制御電極による表面電荷の制御によりコラプスを抑制する。この実施例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましく、さらに好ましくは、0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【００８０】
この参考例では表面保護膜が比誘電率２．５程度のＳｉＯＣ膜の場合を示したが、他の低誘電率膜（比誘電率３．５以下）を用いることもできる。この場合、膜中に発生するストレス（内部応力）が小さい膜であることが好ましい。こうした材料として、ＳｉＯＣ（ＳｉＯＣＨとよばれる場合もある）、ＢＣＢ（ベンゾシクロブテン）、FSG(flouroSilicate glass:SiOF)、HSQ(hydrogen-Silsesquioxane)、MSQ(methyl-Silsesquioxane)、有機ポリマー、あるいはこれらをポーラス化した材料が例示される。このほか、アルミナ等を用いても良い。また臨界膜厚以下のＡｌＮを表面保護膜とすることにより、電界制御電極による効果に加えて、素子表面からの放熱を高める効果が得られる。これらの膜を組み合わせた多層膜構造においても同様の効果が得られる。
【００８１】
（第６の実施例）
本実施例は、保護膜の構造をゲート電極近傍では単層構造とし、ゲート電極から離れた領域では２層構造としている。ゲート電極下の半導体の層構造はすでに述べた実施例と同様であるので説明を省略する。
【００８２】
図６では、ゲート電極２と、ＳｉＮ膜２１とＳｉＯ２積層膜を離間して形成し、電界制御電極５の下部には、ＳｉＯ2膜２２単層の第一の領域と、この領域よりもドレイン側に位置する、ＳｉＮ膜２１上にＳｉＯ2膜２２が積層した第二の領域とが形成されている。本実施例の構成では、ゲート電極側に耐圧向上に有効なＳｉＯ２膜を設け、一方、ドレイン電極側にはコラプス抑制の効果のあるＳｉＮ膜を設けている。このため、ゲート耐圧向上とともにコラプスも抑制した電界効果トランジスタを実現できる。さらに、本発明の構成では、電界制御電極をゲート電極と独立して制御することが可能であるため、コラプスをより抑制するよう調整することが可能である。また、電界制御電極を所定電位に固定することで（例えばソース電極と同電位とすることで）利得の低下も抑制できる。 なお、本実施例での絶縁膜の構成では、ゲート電極側をＳｉＯ２膜、ドレイン電極側をＳｉＮ膜とＳｉＯ２膜の積層膜とする例を示したが、さらに、これら絶縁膜上にＳｉＮ膜を設けた構成としても良い。ＳｉＮ膜はＳｉＯ２膜よりレジストとの密着性に優れており、製造工程において歩留まり良くトランジスタを製造できる利点がある。
【００８３】
以下、本実施例に係るＨＪＦＥＴの製造方法について図２４〜２７を参照して説明する。まずＳｉＣからなる基板１０上に、例えば分子線エピタキシ(Molecular Beam Epitaxy:MBE)成長法によって半導体を成長させる。これにより、基板側から順に、アンドープＡｌＮからなるバッファ層１１（膜厚20nm）、アンドープのＧａＮチャネル層１２（膜厚２μｍ）、アンドープＡｌ0.2Ｇａ0.8ＮからなるＡｌＧａＮ電子供給層１３（膜厚２５ｎｍ）が積層した半導体層構造を得る（図２４（ａ））。
【００８４】
次いで、エピタキシャル層構造の一部をＧａＮチャネル層１２が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いてＡｌＧａＮ電子供給層１３上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１およびドレイン電極３を形成し、６５０℃でアニールを行うことによりオーム性接触を取る（図２４（ｂ））。続いてプラズマＣＶＤ法等により、ＳｉＮ膜２１（膜厚５０ｎｍ）を形成する（図２５（ｃ））。つづいてＳｉＮ膜２１の一部をエッチング除去することによってＡｌＧａＮ電子供給層１３の露出する開口部を設ける（図２５（ｄ））。この開口部を埋めるように基板全面に、常圧ＣＶＤ法等により、ＳｉＯ2膜２２（膜厚１５０ｎｍ）を形成する（図２６（ｅ））。次にＳｉＯ2膜２２の一部をエッチング除去することによってＡｌＧａＮ電子供給層１３の露出する開口部を設ける（図２６（ｆ））その後、露出したＡｌＧａＮ電子供給層１３上に、フォトレジスト３０を用いてＮi／Ａｕなどのゲート金属３１を蒸着して、ショットキー接触のゲート電極２と、電界制御電極５を同時に形成する（図２７（ｇ）、（ｈ））。このようにして図４に示したＨＪＦＥＴを作製する。以上の手順により、図４に示すトランジスタを安定的に製造することが可能である。なお、上記例ではゲート電極２と電界制御電極５を同時に形成する例を示したが、別々の工程（フォトレジスト３０を各電極を形成する毎に設けて各々の電極を別々に形成する）により形成しても良い。この場合、ゲート電極２、電界制御電極５をより制御性良く形成でき、例えば両電極の間隔を非常に狭く形成することが可能となる。
【００８５】
（第７の実施例）
図７は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に、電子供給層１３とショットキー性接触がとられたゲート電極２が設けられている。また、このゲート電極２とドレイン電極３との間には絶縁膜が設けられており、この絶縁膜上に電界制御電極５が設けられている。さらに、この絶縁膜は、ゲート電極側がＳｉＯ２膜であり、ドレイン電極側がＳｉＮ膜で構成されている。
【００８６】
本実施例では、絶縁膜の構成が、ゲート電極側では耐圧向上に有効なＳｉＯ２膜とし、ドレイン電極側ではコラプス抑制に有効なＳｉＮ膜としている。また、コラプスの抑制は電界制御電極によっても可能であり、特に、電界制御電極をゲート電極と独立に制御することでより一層のコラプス抑制を図れる。また、電界制御電極を所定電位に固定することで利得の低下も有効に抑制できる。このため、本実施例の構成では、ゲート耐圧が高く、かつコラプスの影響が低く、かつ高周波特性に優れた電界効果トランジスタを実現できる。なお、本実施例の構成では、ゲート電極側にＳｉＯ２膜を設けたがゲート耐圧向上に有効な膜であれば良く、好ましくはＮを含まない絶縁膜であれば良い。また、ドレイン電極側にはＳｉＮを設けたが、ＳｉＯＮ膜などを設けても良い。この場合、ＳｉＮに比べ膜厚を厚く形成でき、利得の向上に有効である。
【００８７】
（第８の実施例）
本実施例は、ワイドリセス構造を採用したＨＪＦＥＴの例である。以下、図８を参照して説明する。
【００８８】
このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。ソース電極１およびドレイン電極３は、それぞれＧａＮコンタクト層１４の上に形成されている。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にコンタクト層１４があり、コンタクト層に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のコンタクト層を一部除去し、露出したＡｌＧａＮ電子供給層１３に接して、ショットキー性接触がとられたゲート電極２が設けられている。電子供給層１３の表面はＳｉＮ膜２１で覆われており、さらにその上層にはＳｉＯ2膜２２が設けられている。さらに、そのＳｉＯ２２２膜上には、電界制御電極５がゲート電極２とドレイン電極３との間に設けられている。
【００８９】
この実施例は第１の実施例にコンタクト層を追加した構成であり、第１の実施例で述べた効果にくわえ、さらにコンタクト抵抗が低減できる。
【００９０】
また、ワイドリセス構造の採用により、ゲート電極２ドレイン側端部の電界分布が変化するため、電界制御電極５の機能とあわせ、より優れた電界緩和効果が得られる。
【００９１】
この実施例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは0.5μｍ以上とする。また、電界制御電極の端は、コンタクト層とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とコンタクト層の間隔の７０％以下とする。
【００９２】
なお、本実施例では電子供給層１３上に設ける絶縁膜をＳｉＮ膜２１とＳｉＯ２膜２２の積層膜の例を示したが、前述の実施例２や実施例６に記載したように、絶縁膜の構成を３層構成としたり、ゲート電極側とドレイン電極側とで、膜の構成を変えた構成とした場合においても同様の効果を有する。
【００９３】
（第９の実施例）
本実施例は、ワイドリセス構造を採用したＨＪＦＥＴの例である。以下、図９を参照して説明する。
【００９４】
このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。ソース電極１およびドレイン電極３は、それぞれＧａＮコンタクト層１４の上に形成されている。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にコンタクト層１４があり、コンタクト層に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のコンタクト層を一部除去し、露出したＡｌＧａＮ電子供給層１３に接してショットキー性接触がとられたゲート電極２が設けられている。素子表面はＳｉＯＮ膜２３で覆われており、このＳｉＯＮ膜２３上には電界制御電極５がゲート電極２とドレイン電極３の間に設けられている。
【００９５】
この実施例は第４の実施例にコンタクト層を追加した構成であり、第４の実施例で述べた効果にくわえ、さらにコンタクト抵抗が低減できる。
【００９６】
また、ワイドリセス構造の採用により、ゲート電極２ドレイン側端部の電界分布が変化するため、電界制御電極５の機能とあわせ、より優れた電界緩和効果が得られる。
【００９７】
この実施例のＳｉＯＮ膜は、屈折率が１．６５以上２．０５以下の範囲にあることが好ましい。
【００９８】
この実施例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは0.5μｍ以上とする。また、電界制御電極の端は、コンタクト層とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とコンタクト層の間隔の７０％以下とする。
【００９９】
なお、本実施例では絶縁膜の構成をＳｉＯＮ膜２３としたが、実施例３に記載のように、ＳｉＮ膜としても良い。この場合、ＳｉＯＮ膜の場合より、膜厚を薄く制御する必要があり、好ましくは１５０ｎｍ以下とする必要がある。また、実施例７記載のように、絶縁膜をゲート電極側とドレイン電極側で構成の異なる絶縁膜を設けた構成としても良い。
【０１００】
（第２の参考例）
この参考例は第１の参考例にコンタクト層１４を追加した構成であり、第１の参考例で述べた効果にくわえ、さらにコンタクト抵抗が低減できる。以下、図１０を参照して説明する。
【０１０１】
また、ワイドリセス構造の採用により、ゲート電極２ドレイン側端部の電界分布が変化するため、電界制御電極５の機能とあわせ、より優れた電界緩和効果が得られる。
【０１０２】
この参考例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは0.5μｍ以上とする。また、電界制御電極の端は、コンタクト層とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とコンタクト層の間隔の７０％以下とする。
【０１０３】
（第１１の実施例）
図１１はこの実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されており、その上にＧａＮキャップ層１５が形成されている。このＧａＮキャップ層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に電界制御電極５を有し、ショットキー接触がとられたゲート電極２が設けられている。ＧａＮキャップ層１５の表面はＳｉＮ膜２１で覆われており、さらにその上層にはＳｉＯ2膜２２が設けられている。電界制御電極５の直下にはこのＳｉＮ膜２１およびＳｉＯ2膜２２が設けられている。
【０１０４】
この実施例は、第１の実施例で半導体の最上部にＧａＮキャップ層を追加した構成であり、実効的なショットキー高さを高くすることによりさらに高いゲート耐圧が実現できる。すなわち、電界制御電極、電界制御電極直下の積層膜および本実施例によるＧａＮキャップ層の相乗作用により、優れたゲート耐圧が得られる。
【０１０５】
この実施例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは、0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【０１０６】
なお、本実施例では電子供給層１３上に設ける絶縁膜をＳｉＮ膜２１とＳｉＯ２膜２２の積層膜の例を示したが、前述の実施例２や実施例６に記載したように、絶縁膜の構成を３層構成としたり、ゲート電極側とドレイン電極側とで、絶縁膜の構成を変えた構成とした場合においても同様の効果を有する。
【０１０７】
（第１２の実施例）
図１２はこの実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、図１１と同様、ＡｌＧａＮ電子供給層１３の上にＧａＮキャップ層１５が形成されている。このＧａＮキャップ層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に電界制御電極５を有し、ショットキー接触がとられたゲート電極２が設けられている。ＧａＮキャップ層１５の表面はＳｉＯＮ膜２３で覆われており、電界制御電極５の直下にはこのＳｉＯＮ膜２３が設けられている。
【０１０８】
この実施例は、第４の実施例で半導体の最上部にＧａＮキャップ層を追加した構成であり、実効的なショットキー高さを高くすることによりさらに高いゲート耐圧が実現できる。すなわち、電界制御電極、電界制御電極直下の積層膜および本実施例によるＧａＮキャップ層の相乗作用により、優れたゲート耐圧が得られる。
【０１０９】
この実施例のＳｉＯＮ膜は、屈折率が１．６５以上２．０５以下の範囲にあることが好ましい。
【０１１０】
この実施例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【０１１１】
なお、本実施例では絶縁膜の構成をＳｉＯＮ膜２３としたが、実施例３に記載のように、ＳｉＮ膜としても良い。この場合、ＳｉＯＮ膜の場合より、膜厚を薄く制御する必要があり、好ましくは１５０ｎｍ以下とする必要がある。また、実施例７記載のように、絶縁膜をゲート電極側とドレイン電極側とで絶縁膜の構成が異なる構成としても上記キャップ層を設ける効果は同様である。
【０１１２】
（第３の参考例）
図１３はこの参考例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されており、その上にＧａＮキャップ層１５が形成されている。このＧａＮキャップ層上にはオーム性接触がとられたソース電極１およびドレイン電極３があり、その間に電界制御電極５を有し、ショットキー接触がとられたゲート電極２が設けられている。ＧａＮキャップ層１５の表面はＳｉＯＣ膜２４で覆われており、電界制御電極５の直下にはこのＳｉＯＣ膜２４が設けられている。
【０１１３】
この参考例は、第１の参考例で半導体の最上部にＧａＮキャップ層を追加した構成であり、実効的なショットキー高さを高くすることによりさらに高いゲート耐圧が実現できる。すなわち、電界制御電極、電界制御電極直下の積層膜および本実施例によるＧａＮキャップ層の相乗作用により、優れたゲート耐圧が得られる。
【０１１４】
この参考例において、電界制御電極の寸法は、0.3μｍ以上とすることが好ましい。さらに好ましくは0.5μｍ以上とする。また、電界制御電極の端は、ドレイン電極とオーバーラップしない位置とすることが好ましい。さらに好ましくは電界制御電極の寸法をゲート電極とドレイン電極の間隔の７０％以下とする。
【０１１５】
（第１４の実施例）
図１４はこの実施例のＨＪＦＥＴの断面構造を示す。この実施例は、第８の実施例のコンタクト層をアンドープＡｌＧａＮとし、電界制御電極をコンタクト層とオーバーラップさせた構造に関するものである。
【０１１６】
このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にアンドープＡｌＧａＮ層１６があり、アンドープＡｌＧａＮ層１６に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のアンドープＡｌＧａＮ層を一部除去し、露出したＡｌＧａＮ電子供給層１３に接してショットキー性接触がとられたゲート電極２が設けられている。素子表面はＳｉＮ膜２１で覆われており、さらにその上層にはＳｉＯ2膜２２が設けられている。さらにこのＳｉＯ２膜上には電界制御電極５が設けられている。なお、図示したように、この電界制御電極５はアンドープＡｌＧａＮ層１６にオーバーラップする構成としても良い。
【０１１７】
この実施例においては、コンタクト層がアンドープのＡｌＧａＮ層であるため、電界制御電極とコンタクト層の間での電界集中は緩やかである。このため電界制御電極がコンタクト層にオーバーラップしてもゲート耐圧は低下しない。これにより、電界制御電極がＡｌＧａＮ電子供給層表面の大部分の表面電荷を制御できるため、コラプスをより効果的に抑制する効果がある。
【０１１８】
また、この実施例ではアンドープＡｌＧａＮ層１６をコンタクト層としているため、ドレイン電極近傍の電界集中を抑制できるという効果も得られる。電界制御電極５をドレイン側に伸長した場合、ゲート電極２近傍の電界集中が緩和される一方、ドレイン電極３の近傍における電界集中の問題が顕在化する。本実施例の構成によれば、ドレイン電極３と電子供給層１３との間にアンドープＡｌＧａＮ層１６が介在するため、こうしたドレイン電極３の近傍における電界集中を効果的に緩和することができる。
【０１１９】
（第１５の実施例）
この実施例は、第９の実施例のコンタクト層をアンドープＡｌＧａＮとし、電界制御電極をコンタクト層とオーバーラップさせた構造に関するものである。
【０１２０】
図１５は、この実施例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にアンドープＡｌＧａＮ層１６があり、アンドープＡｌＧａＮ層１６に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のアンドープＡｌＧａＮ層を一部除去し、露出したＡｌＧａＮ電子供給層１３に接してショットキー性接触がとられたゲート電極２が設けられている。素子表面はＳｉＯＮ膜２３で覆われており、このＳｉＯＮ膜２３上に電界制御電極５がゲート電極２とドレイン電極３との間設けられている。なお、この電界制御電極５はアンドープＡｌＧａＮ層１６にオーバーラップする構成としても良い。
【０１２１】
この実施例においては、コンタクト層がアンドープのＡｌＧａＮ層であるため、電界制御電極とコンタクト層の間での電界集中は緩やかである。このため電界制御電極がコンタクト層にオーバーラップしてもゲート耐圧は低下しない。これにより、電界制御電極がＡｌＧａＮ電子供給層表面の大部分の表面電荷を制御できるため、コラプスをより効果的に抑制することができる。
【０１２２】
また、この実施例ではアンドープＡｌＧａＮ層１６をコンタクト層としているため、ドレイン電極近傍の電界集中を抑制できるという効果も得られる。電界制御電極５をドレイン側に伸長した場合、ゲート電極２近傍の電界集中が緩和される一方、ドレイン電極３の近傍における電界集中の問題が顕在化する。本実施例の構成によれば、ドレイン電極３と電子供給層１３との間にアンドープＡｌＧａＮ層１６が介在するため、こうしたドレイン電極３の近傍における電界集中を効果的に緩和することができる。
【０１２３】
（第４の参考例）
この参考例は、第２の参考例のコンタクト層をアンドープＡｌＧａＮとし、電界制御電極をコンタクト層とオーバーラップさせた構造に関するものである。
【０１２４】
図１６は、この参考例のＨＪＦＥＴの断面構造を示す。このＨＪＦＥＴは、ＳｉＣなどの基板１０上に形成される。基板１０上には半導体層からなるバッファ層１１が形成されている。このバッファ層１１上にＧａＮチャネル層１２が形成されている。チャネル層の上には、ＡｌＧａＮ電子供給層１３が形成されている。この電子供給層１３上にアンドープＡｌＧａＮ層１６があり、アンドープＡｌＧａＮ層１６に接してオーム性接触がとられたソース電極１およびドレイン電極３が設けられている。ソース電極１とドレイン電極３の間のアンドープＡｌＧａＮ層を一部除去し、露出したＡｌＧａＮ電子供給層１３に接してショットキー性接触がとられたゲート電極２が設けられている。素子表面はＳｉＯＣ膜２４で覆われており、このＳｉＯＣ膜上に電界制御電極５が設けられている。なお、この電界制御電極５はアンドープＡｌＧａＮ層１６にオーバーラップする構成としても良い。
【０１２５】
この参考例においては、コンタクト層がアンドープのＡｌＧａＮ層であるため、電界制御電極とコンタクト層の間での電界集中は緩やかである。このため電界制御電極がコンタクト層にオーバーラップしてもゲート耐圧は低下しない。これにより、電界制御電極がＡｌＧａＮ電子供給層表面の大部分の表面電荷を制御できるため、コラプスをより効果的に抑制することができる。
【０１２６】
また、この参考例ではアンドープＡｌＧａＮ層１６をコンタクト層としているため、ドレイン電極近傍の電界集中を抑制できるという効果も得られる。電界制御電極５をドレイン側に伸長した場合、ゲート電極２近傍の電界集中が緩和される一方、ドレイン電極３の近傍における電界集中の問題が顕在化する。本実施例の構成によれば、ドレイン電極３と電子供給層１３との間にアンドープＡｌＧａＮ層１６が介在するため、こうしたドレイン電極３の近傍における電界集中を効果的に緩和することができる。
【０１２７】
以上述べた実施例１４〜１５、第４の参考例において、アンドープＡｌＧａＮ層１６およびＡｌＧａＮ電子供給層１３のアルミ組成の大小は任意である。これらのアルミ組成が等しい場合、両者は同じ材料から構成されることになるので、低い抵抗が得られる。また、アンドープＡｌＧａＮ層１６を、その下のＡｌＧａＮ電子供給層１３よりも高アルミ組成とすればピエゾ効果により両者の界面にキャリアが発生し、これにより低抵抗化を図ることができる。
【０１２８】
以上、本発明を実施例をもとに説明した。これらの実施例は例示であり、各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【０１２９】
たとえば、上記実施例では、基板材料としてＳｉＣを用いた例について説明したが、サファイア等の他の異種材料基板や、ＧａＮ、ＡｌＧａＮ等のIII族窒化物半導体基板等を用いても良い。
【０１３０】
また、ゲート下の半導体層の構造は、例示したものに限られず種々の態様が可能である。たとえばＧａＮチャネル層１２の上部だけでなく下部にもＡｌＧａＮ電子供給層１３を併設した構造とすることも可能である。
【０１３１】
また、低誘電率膜は、実施例で例示したものに限られず、様々な材料を用いることができる。
【０１３２】
上述した各実施例において、ゲート電極２の下部を一部、ＡｌＧａＮ電子供給層１３に埋め込んだ、いわゆるゲートリセス構造を採用することができる。これにより、電界制御電極の作用と相俟って優れたゲート耐圧が得られる。
【０１３３】
【発明の効果】
以上説明したように、本発明の電界効果トランジスタは、コラプスの抑制と高いゲート耐圧を同時に実現できる。これにより、高電圧の大信号動作時の出力特性が大幅に改善する。
【図面の簡単な説明】
【図１】 実施例に係るトランジスタの構造を示す図である。
【図２】 実施例に係るトランジスタの構造を示す図である。
【図３】 実施例に係るトランジスタの構造を示す図である。
【図４】 実施例に係るトランジスタの構造を示す図である。
【図５】 参考例に係るトランジスタの構造を示す図である。
【図６】 実施例に係るトランジスタの構造を示す図である。
【図７】 実施例に係るトランジスタの構造を示す図である。
【図８】 実施例に係るトランジスタの構造を示す図である。
【図９】 実施例に係るトランジスタの構造を示す図である。
【図１０】 参考例に係るトランジスタの構造を示す図である。
【図１１】 実施例に係るトランジスタの構造を示す図である。
【図１２】 実施例に係るトランジスタの構造を示す図である。
【図１３】 参考例に係るトランジスタの構造を示す図である。
【図１４】 実施例に係るトランジスタの構造を示す図である。
【図１５】 実施例に係るトランジスタの構造を示す図である。
【図１６】 参考例に係るトランジスタの構造を示す図である。
【図１７】 従来のトランジスタの構造を示す図である。
【図１８】 従来のトランジスタの構造を示す図である。
【図１９】 ゲート耐圧とコラプスのトレードオフを説明するための図である。
【図２０】 ゲート耐圧とコラプスのトレードオフを説明するための図である。
【図２１】 実施例に係るトランジスタの製造方法を説明する図である。
【図２２】 実施例に係るトランジスタの製造方法を説明する図である。
【図２３】 実施例に係るトランジスタの製造方法を説明する図である。
【図２４】 実施例に係るトランジスタの製造方法を説明する図である。
【図２５】 実施例に係るトランジスタの製造方法を説明する図である。
【図２６】 実施例に係るトランジスタの製造方法を説明する図である。
【図２７】 実施例に係るトランジスタの製造方法を説明する図である。
【図２８】 ＳｉＯＮの成膜可能膜厚を説明する図である。
【図２９】 ゲート耐圧とコラプス電流変化の関係を示す図である。
【図３０】 ゲート耐圧とコラプス電流変化の関係を示す図である。
【図３１】 絶縁膜の厚みと利得の関係を示す図である。
【符号の説明】
１ ソース電極
２ ゲート電極
３ ドレイン電極
５ 電界制御電極
１０ 基板
１１ バッファ層
１２ ＧａＮチャネル層
１３ ＡｌＧａＮ電子供給層
１４ ＧａＮコンタクト層
１５ ＧａＮキャップ層
１６ アンドープＡｌＧａＮ層
２１ ＳｉＮ膜
２２ ＳｉＯ２膜
２３ ＳｉＯＮ膜
２４ ＳｉＯＣ膜
３０ フォトレジスト
３１ ゲート金属
１０１ ソース電極
１０２ ゲート電極
１０３ ドレイン電極
１１０ サファイア基板
１１１ バッファ層
１１２ チャネル層
１１３ 電子供給層
１２１ シリコン窒化膜
Claims (14)
- ヘテロ接合を含むIII族窒化物半導体層構造と、
該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
を備え、
前記ゲート電極と前記ドレイン電極との間の領域において、前記III族窒化物半導体層構造の上部に絶縁膜を介して電界制御電極が形成され、
前記絶縁膜が、シリコンおよび窒素を構成元素として含む第一の絶縁膜と、前記第一の絶縁膜よりも低い比誘電率を有する第二の絶縁膜とを含む積層膜であり、
前記第一の絶縁膜は前記III族窒化物半導体層構造の表面に接して形成され、前記第二の絶縁膜が前記第一の絶縁膜上に積層され、
前記半導体層構造の前記ヘテロ接合は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層およびＡｌｙＧａ１−ｙＮ（０<ｙ≦１）からなる電子供給層で構成されることを特徴とする電界効果トランジスタ。 - 請求項１に記載の電界効果トランジスタにおいて、
前記第一の絶縁膜が１５０ｎｍ以下であることを特徴とする電界効果トランジスタ。 - 請求項１または２に記載の電界効果トランジスタにおいて、
前記第二の絶縁膜の比誘電率が３．５以下であることを特徴とする電界効果トランジスタ。 - 請求項１乃至３のいずれかに記載の電界効果トランジスタにおいて、
前記第二の絶縁膜上に、シリコンおよび窒素を構成元素として含む第三の絶縁膜をさらに備えることを特徴とする電界効果トランジスタ。 - 請求項１乃至４のいずれかに記載の電界効果トランジスタにおいて、
第一および第二の絶縁膜を含む積層膜からなる前記絶縁膜が、前記ゲート電極から離間して設けられ、この離間部分に前記第二の絶縁膜が設けられていることを特徴とする電界効果トランジスタ。 - ヘテロ接合を含むIII族窒化物半導体層構造と、
該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
を備え、
前記ゲート電極と前記ドレイン電極との間の領域において、前記III族窒化物半導体層構造の上部に絶縁膜を介して電界制御電極が形成され、
前記絶縁膜は前記III族窒化物半導体層構造の表面に接して形成されるとともに、シリコンおよび窒素を構成元素として含み、
前記半導体層構造の前記ヘテロ接合は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層およびＡｌｙＧａ１−ｙＮ（０<ｙ≦１）からなる電子供給層で構成されることを特徴とする電界効果トランジスタ。 - 請求項６に記載の電界効果トランジスタにおいて、
前記絶縁膜は、さらに酸素または／および炭素を構成元素として含むことを特徴とする電界効果トランジスタ。 - ヘテロ接合を含むIII族窒化物半導体層構造と、
該半導体層構造上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
を備え、
前記ゲート電極と前記ドレイン電極との間の領域において、前記III族窒化物半導体層構造の上部に絶縁膜を介して電界制御電極が形成され、
前記絶縁膜は；
前記III族窒化物半導体層構造の表面に接して形成され、
前記ゲート電極側は窒素を構成元素として含まない絶縁材料により構成され、
前記ドレイン電極側はシリコンおよび窒素を構成元素として含む絶縁材料により構成され、
前記半導体層構造の前記ヘテロ接合は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層およびＡｌｙＧａ１−ｙＮ（０<ｙ≦１）からなる電子供給層で構成されていることを特徴とする電界効果トランジスタ。 - 請求項８に記載の電界効果トランジスタにおいて、前記絶縁膜のうち前記ドレイン電極側に設けられる絶縁材料が、シリコンおよび窒素の他、さらに酸素または／および炭素を構成元素として含むことを特徴とする電界効果トランジスタ。
- 請求項１乃至９いずれかに記載の電界効果トランジスタにおいて、
前記ソース電極と前記III族窒化物半導体層構造の表面との間および前記ドレイン電極と前記III族窒化物半導体層構造の表面との間に、コンタクト層が介在することを特徴とする電界効果トランジスタ。 - 請求項１０に記載の電界効果トランジスタにおいて、
前記コンタクト層がアンドープＡｌＧａＮ層により構成されていることを特徴とする電界効果トランジスタ。 - 請求項１０または１１に記載の電界効果トランジスタにおいて、
前記電界制御電極は、前記コンタクト層の上部まで延在していることを特徴とする電界効果トランジスタ。 - 請求項１乃至１２いずれかに記載の電界効果トランジスタにおいて、
前記III族窒化物半導体層構造は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層、ＡｌｙＧａ１−ｙＮ（０<ｙ≦１）からなる電子供給層およびＧａＮからなるキャップ層がこの順で積層した構造を有することを特徴とする電界効果トランジスタ。 - 請求項１乃至１３のいずれかに記載の電界効果トランジスタにおいて、前記電界制御電極が前記ゲート電極に対して独立に制御可能であることを特徴とする電界効果トランジスタ。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101422322B1 (ko) | 2010-09-02 | 2014-07-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
Families Citing this family (87)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4179539B2 (ja) | 2003-01-15 | 2008-11-12 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| US7045404B2 (en) * | 2004-01-16 | 2006-05-16 | Cree, Inc. | Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof |
| US7901994B2 (en) * | 2004-01-16 | 2011-03-08 | Cree, Inc. | Methods of manufacturing group III nitride semiconductor devices with silicon nitride layers |
| JP4865194B2 (ja) * | 2004-03-29 | 2012-02-01 | ルネサスエレクトロニクス株式会社 | 超接合半導体素子 |
| US7229903B2 (en) * | 2004-08-25 | 2007-06-12 | Freescale Semiconductor, Inc. | Recessed semiconductor device |
| JP2006185964A (ja) * | 2004-12-24 | 2006-07-13 | Eudyna Devices Inc | 半導体装置の製造方法 |
| JP2006310769A (ja) * | 2005-02-02 | 2006-11-09 | Internatl Rectifier Corp | Ｉｉｉ族窒化物一体化ショットキおよび電力素子 |
| JP4768996B2 (ja) * | 2005-02-14 | 2011-09-07 | 富士通株式会社 | 電界効果型トランジスタとその製造方法 |
| US7821030B2 (en) | 2005-03-02 | 2010-10-26 | Panasonic Corporation | Semiconductor device and method for manufacturing the same |
| JP2006245317A (ja) * | 2005-03-03 | 2006-09-14 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP5214094B2 (ja) * | 2005-03-07 | 2013-06-19 | 富士通株式会社 | 電界効果型トランジスタとその製造方法 |
| JP4282625B2 (ja) * | 2005-03-10 | 2009-06-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP4912604B2 (ja) * | 2005-03-30 | 2012-04-11 | 住友電工デバイス・イノベーション株式会社 | 窒化物半導体ｈｅｍｔおよびその製造方法。 |
| EP1901342A4 (en) * | 2005-06-10 | 2009-07-22 | Nec Corp | FIELD EFFECT TRANSISTOR |
| US7863648B2 (en) * | 2005-06-10 | 2011-01-04 | Nec Corporation | Field effect transistor |
| WO2007007589A1 (ja) * | 2005-07-08 | 2007-01-18 | Nec Corporation | 電界効果トランジスタおよびその製造方法 |
| JP4730529B2 (ja) | 2005-07-13 | 2011-07-20 | サンケン電気株式会社 | 電界効果トランジスタ |
| US20070018199A1 (en) * | 2005-07-20 | 2007-01-25 | Cree, Inc. | Nitride-based transistors and fabrication methods with an etch stop layer |
| JP4897948B2 (ja) * | 2005-09-02 | 2012-03-14 | 古河電気工業株式会社 | 半導体素子 |
| JP4799965B2 (ja) * | 2005-09-06 | 2011-10-26 | 日本電信電話株式会社 | 窒化物半導体を用いたヘテロ構造電界効果トランジスタ |
| JP2007088252A (ja) * | 2005-09-22 | 2007-04-05 | Toyoda Gosei Co Ltd | 電界効果トランジスタ |
| JP5125512B2 (ja) * | 2005-09-30 | 2013-01-23 | 日本電気株式会社 | 電界効果トランジスタ |
| JP2007150282A (ja) * | 2005-11-02 | 2007-06-14 | Sharp Corp | 電界効果トランジスタ |
| JP2007157829A (ja) * | 2005-12-01 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP5162823B2 (ja) * | 2005-12-08 | 2013-03-13 | 三菱電機株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP4823671B2 (ja) * | 2005-12-13 | 2011-11-24 | 日本電信電話株式会社 | 窒化物半導体を用いたヘテロ構造電界効果トランジスタ |
| EP2325871B1 (en) | 2006-02-07 | 2014-06-04 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| JP5163129B2 (ja) * | 2006-02-10 | 2013-03-13 | 日本電気株式会社 | 半導体装置 |
| JP5560519B2 (ja) * | 2006-04-11 | 2014-07-30 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| JP2008034522A (ja) * | 2006-07-27 | 2008-02-14 | Oki Electric Ind Co Ltd | 電界効果トランジスタ |
| JP5186096B2 (ja) * | 2006-10-12 | 2013-04-17 | パナソニック株式会社 | 窒化物半導体トランジスタ及びその製造方法 |
| US8823057B2 (en) * | 2006-11-06 | 2014-09-02 | Cree, Inc. | Semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices |
| JP5300238B2 (ja) * | 2006-12-19 | 2013-09-25 | パナソニック株式会社 | 窒化物半導体装置 |
| JP5256618B2 (ja) * | 2007-02-19 | 2013-08-07 | サンケン電気株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP5512287B2 (ja) * | 2007-02-22 | 2014-06-04 | フォルシュングスフェアブント ベルリン エー ファウ | 半導体素子およびその製造方法 |
| JP5261946B2 (ja) * | 2007-02-26 | 2013-08-14 | サンケン電気株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP5200399B2 (ja) * | 2007-03-26 | 2013-06-05 | 富士通セミコンダクター株式会社 | Ｍｏｓトランジスタの製造方法 |
| US7800116B2 (en) * | 2007-03-29 | 2010-09-21 | Panasonic Corporation | Group III-nitride semiconductor device with a cap layer |
| US8318562B2 (en) * | 2007-04-02 | 2012-11-27 | University Of South Carolina | Method to increase breakdown voltage of semiconductor devices |
| JP2008277604A (ja) * | 2007-05-01 | 2008-11-13 | Oki Electric Ind Co Ltd | 電界効果トランジスタ |
| JP5420157B2 (ja) * | 2007-06-08 | 2014-02-19 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
| US8067776B2 (en) * | 2007-06-08 | 2011-11-29 | Nissan Motor Co., Ltd. | Method of manufacturing semiconductor device and semiconductor device manufactured thereof |
| JP5309532B2 (ja) | 2007-11-08 | 2013-10-09 | サンケン電気株式会社 | 窒化物系化合物半導体装置 |
| WO2009073866A1 (en) * | 2007-12-07 | 2009-06-11 | The Government Of The United States Of America, As Represented By The Secretary Of The Navy | Gate after diamond transistor |
| JP5345328B2 (ja) * | 2008-02-22 | 2013-11-20 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
| JP5499441B2 (ja) * | 2008-04-01 | 2014-05-21 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| JP2010016089A (ja) * | 2008-07-02 | 2010-01-21 | Nec Electronics Corp | 電界効果トランジスタ、その製造方法、及び半導体装置 |
| JP2010087274A (ja) * | 2008-09-30 | 2010-04-15 | Sanken Electric Co Ltd | 半導体装置 |
| JP5608322B2 (ja) | 2008-10-21 | 2014-10-15 | パナソニック株式会社 | 双方向スイッチ |
| JP5653607B2 (ja) * | 2008-11-26 | 2015-01-14 | 古河電気工業株式会社 | ＧａＮ系電界効果トランジスタおよびその製造方法 |
| JP2010219117A (ja) | 2009-03-13 | 2010-09-30 | Toshiba Corp | 半導体装置 |
| JP5531432B2 (ja) * | 2009-03-27 | 2014-06-25 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP5531434B2 (ja) * | 2009-03-31 | 2014-06-25 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP5472293B2 (ja) | 2009-04-20 | 2014-04-16 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP5558196B2 (ja) * | 2010-05-07 | 2014-07-23 | トヨタ自動車株式会社 | Ｈｆｅｔ |
| JP5663967B2 (ja) * | 2010-06-01 | 2015-02-04 | 住友電気工業株式会社 | 半導体装置 |
| JP2012019069A (ja) * | 2010-07-08 | 2012-01-26 | Toshiba Corp | 電界効果トランジスタおよび電界効果トランジスタの製造方法 |
| JP5457292B2 (ja) | 2010-07-12 | 2014-04-02 | パナソニック株式会社 | 窒化物半導体装置 |
| CN101924129B (zh) * | 2010-07-20 | 2013-01-30 | 西安能讯微电子有限公司 | 一种场效应晶体管 |
| KR101652403B1 (ko) * | 2010-08-13 | 2016-08-31 | 삼성전자주식회사 | 전력 전자소자 및 그 제조방법 |
| JP5751404B2 (ja) * | 2010-08-23 | 2015-07-22 | サンケン電気株式会社 | 半導体装置 |
| JP2012109492A (ja) * | 2010-11-19 | 2012-06-07 | Sanken Electric Co Ltd | 化合物半導体装置 |
| JP2014078537A (ja) * | 2011-02-15 | 2014-05-01 | Sharp Corp | 横型半導体装置 |
| JP5776217B2 (ja) * | 2011-02-24 | 2015-09-09 | 富士通株式会社 | 化合物半導体装置 |
| JP5804802B2 (ja) * | 2011-06-30 | 2015-11-04 | トランスフォーム・ジャパン株式会社 | 半導体装置及びその製造方法 |
| WO2013036593A1 (en) | 2011-09-06 | 2013-03-14 | Sensor Electronic Technology, Inc. | Semiconductor device with low-conducting field-controlling element |
| JP5979836B2 (ja) | 2011-09-09 | 2016-08-31 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| US8772833B2 (en) * | 2011-09-21 | 2014-07-08 | Electronics And Telecommunications Research Institute | Power semiconductor device and fabrication method thereof |
| KR101616157B1 (ko) * | 2011-09-21 | 2016-04-27 | 한국전자통신연구원 | 전력 반도체 소자 및 그 제조 방법 |
| JP2013143503A (ja) * | 2012-01-11 | 2013-07-22 | Advanced Power Device Research Association | 半導体装置及び半導体装置の製造方法 |
| US9443941B2 (en) * | 2012-06-04 | 2016-09-13 | Infineon Technologies Austria Ag | Compound semiconductor transistor with self aligned gate |
| JP6075003B2 (ja) * | 2012-10-22 | 2017-02-08 | 富士通株式会社 | トランジスタの制御回路及び電源装置 |
| JP2014165280A (ja) * | 2013-02-22 | 2014-09-08 | Toshiba Corp | 半導体装置 |
| JP6186832B2 (ja) * | 2013-04-18 | 2017-08-30 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP6291997B2 (ja) * | 2013-06-13 | 2018-03-14 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2015050335A (ja) * | 2013-09-02 | 2015-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9590048B2 (en) * | 2013-10-31 | 2017-03-07 | Infineon Technologies Austria Ag | Electronic device |
| US9673286B2 (en) * | 2013-12-02 | 2017-06-06 | Infineon Technologies Americas Corp. | Group III-V transistor with semiconductor field plate |
| US9379228B2 (en) * | 2014-11-20 | 2016-06-28 | Raytheon Company | Heterojunction field effect transistor (HFET) variable gain amplifier having variable transconductance |
| JP2017054960A (ja) * | 2015-09-10 | 2017-03-16 | 株式会社東芝 | 半導体装置 |
| JP6640687B2 (ja) * | 2016-09-09 | 2020-02-05 | 株式会社東芝 | 半導体装置 |
| CN109786233B (zh) * | 2019-01-17 | 2021-01-12 | 中国电子科技集团公司第十三研究所 | 非对称表面沟道场效应晶体管的制备方法及功率器件 |
| CN109786256B (zh) | 2019-01-17 | 2021-05-04 | 中国电子科技集团公司第十三研究所 | 自对准表面沟道场效应晶体管的制备方法及功率器件 |
| JP7367440B2 (ja) | 2019-10-04 | 2023-10-24 | 住友電気工業株式会社 | 高電子移動度トランジスタの製造方法及び高電子移動度トランジスタ |
| CN114930509A (zh) * | 2020-01-10 | 2022-08-19 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| CN115552631B (zh) * | 2020-05-13 | 2024-02-06 | 新唐科技日本株式会社 | 功率放大用半导体装置 |
| CN114023818A (zh) * | 2020-07-08 | 2022-02-08 | 英诺赛科（珠海）科技有限公司 | 电子装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2503616B2 (ja) * | 1988-12-27 | 1996-06-05 | 日本電気株式会社 | 半導体装置 |
| JP3097637B2 (ja) * | 1997-12-08 | 2000-10-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3111985B2 (ja) | 1998-06-16 | 2000-11-27 | 日本電気株式会社 | 電界効果型トランジスタ |
| JP2000286428A (ja) * | 1999-03-31 | 2000-10-13 | Nec Corp | 電界効果トランジスタ |
| US6639255B2 (en) * | 1999-12-08 | 2003-10-28 | Matsushita Electric Industrial Co., Ltd. | GaN-based HFET having a surface-leakage reducing cap layer |
| JP2001189324A (ja) * | 1999-12-28 | 2001-07-10 | Ricoh Co Ltd | 半導体装置 |
| JP2002222860A (ja) | 2001-01-29 | 2002-08-09 | Sony Corp | 半導体装置の作成方法 |
| JP4663156B2 (ja) | 2001-05-31 | 2011-03-30 | 富士通株式会社 | 化合物半導体装置 |
| US6933544B2 (en) * | 2003-01-29 | 2005-08-23 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| EP2560210B1 (en) * | 2003-09-24 | 2018-11-28 | Nissan Motor Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
2003
- 2003-01-07 JP JP2003000842A patent/JP4385206B2/ja not_active Expired - Fee Related
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101422322B1 (ko) | 2010-09-02 | 2014-07-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
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| WO2004061978A1 (ja) | 2004-07-22 |
| US7256432B2 (en) | 2007-08-14 |
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