JP6186832B2 - 化合物半導体装置及びその製造方法 - Google Patents

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Description

本発明は、化合物半導体装置及びその製造方法等に関する。
化合物半導体装置、特にＧａＮ等の窒化物の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）を用いた高出力高周波用デバイスでは、ゲート電極の周辺に高い電界が印加されやすい。この電界により加速された電子の一部がトラップに遷移及び捕獲されると、この電子が空乏層を押し広げ、電流を低下させる。トラップは、シリコン窒化膜等のパッシベーション膜と化合物半導体層との界面、並びにパッシベーション膜の内部及び表面に存在することが知られている。そして、この現象は窒化物半導体デバイスに特有のものであり、電流コラプスとよばれる。電流コラプスは、増幅器の出力及び効率等の出力特性を低下させる。また、ゲート電極の構造がオーバーハング型となっている場合、トラップの存在によってオフ時に空乏層が広がりにくくなるため、ゲートリーク電流が増大しやすい。
特開２０１１−１９２７１９号公報
本発明の目的は、より一層電流コラプスを抑制することができる化合物半導体装置及びその製造方法を提供することにある。
化合物半導体装置の一態様には、基板と、前記基板上方に形成された窒化物の化合物半導体積層構造と、前記化合物半導体積層構造を覆うパッシベーション膜と、前記化合物半導体積層構造上方に形成されたゲート電極、ソース電極及びドレイン電極と、Ｓｉ−Ｃ結合を含有し、前記ソース電極と前記ドレイン電極との間において、前記化合物半導体積層構造の上面の少なくとも一部又は前記パッシベーション膜の上面の少なくとも一部と接する部分を有するＳｉ−Ｃ結合含有膜と、が設けられている。前記Ｓｉ−Ｃ結合含有膜及び前記パッシベーション膜は、前記ゲート電極のドレイン端直下の部分を有し、前記Ｓｉ−Ｃ結合含有膜は、前記ゲート電極のドレイン端直下で前記化合物半導体積層構造の上面と接する。前記Ｓｉ−Ｃ結合含有膜は、前記ゲート電極又は前記ドレイン電極の少なくとも一方から電気的に絶縁されている。
化合物半導体装置の製造方法の一態様では、基板上方に窒化物の化合物半導体積層構造を形成し、前記化合物半導体積層構造を覆うパッシベーション膜を形成し、前記化合物半導体積層構造上方にゲート電極、ソース電極及びドレイン電極を形成し、Ｓｉ−Ｃ結合を含有し、前記ソース電極と前記ドレイン電極との間において、前記化合物半導体積層構造の上面の少なくとも一部又は前記パッシベーション膜の上面の少なくとも一部と接する部分を有するＳｉ−Ｃ結合含有膜を形成する。前記Ｓｉ−Ｃ結合含有膜及び前記パッシベーション膜は、前記ゲート電極のドレイン端直下の部分を有し、前記Ｓｉ−Ｃ結合含有膜は、前記ゲート電極のドレイン端直下で前記化合物半導体積層構造の上面と接する。前記Ｓｉ−Ｃ結合含有膜は、前記ゲート電極又は前記ドレイン電極の少なくとも一方から電気的に絶縁されている。
上記の化合物半導体装置等によれば、Ｓｉ−Ｃ結合含有膜が形成されているため、より一層電流コラプスを抑制することができる。
第１の実施形態に係る化合物半導体装置の構造を示す断面図である。 第１の実施形態に係る化合物半導体装置のレイアウトを示す図である。 第１の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。 図２Ａに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。 図２Ｂに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。 参考例の構造を示す断面図である。 パルスＩＶ特性を示す図である。 ゲート−ドレイン間逆方向ＩＶ特性を示す図である。 第２の実施形態に係る化合物半導体装置の構造を示す断面図である。 第２の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。 図７Ａに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。 第３の実施形態に係る化合物半導体装置の構造を示す断面図である。 第４の実施形態に係る化合物半導体装置の構造を示す断面図である。 第４の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。 図１０Ａに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。 図１０Ｂに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。 第５の実施形態に係る化合物半導体装置の構造を示す断面図である。 第５の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。 第６の実施形態に係る化合物半導体装置の構造を示す断面図である。 第７〜第９の実施形態に係る化合物半導体装置の構造を示す断面図である。 第１０〜第１２の実施形態に係る化合物半導体装置の構造を示す断面図である。 第１３〜第１５の実施形態に係る化合物半導体装置の構造を示す断面図である。 第１６〜第１８の実施形態に係る化合物半導体装置の構造を示す断面図である。 第１９の実施形態に係るディスクリートパッケージを示す図である。 第２０の実施形態に係るＰＦＣ回路を示す結線図である。 第２１の実施形態に係る電源装置を示す結線図である。 第２２の実施形態に係る増幅器を示す結線図である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１Ａは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第１の実施形態では、図１Ａに示すように、例えば半絶縁性のＳｉＣ基板等の基板１１上に、バッファ層１２ａ、電子走行層１２ｂ、電子供給層１２ｃ及び表面層１２ｄが形成されている。バッファ層１２ａ、電子走行層１２ｂ、電子供給層１２ｃ及び表面層１２ｄが窒化物の化合物半導体積層構造１２に含まれる。バッファ層１２ａ及び電子走行層１２ｂは、例えば意図的な不純物のドーピングが行われていないＧａＮ層（ｉ−ＧａＮ層）であり、これらの総厚は３μｍ程度である。バッファ層１２ａは、基板１１の表面に存在する格子欠陥の電子走行層１２ｂへの伝播を防止している。電子供給層１２ｃは、例えばｎ型のＡｌＧａＮ層（ｎ−ＡｌＧａＮ層）であり、その厚さは１０ｎｍ程度である。表面層１２ｄは、例えばｎ型のＧａＮ層（ｎ−ＧａＮ層）であり、その厚さは１０ｎｍ以下である。電子走行層１２ｂの電子供給層１２ｃとの近傍に２次元電子ガス（２ＤＥＧ）が存在する。
また、活性領域を画定する素子分離領域１８がバッファ層１２ａ、電子走行層１２ｂ、電子供給層１２ｃ及び表面層１２ｄの周囲に形成されている。表面層１２ｄには、電子供給層１２ｃを露出するリセス３１ｓ及び３１ｄが形成されており、リセス３１ｓにソース電極１４ｓが形成され、リセス３１ｄにドレイン電極１４ｄが形成されている。更に、表面層１２ｄ、ソース電極１４ｓ及びドレイン電極１４ｄを覆うＳｉ−Ｃ結合含有膜１１６及びパッシベーション膜１７が形成されている。Ｓｉ−Ｃ結合含有膜１１６としては、例えばＳｉ−Ｃ結合を含むＳｉＯＣ膜が用いられ、その厚さは、例えば１０ｎｍ程度である。パッシベーション膜１７としては、例えばシリコン窒化膜が用いられ、その厚さは、例えば４０ｎｍ程度である。パッシベーション膜１７及びＳｉ−Ｃ結合含有膜１１６には、ソース電極１４ｓ及びドレイン電極１４ｄの間において、開口部３３が形成されている。そして、開口部３３を介して表面層１２ｄと接するゲート電極１３がパッシベーション膜１７上に形成されている。また、ゲート電極１３を覆う絶縁膜１５がパッシベーション膜１７上に形成されている。絶縁膜１５、パッシベーション膜１７及びＳｉ−Ｃ結合含有膜１１６に、ソース電極１４ｓの一部を露出する開口部３２が形成されており、絶縁膜１５上に、開口部３２を介してソース電極１４ｓに接続されたフィールドプレート１９が形成されている。フィールドプレート１９は、ゲート電極１３の上方を通過し、平面視で、ゲート電極１３とドレイン電極１４ｄとの間まで延在している。フィールドプレート１９はソースウォールとよばれることもある。例えば、ソース電極１４ｓ及びフィールドプレート１９は接地される。
このように構成されたＧａＮ系ＨＥＭＴでは、Ｓｉ−Ｃ結合含有膜１１６がパッシベーション膜１７と表面層１２ｄとの間に形成されているため、特に表面層１２ｄの上面近傍におけるダングリングボンドに伴うトラップが著しく低減される。このため、電流コラプス及びリーク電流が抑制される。
図１Ａはディスクリートの形態を示しているが、マルチフィンガーゲート構造が採用されている場合、基板１１の表面側から見たレイアウトは、例えば図１Ｂのようになる。つまり、ゲート電極１３、ソース電極１４ｓ及びドレイン電極１４ｄの平面形状が櫛歯状となっており、ソース電極１４ｓ及びドレイン電極１４ｄが交互に配置されている。そして、複数のゲート電極１３が互いに共通接続され、複数のソース電極１４ｓが互いに共通接続され、複数のドレイン電極１４ｄが互いに共通接続されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図２Ａ乃至図２Ｃは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
先ず、図２Ａ（ａ）に示すように、例えば半絶縁性のＳｉＣ基板等の基板１１上に、例えば有機金属気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により、バッファ層１２ａ、電子走行層１２ｂ、電子供給層１２ｃ及び表面層１２ｄをエピタキシャル成長させる。バッファ層１２ａ、電子走行層１２ｂ、電子供給層１２ｃ及び表面層１２ｄが化合物半導体積層構造１２に含まれる。
次いで、図２Ａ（ｂ）に示すように、化合物半導体積層構造１２に向けて選択的にＡｒを注入することにより、活性領域を画定する素子分離領域１８を化合物半導体積層構造１２及び基板１１の表層部に形成する。
その後、図２Ａ（ｃ）に示すように、ソース電極を形成する予定の領域、及びドレイン電極を形成する予定の領域に開口部２１ａを有するレジストパターン２１を化合物半導体積層構造１２上に形成する。
続いて、図２Ａ（ｄ）に示すように、レジストパターン２１をマスクとして用い、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いたドライエッチングを表面層１２ｄに対して行うことにより、表面層１２ｄにリセス３１ｓ及び３１ｄを形成する。なお、リセス３１ｓ及び３１ｄの深さに関し、表面層１２ｄの一部を残してもよく、また、電子供給層１２ｃの一部を除去してもよい。つまり、リセス３１ｓ及び３１ｄの深さは表面層１２ｄの厚さと一致している必要はない。
次いで、図２Ａ（ｅ）に示すように、リセス３１ｓ内にソース電極１４ｓを形成し、リセス３１ｄ内にドレイン電極１４ｄを形成する。ソース電極１４ｓ及びドレイン電極１４ｄの形成に当たっては、例えば、先ず、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＡｌ層を形成する。Ｔｉ層の厚さは２０ｎｍ程度、Ａｌ層の厚さは２００ｎｍ程度とする。そして、リセス３１ｓ及び３１ｄの形成に用いたレジストパターン２１を、その上のＴｉ層及びＡｌ層と共に除去する。つまり、ソース電極１４ｓ及びドレイン電極１４ｄの形成では、例えば蒸着及びリフトオフの技術を用いる。その後、５５０℃程度での熱処理を行うことにより、ソース電極１４ｓ及びドレイン電極１４ｄと化合物半導体積層構造１２の表面（電子供給層１２ｃの表面）との間をオーミックコンタクトさせる。なお、リフトオフに用いるレジストパターンをリセス３１ｓ及び３１ｄの形成に用いたレジストパターン２１とは異ならせてもよい。例えば、庇構造レジストを用いてもよい。
続いて、図２Ｂ（ｆ）に示すように、表面層１２ｄ、ソース電極１４ｓ、ドレイン電極１４ｄ及び素子分離領域１８を覆うＳｉ−Ｃ結合含有膜１１６を形成する。Ｓｉ−Ｃ結合含有膜１１６の形成では、例えば、化学合成スピンオングラス（ＳＯＧ：spin on glass）剤の塗布及びキュアを行う。化学合成ＳＯＧ剤には、シランカップリング剤、シラノール、シロキサン等が含有されている。化学合成ＳＯＧ剤の塗布では、例えば、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ：propylene glycol monomethyl ether acetate）で希釈したＰＴＳ（ハネウェル社製）のスピンコートを行う。また、キュアの温度は、例えば３５０℃程度とする。
次いで、図２Ｂ（ｇ）に示すように、Ｓｉ−Ｃ結合含有膜１１６上にパッシベーション膜１７を形成する。パッシベーション膜１７としては、例えばプラズマＣＶＤ法により、窒化珪素（ＳｉＮ）膜を形成する。
その後、図２Ｂ（ｈ）に示すように、ゲート電極用の開口部を形成する予定の領域に開口部２３ａを有するレジストパターン２３をパッシベーション膜１７上に形成する。レジストパターン２３の材料としては、例えば住友化学株式会社製のＰＦＩ−３２を用いる。また、開口部２３ａを形成する際の露光では紫外線露光を行い、現像液としては、例えば東京応化工業株式会社製のＮＭＤ−Ｗを用いる。そして、レジストパターン２３をマスクとしたドライエッチングを行うことにより、パッシベーション膜１７及びＳｉ−Ｃ結合含有膜１１６に開口部３３を形成する。このドライエッチングでは、例えばＳＦ6ガスを用いる。開口部３３の幅は、例えば６００ｎｍ程度とする。開口部３３の形成後には、レジストパターン２３を除去する。
続いて、図２Ｂ（ｉ）に示すように、ゲート電極用の開口部２４ａを有するレジストパターン２４、及び開口部２４ａより狭い開口部２５ａを有するレジストパターン２５をパッシベーション膜１７上に形成する。レジストパターン２４の材料としては、例えばポリメチルグルタルイミド（ＰＭＧＩ）（例えば、米国マイクロケム社製）を用い、レジストパターン２５の材料としては、例えば住友化学株式会社製のＰＦＩ−３２を用いる。また、開口部２４ａ及び２５ａを形成する際の露光では紫外線露光を用い、現像液としては、例えば東京応化工業株式会社製のＮＭＤ−Ｗを用いる。開口部２５ａの幅は、例えば１．５μｍ程度とする。これらの処理により、庇構造の多層レジストが得られる。
次いで、図２Ｃ（ｊ）に示すように、開口部３３を介して表面層１２ｄと接するゲート電極１３をパッシベーション膜１７上に形成する。ゲート電極１３の形成に当たっては、例えば、蒸着法によりＮｉ層を形成し、その上に蒸着法によりＡｕ層を形成する。Ｎｉ層の厚さは１０ｎｍ程度、Ａｕ層の厚さは３００ｎｍ程度とする。
その後、図２Ｃ（ｋ）に示すように、加温した有機溶剤を用いてレジストパターン２４及び２５を、その上のＮｉ層及びＡｕ層と共に除去する。つまり、ゲート電極１３の形成でも、例えば蒸着及びリフトオフの技術を用いる。続いて、パッシベーション膜１７上にゲート電極１３を覆う絶縁膜１５を形成する。絶縁膜１５としては、例えばプラズマＣＶＤ法により、窒化珪素（ＳｉＮ）膜を形成する。
次いで、図２Ｃ（ｌ）に示すように、絶縁膜１５、パッシベーション膜１７及びＳｉ−Ｃ結合含有膜１１６に、ソース電極１４ｓの一部を露出する開口部３２を形成する。その後、開口部３２を介してソース電極１４ｓに接続されるフィールドプレート１９を絶縁膜１５上に、例えばＡｕメッキ法を用いて形成する。
そして、必要に応じて保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
このような方法で製造されたＧａＮ系ＨＥＭＴでは、Ｓｉ−Ｃ結合含有膜１１６が化学合成ＳＯＧ剤を用いて形成されているため、表面層１２ｄに含まれるＧａとＳｉ−Ｃ結合含有膜１１６に含まれるＳｉとの間にＯが介在する結合が存在する。つまり、「Ｇａ−Ｏ−Ｓｉ」で表される結合が存在する。これは、シランカップリング剤の作用による。この結合の存在は、例えばＸ線光電子分光（ＸＰＳ：X-ray photoelectron spectroscopy）により確認することができる。そして、この結合の生成に伴って、表面層１２ｄの上面近傍におけるダングリングボンドが効果的に消滅する。従って、電流コラプス及びリーク電流が効果的に抑制される。また、Ｓｉ−Ｃ結合含有膜１１６にメチル基が含まれており、水酸基が含まれていることもある。化学合成ＳＯＧ剤を用いて形成されたＳｉ−Ｃ結合含有膜１１６自体には実質的にダングリングボンドが含まれていない。
第１の実施形態の特性を図３に示すＳｉ−Ｃ結合含有膜１１６を含まない参考例の特性と比較すると、図４及び図５に示すような相違が生じる。図４（ａ）は参考例のパルスＩＶ特性を示し、図４（ｂ）は第１の実施形態のパルスＩＶ特性を示している。図４（ａ）及び（ｂ）の横軸はドレイン電圧を示し、縦軸はソース−ドレイン間電流を示している。図４（ａ）及び（ｂ）中の実線はドレイン電圧を１０Ｖとしたときの特性を示し、破線は
ドレイン電圧を２０Ｖとしたときの特性を示している。図４（ａ）及び図４（ｂ）を互いに比較すると、第１の実施形態において電流コラプスが抑制されていることが明確である。また、図５は参考例及び第１の実施形態のゲート−ドレイン間逆方向ＩＶ特性を示している。第１の実施形態においてリーク電流が抑制されていることが明確である。
（第２の実施形態）
次に、第２の実施形態について説明する。図６は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第２の実施形態では、図６に示すように、Ｓｉ−Ｃ結合含有膜１１６が形成されておらず、Ｓｉ−Ｃ結合含有膜２１６がパッシベーション膜１７の上面上に形成されている。他の構成は第１の実施形態と同様である。
このように構成されたＧａＮ系ＨＥＭＴでは、Ｓｉ−Ｃ結合含有膜２１６がパッシベーション膜１７の上面上に形成されているため、特にパッシベーション膜１７の上面近傍におけるダングリングボンドに伴うトラップが著しく低減される。このため、電流コラプス及びリーク電流が抑制される。
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図７Ａ乃至図７Ｂは、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
先ず、第１の実施形態と同様にしてソース電極１４ｓ及びドレイン電極１４ｄの形成までの処理を行う（図２Ａ（ｅ））。次いで、図７Ａ（ａ）に示すように、表面層１２ｄ、ソース電極１４ｓ、ドレイン電極１４ｄ及び素子分離領域１８を覆うパッシベーション膜１７を形成する。
その後、図７Ａ（ｂ）に示すように、Ｓｉ−Ｃ結合含有膜２１６をパッシベーション膜１７上に形成する。Ｓｉ−Ｃ結合含有膜２１６の形成では、例えば、第１の実施形態におけるＳｉ−Ｃ結合含有膜１１６の形成と同様に、化学合成ＳＯＧ剤の塗布及びキュアを行う。
続いて、図７Ａ（ｃ）に示すように、ゲート電極用の開口部を形成する予定の領域に開口部２３ａを有するレジストパターン２３をＳｉ−Ｃ結合含有膜２１６上に形成する。そして、レジストパターン２３をマスクとしたドライエッチングを行うことにより、Ｓｉ−Ｃ結合含有膜２１６及びパッシベーション膜１７に開口部３３を形成する。開口部３３の形成後には、レジストパターン２３を除去する。
次いで、図７Ａ（ｄ）に示すように、ゲート電極用の開口部２４ａを有するレジストパターン２４、及び開口部２４ａより狭い開口部２５ａを有するレジストパターン２５をＳｉ−Ｃ結合含有膜２１６上に形成する。
その後、図７Ｂ（ｅ）に示すように、開口部３３を介して表面層１２ｄと接するゲート電極１３をＳｉ−Ｃ結合含有膜２１６上に形成する。
続いて、図７Ｂ（ｆ）に示すように、加温した有機溶剤を用いてレジストパターン２４及び２５を、その上のＮｉ層及びＡｕ層と共に除去する。次いで、Ｓｉ−Ｃ結合含有膜２１６上にゲート電極１３を覆う絶縁膜１５を形成する。
その後、図７Ｂ（ｇ）に示すように、絶縁膜１５、Ｓｉ−Ｃ結合含有膜２１６及びパッシベーション膜１７に、ソース電極１４ｓの一部を露出する開口部３２を形成する。続いて、開口部３２を介してソース電極１４ｓに接続されるフィールドプレート１９を絶縁膜１５上に形成する。
そして、必要に応じて保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
このような方法で製造されたＧａＮ系ＨＥＭＴでは、Ｓｉ−Ｃ結合含有膜２１６が化学合成ＳＯＧ剤を用いて形成されているため、パッシベーション膜１７に含まれるＳｉとＳｉ−Ｃ結合含有膜２１６に含まれるＳｉとの間にＯが介在する結合が存在する。つまり、「Ｓｉ−Ｏ−Ｓｉ」で表される結合が存在する。この結合の存在は、例えばＸＰＳにより確認することができる。そして、この結合の生成に伴って、パッシベーション膜１７の上面近傍におけるダングリングボンドが効果的に消滅する。従って、電流コラプス及びリーク電流が効果的に抑制される。また、Ｓｉ−Ｃ結合含有膜２１６にメチル基が含まれており、水酸基が含まれていることもある。
（第３の実施形態）
次に、第３の実施形態について説明する。図８は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第３の実施形態では、図８に示すように、パッシベーション膜１７の上面上にＳｉ−Ｃ結合含有膜２１６が形成されている。他の構成は第１の実施形態と同様である。つまり、第１の実施形態と第２の実施形態とが組み合わされている。
このように構成されたＧａＮ系ＨＥＭＴでは、第１の実施形態、第２の実施形態と比較して、電流コラプス及びリーク電流がより一層抑制される。
第３の実施形態に係る化合物半導体装置を製造するためには、第１の実施形態と第２の実施形態とを組み合わせればよい。
（第４の実施形態）
次に、第４の実施形態について説明する。図９は、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第４の実施形態では、図９に示すように、Ｓｉ−Ｃ結合含有膜１１６が形成されておらず、Ｓｉ−Ｃ結合含有膜４１６が表面層１２ｄの一部の上面上に形成されている。Ｓｉ−Ｃ結合含有膜４１６は、開口部３３よりもドレイン電極１４ｄ側では、平面視で、開口部３３からフィールドプレート１９のドレイン電極１４ｄ側の端部とドレイン電極１４ｄとの間の位置まで延在している。Ｓｉ−Ｃ結合含有膜４１６は、開口部３３よりもソース電極１４ｓ側では、平面視で、開口部３３からゲート電極１３のソース電極１４ｓ側の端部とソース電極１４ｓとの間の位置まで延在している。他の構成は第１の実施形態と同様である。
このように構成されたＧａＮ系ＨＥＭＴでは、Ｓｉ−Ｃ結合含有膜４１６がパッシベーション膜１７と表面層１２ｄとの間の一部に形成されているため、特に表面層１２ｄの上面近傍におけるダングリングボンドに伴うトラップが著しく低減される。第１の実施形態と比較すると、トラップを低減する効果は若干低いが、電流コラプスは十分に抑制される。これは、特に高い電界が印加される領域はゲート電極１３のドレイン電極１４ｄ側の端部の下方、及びフィールドプレート１９のドレイン電極１４ｄ側の端部の下方であり、これらの領域にＳｉ−Ｃ結合含有膜４１６が位置しているためである。
また、第１の実施形態では、Ｓｉ−Ｃ結合含有膜１１６がゲート電極１３及びドレイン電極１４ｄに接しているため、ゲート電極１３及びドレイン電極１４ｄ間に印加された電圧によってはＳｉ−Ｃ結合含有膜１１６の耐圧が不足する虞がある。これは、パッシベーション膜１７と比較してＳｉ−Ｃ結合含有膜１１６の耐圧が低いためである。これに対し、第４の実施形態では、Ｓｉ−Ｃ結合含有膜４１６がドレイン電極１４ｄから離間している。つまり、Ｓｉ−Ｃ結合含有膜４１６がドレイン電極１４ｄから電気的に絶縁されている。このため、第１の実施形態と比較して高い耐圧を確保することが可能である。Ｓｉ−Ｃ結合含有膜４１６がゲート電極１３から電気的に絶縁されている場合にも、高い耐圧を確保することができる。
次に、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図１０Ａ乃至図１０Ｃは、第４の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
先ず、第１の実施形態と同様にしてソース電極１４ｓ及びドレイン電極１４ｄの形成までの処理を行う（図２Ａ（ｅ））。次いで、図１０Ａ（ａ）に示すように、表面層１２ｄ、ソース電極１４ｓ、ドレイン電極１４ｄ及び素子分離領域１８を覆うＳｉ−Ｃ結合含有膜４１６ａを形成する。Ｓｉ−Ｃ結合含有膜４１６ａの形成では、例えば、第１の実施形態におけるＳｉ−Ｃ結合含有膜１１６の形成と同様に、化学合成ＳＯＧ剤の塗布及びキュアを行う。
その後、図１０Ａ（ｂ）に示すように、Ｓｉ−Ｃ結合含有膜４１６を形成する予定の領域を覆い、他の領域を露出するレジストパターン２６をＳｉ−Ｃ結合含有膜４１６ａ上に形成する。続いて、レジストパターン２６をマスクとしたＳｉ−Ｃ結合含有膜４１６ａのドライエッチングを行うことにより、Ｓｉ−Ｃ結合含有膜４１６を形成する。このドライエッチングでは、例えば酸素を含有するガスを用いる。
次いで、図１０Ａ（ｃ）に示すように、レジストパターン２６を除去する。その後、Ｓｉ−Ｃ結合含有膜４１６、表面層１２ｄ、ソース電極１４ｓ、ドレイン電極１４ｄ及び素子分離領域１８を覆うパッシベーション膜１７を形成する。
続いて、図１０Ｂ（ｄ）に示すように、ゲート電極用の開口部を形成する予定の領域に開口部２３ａを有するレジストパターン２３をパッシベーション膜１７上に形成する。そして、レジストパターン２３をマスクとしたドライエッチングを行うことにより、パッシベーション膜１７及びＳｉ−Ｃ結合含有膜４１６に開口部３３を形成する。開口部３３の形成後には、レジストパターン２３を除去する。
次いで、図１０Ｂ（ｅ）に示すように、ゲート電極用の開口部２４ａを有するレジストパターン２４、及び開口部２４ａより狭い開口部２５ａを有するレジストパターン２５をパッシベーション膜１７上に形成する。
その後、図１０Ｂ（ｆ）に示すように、開口部３３を介して表面層１２ｄと接するゲート電極１３をパッシベーション膜１７上に形成する。
続いて、図１０Ｃ（ｇ）に示すように、加温した有機溶剤を用いてレジストパターン２４及び２５を、その上のＮｉ層及びＡｕ層と共に除去する。
次いで、図１０Ｃ（ｈ）に示すように、パッシベーション膜１７上にゲート電極１３を覆う絶縁膜１５を形成する。
その後、図１０Ｃ（ｉ）に示すように、絶縁膜１５及びパッシベーション膜１７に、ソース電極１４ｓの一部を露出する開口部３２を形成する。続いて、開口部３２を介してソース電極１４ｓに接続されるフィールドプレート１９を絶縁膜１５上に形成する。
そして、必要に応じて保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
このような方法で製造されたＧａＮ系ＨＥＭＴでは、Ｓｉ−Ｃ結合含有膜４１６が化学合成ＳＯＧ剤を用いて形成されているため、第１の実施形態と同様に、表面層１２ｄに含まれるＧａとＳｉ−Ｃ結合含有膜４１６に含まれるＳｉとの間にＯが介在する結合が存在する。つまり、「Ｇａ−Ｏ−Ｓｉ」で表される結合が存在する。そして、この結合の生成に伴って、表面層１２ｄの上面近傍におけるダングリングボンドが効果的に消滅する。従って、電流コラプス及びリーク電流が効果的に抑制される。
（第５の実施形態）
次に、第５の実施形態について説明する。図１１は、第５の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第５の実施形態では、図１１に示すように、Ｓｉ−Ｃ結合含有膜１１６が形成されておらず、Ｓｉ−Ｃ結合含有膜５１６がパッシベーション膜１７の一部の上面上に形成されている。Ｓｉ−Ｃ結合含有膜５１６は、開口部３３よりもドレイン電極１４ｄ側では、平面視で、開口部３３からフィールドプレート１９のドレイン電極１４ｄ側の端部とドレイン電極１４ｄとの間の位置まで延在している。Ｓｉ−Ｃ結合含有膜５１６は、開口部３３よりもソース電極１４ｓ側では、平面視で、開口部３３からゲート電極１３のソース電極１４ｓ側の端部とソース電極１４ｓとの間の位置まで延在している。他の構成は第１の実施形態と同様である。
このように構成されたＧａＮ系ＨＥＭＴでは、Ｓｉ−Ｃ結合含有膜５１６がパッシベーション膜１７の上面上の一部に形成されているため、特にパッシベーション膜１７の上面近傍におけるダングリングボンドに伴うトラップが著しく低減される。第２の実施形態と比較すると、トラップを低減する効果は低いが、第４の実施形態と同様に、電流コラプスは十分に抑制される。また、Ｓｉ−Ｃ結合含有膜５１６がドレイン電極１４ｄから電気的に絶縁されているため、第２の実施形態と比較して高い耐圧を確保することが可能である。Ｓｉ−Ｃ結合含有膜５１６がゲート電極１３から電気的に絶縁されている場合にも、高い耐圧を確保することができる。
次に、第５の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図１２は、第５の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
先ず、第２の実施形態と同様にしてパッシベーション膜１７の形成までの処理を行う（図７Ａ（ａ））。次いで、図１２（ａ）に示すように、Ｓｉ−Ｃ結合含有膜５１６ａをパッシベーション膜１７上に形成する。Ｓｉ−Ｃ結合含有膜５１６ａの形成では、例えば、第１の実施形態におけるＳｉ−Ｃ結合含有膜１１６の形成と同様に、化学合成ＳＯＧ剤の塗布及びキュアを行う。
その後、図１２（ｂ）に示すように、Ｓｉ−Ｃ結合含有膜５１６を形成する予定の領域を覆い、他の領域を露出するレジストパターン２６をＳｉ−Ｃ結合含有膜５１６ａ上に形成する。続いて、レジストパターン２６をマスクとしたＳｉ−Ｃ結合含有膜５１６ａのドライエッチングを行うことにより、Ｓｉ−Ｃ結合含有膜５１６を形成する。このドライエッチングでは、例えば酸素及びＳＦ6の混合エッチングガスを用いる。
続いて、図１２（ｃ）に示すように、レジストパターン２６を除去する。次いで、第１の実施形態と同様にして、開口部３３、レジストパターン２４、レジストパターン２５及びゲート電極１３を形成する。
その後、図１２（ｄ）に示すように、レジストパターン２４及び２５を除去する。続いて、第４の実施形態と同様にして、絶縁膜１５、開口部３２及びフィールドプレート１９を形成する。
そして、必要に応じて保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
このような方法で製造されたＧａＮ系ＨＥＭＴでは、Ｓｉ−Ｃ結合含有膜５１６が化学合成ＳＯＧ剤を用いて形成されているため、第２の実施形態と同様に、パッシベーション膜１７に含まれるＳｉとＳｉ−Ｃ結合含有膜５１６に含まれるＳｉとの間にＯが介在する結合が存在する。つまり、「Ｓｉ−Ｏ−Ｓｉ」で表される結合が存在する。そして、この結合の生成に伴って、パッシベーション膜１７の上面近傍におけるダングリングボンドが効果的に消滅する。従って、電流コラプス及びリーク電流が効果的に抑制される。
（第６の実施形態）
次に、第６の実施形態について説明する。図１３は、第６の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第６の実施形態では、図１３に示すように、Ｓｉ−Ｃ結合含有膜５１６がパッシベーション膜１７の一部の上面上に形成されている。他の構成は第４の実施形態と同様である。つまり、第４の実施形態と第５の実施形態とが組み合わされている。
このように構成されたＧａＮ系ＨＥＭＴでは、第４の実施形態、第５の実施形態と比較して、電流コラプス及びリーク電流がより一層抑制される。
第６の実施形態に係る化合物半導体装置を製造するためには、第４の実施形態と第５の実施形態とを組み合わせればよい。
（第７、第８、第９の実施形態）
次に、第７の実施形態、第８の実施形態、第９の実施形態について説明する。図１４（ａ）、（ｂ）、（ｃ）は、それぞれ、第７の実施形態、第８の実施形態、第９の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第７の実施形態では、図１４（ａ）に示すように、Ｓｉ−Ｃ結合含有膜１１６が形成されておらず、Ｓｉ−Ｃ結合含有膜７１６が表面層１２ｄの一部の上面上に形成されている。Ｓｉ−Ｃ結合含有膜７１６は、開口部３３よりもドレイン電極１４ｄ側では、平面視で、開口部３３からゲート電極１３のドレイン電極１４ｄ側の端部１３ｅとドレイン電極１４ｄとの間の位置まで延在している。Ｓｉ−Ｃ結合含有膜７１６は、開口部３３よりもソース電極１４ｓ側では、平面視で、開口部３３からゲート電極１３のソース電極１４ｓ側の端部とソース電極１４ｓとの間の位置まで延在している。他の構成は第１の実施形態と同様である。
第８の実施形態では、図１４（ｂ）に示すように、Ｓｉ−Ｃ結合含有膜１１６が形成されておらず、Ｓｉ−Ｃ結合含有膜８１６が表面層１２ｄの一部の上面上に形成されている。Ｓｉ−Ｃ結合含有膜８１６は、開口部３３よりもドレイン電極１４ｄ側では、平面視で、ゲート電極１３の下方に存在せず、端部１３ｅとフィールドプレート１９のドレイン電極１４ｄ側の端部１９ｅとの間の位置から、端部１９ｅとドレイン電極１４ｄとの間の位置まで延在している。Ｓｉ−Ｃ結合含有膜８１６は、開口部３３よりもソース電極１４ｓ側では、平面視で、開口部３３からゲート電極１３のソース電極１４ｓ側の端部とソース電極１４ｓとの間の位置まで延在している。他の構成は第１の実施形態と同様である。
第９の実施形態では、図１４（ｃ）に示すように、Ｓｉ−Ｃ結合含有膜１１６が形成されておらず、Ｓｉ−Ｃ結合含有膜９１６が表面層１２ｄの一部の上面上に形成されている。Ｓｉ−Ｃ結合含有膜９１６は、開口部３３よりもドレイン電極１４ｄ側では、平面視で、開口部３３から、端部１３ｅと端部１９ｅとの間の位置まで延在する部分、及び、端部１３ｅと端部１９ｅとの間の位置から、端部１９ｅとドレイン電極１４ｄとの間の位置まで延在する部分を有している。Ｓｉ−Ｃ結合含有膜９１６は、開口部３３よりもソース電極１４ｓ側では、開口部３３からゲート電極１３のソース電極１４ｓ側の端部とソース電極１４ｓとの間の位置まで延在している。他の構成は第１の実施形態と同様である。
第７の実施形態、第８の実施形態及び第９の実施形態によっても、電流コラプス及びリーク電流を抑制する効果及び高い耐圧を確保する効果を得ることができる。
上述のように、特に高い電界が印加される領域はゲート電極１３のドレイン電極１４ｄ側の端部の下方、及びフィールドプレート１９のドレイン電極１４ｄ側の端部の下方である。このため、いずれの実施形態においても、開口部３３よりもソース電極１４ｓ側のＳｉ−Ｃ結合含有膜が省略されていてもよい。また、特に高い電界が印加される領域のトラップを消滅させるためには、Ｓｉ−Ｃ結合含有膜に、ゲート電極１３のドレイン電極１４ｄ側の端部からゲート電極１３側及びドレイン電極１４ｄ側の両方向にそれぞれ０．５μｍ程度の幅をもつ部分が設けられていることが好ましい。同様に、Ｓｉ−Ｃ結合含有膜に、フィールドプレート１９のドレイン電極１４ｄ側の端部からゲート電極１３側及びドレイン電極１４ｄ側の両方向にそれぞれ０．５μｍ程度の幅をもつ部分が設けられていることが好ましい。
（第１０〜第１８の実施形態）
次に、第１０〜第１８の実施形態について説明する。図１５（ａ）、（ｂ）、（ｃ）は、それぞれ、第１０の実施形態、第１１の実施形態、第１２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。図１６（ａ）、（ｂ）、（ｃ）は、それぞれ、第１３の実施形態、第１４の実施形態、第１５の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。図１７（ａ）、（ｂ）、（ｃ）は、それぞれ、第１６の実施形態、第１７の実施形態、第１８の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
第１の実施形態では、ゲート電極１３が開口部３３を介して化合物半導体積層構造１２にショットキー接合しているのに対し、第１０の実施形態では、ゲート電極１３と化合物半導体積層構造１２との間にＳｉ−Ｃ結合含有膜１１６及びパッシベーション膜１７が介在しており、パッシベーション膜１７がゲート絶縁膜として機能する。つまり、開口部３３が形成されておらず、ＭＩＳ型構造が採用されている。他の構成は第１の実施形態と同様である。
このような第１０の実施形態によっても、第１の実施形態と同様に、電流コラプス及びリーク電流が効果的に抑制される。
パッシベーション膜１７の材料は特に限定されないが、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物が好ましく、特にＡｌ酸化物が好ましい。具体的には、ＳｉＮ、ＳｉＯ2、ＨｆＯ、Ａｌ2Ｏ3、ＡｌＮ等が用いられる。
第１１〜第１８の実施形態は、それぞれ、このようなＭＩＳ型構造を第２〜第９の実施形態に適用したものである。ＭＩＳ型構造に含まれるパッシベーション膜１７を得るためには、例えば、単に開口部３３の形成を省略すればよい。
（第１９の実施形態）
第１９の実施形態は、ＧａＮ系ＨＥＭＴのディスクリートパッケージに関する。図１８は、第１９の実施形態に係るディスクリートパッケージを示す図である。
第１９の実施形態では、図１８に示すように、第１〜第１８の実施形態のいずれかのＧａＮ系ＨＥＭＴのＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１４ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１４ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１３に接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第２０の実施形態）
次に、第２０の実施形態について説明する。第２０の実施形態は、ＧａＮ系ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１９は、第２０の実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第１８の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
（第２１の実施形態）
次に、第２１の実施形態について説明する。第２１の実施形態は、ＧａＮ系ＨＥＭＴを備えた電源装置に関する。図２０は、第２１の実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
一次側回路２６１には、第２０の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第１８の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第２２の実施形態）
次に、第２２の実施形態について説明する。第２２の実施形態は、ＧａＮ系ＨＥＭＴを備えた増幅器に関する。図２１は、第２２の実施形態に係る増幅器を示す結線図である。
増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第１８の実施形態のいずれかのＧａＮ系ＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等の窒化物を用いることができる。また、これらの混晶を用いることもできる。
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
基板として、ＳｉＣ基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。各層の厚さ及び材料等も上述の実施形態のものに限定されない。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
基板と、
前記基板上方に形成された窒化物の化合物半導体積層構造と、
前記化合物半導体積層構造を覆うパッシベーション膜と、
前記化合物半導体積層構造上方に形成されたゲート電極、ソース電極及びドレイン電極と、
Ｓｉ−Ｃ結合を含有し、前記ソース電極と前記ドレイン電極との間において、前記化合物半導体積層構造の上面の少なくとも一部又は前記パッシベーション膜の上面の少なくも一部と接する部分を有するＳｉ−Ｃ結合含有膜と、
を有することを特徴とする化合物半導体装置。
（付記２）
前記Ｓｉ−Ｃ結合含有膜は、厚さ方向において前記ゲート電極の前記ドレイン電極側の端部と前記化合物半導体積層構造との間に位置する部分を有することを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記化合物半導体積層構造はガリウム原子を含有し、
前記Ｓｉ−Ｃ結合含有膜と前記化合物半導体積層構造との間に、酸素原子を介したシリコン原子とガリウム原子との結合が存在することを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）
前記パッシベーション膜はシリコン原子を含有し、
前記Ｓｉ−Ｃ結合含有膜と前記パッシベーション膜との間に、酸素原子を介したシリコン原子とシリコン原子との結合が存在することを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
（付記５）
前記Ｓｉ−Ｃ結合含有膜は、前記ゲート電極又は前記ドレイン電極の少なくとも一方から電気的に絶縁されていることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
（付記６）
前記ソース電極に接続され、前記ゲート電極と前記ドレイン電極との間まで延在するフィールドプレートを有し、
前記Ｓｉ−Ｃ結合含有膜は、厚さ方向において前記フィールドプレートの前記ドレイン電極側の端部と前記化合物半導体積層構造との間に位置する部分を有することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
（付記７）
前記Ｓｉ−Ｃ結合含有膜は、メチル基を含有することを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
（付記８）
前記Ｓｉ−Ｃ結合含有膜は、水酸基を含有することを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。
（付記９）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
（付記１０）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
（付記１１）
基板上方に窒化物の化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造を覆うパッシベーション膜を形成する工程と、
前記化合物半導体積層構造上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
Ｓｉ−Ｃ結合を含有し、前記ソース電極と前記ドレイン電極との間において、前記化合物半導体積層構造の上面の少なくとも一部又は前記パッシベーション膜の上面の少なくも一部と接する部分を有するＳｉ−Ｃ結合含有膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
（付記１２）
前記Ｓｉ−Ｃ結合含有膜は、厚さ方向において前記ゲート電極の前記ドレイン電極側の端部と前記化合物半導体積層構造との間に位置する部分を有することを特徴とする付記１１に記載の化合物半導体装置の製造方法。
（付記１３）
前記Ｓｉ−Ｃ結合含有膜を形成する工程は、
化学合成スピンオングラス剤を塗布する工程と、
前記化学合成スピンオングラス剤をキュアする工程と、
を有することを特徴とする付記１１又は１２に記載の化合物半導体装置の製造方法。
（付記１４）
前記ソース電極に接続され、前記ゲート電極と前記ドレイン電極との間まで延在するフィールドプレートを形成する工程を有し、
前記Ｓｉ−Ｃ結合含有膜は、厚さ方向において前記フィールドプレートの前記ドレイン電極側の端部と前記化合物半導体積層構造との間に位置する部分を有することを特徴とする付記１１乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１５）
前記化合物半導体積層構造はガリウム原子を含有し、
前記Ｓｉ−Ｃ結合含有膜と前記化合物半導体積層構造との間に、酸素原子を介したシリコン原子とガリウム原子との結合が存在することを特徴とする付記１１乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１６）
前記パッシベーション膜はシリコン原子を含有し、
前記Ｓｉ−Ｃ結合含有膜と前記パッシベーション膜との間に、酸素原子を介したシリコン原子とシリコン原子との結合が存在することを特徴とする付記１１乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１７）
前記Ｓｉ−Ｃ結合含有膜は、前記ゲート電極又は前記ドレイン電極の少なくとも一方から電気的に絶縁されていることを特徴とする付記１１乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
１１：基板
１２：化合物半導体積層構造
１３：ゲート電極
１４ｓ：ソース電極
１４ｄ：ドレイン電極
１７：パッシベーション膜
１１６、２１６、４１６、５１６、７１６、８１６、９１６：Ｓｉ−Ｃ結合含有膜

Claims (7)

  1. 基板と、
    前記基板上方に形成された窒化物の化合物半導体積層構造と、
    前記化合物半導体積層構造を覆うパッシベーション膜と、
    前記化合物半導体積層構造上方に形成されたゲート電極、ソース電極及びドレイン電極と、
    Ｓｉ−Ｃ結合を含有し、前記ソース電極と前記ドレイン電極との間において、前記化合物半導体積層構造の上面の少なくとも一部又は前記パッシベーション膜の上面の少なくとも一部と接する部分を有するＳｉ−Ｃ結合含有膜と、
    を有し、
    前記Ｓｉ−Ｃ結合含有膜及び前記パッシベーション膜は、前記ゲート電極のドレイン端直下の部分を有し、
    前記Ｓｉ−Ｃ結合含有膜は、前記ゲート電極のドレイン端直下で前記化合物半導体積層構造の上面と接し、
    前記Ｓｉ−Ｃ結合含有膜は、前記ゲート電極又は前記ドレイン電極の少なくとも一方から電気的に絶縁されていることを特徴とする化合物半導体装置。
  2. 前記化合物半導体積層構造はガリウム原子を含有し、
    前記Ｓｉ−Ｃ結合含有膜と前記化合物半導体積層構造との間に、酸素原子を介したシリコン原子とガリウム原子との結合が存在することを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記パッシベーション膜はシリコン原子を含有し、
    前記Ｓｉ−Ｃ結合含有膜と前記パッシベーション膜との間に、酸素原子を介したシリコン原子とシリコン原子との結合が存在することを特徴とする請求項１又は２に記載の化合物半導体装置。
  4. 請求項１乃至３のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
  5. 請求項１乃至３のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
  6. 基板上方に窒化物の化合物半導体積層構造を形成する工程と、
    前記化合物半導体積層構造を覆うパッシベーション膜を形成する工程と、
    前記化合物半導体積層構造上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
    Ｓｉ−Ｃ結合を含有し、前記ソース電極と前記ドレイン電極との間において、前記化合物半導体積層構造の上面の少なくとも一部又は前記パッシベーション膜の上面の少なくとも一部と接する部分を有するＳｉ−Ｃ結合含有膜を形成する工程と、
    を有し、
    前記Ｓｉ−Ｃ結合含有膜及び前記パッシベーション膜は、前記ゲート電極のドレイン端直下の部分を有し、
    前記Ｓｉ−Ｃ結合含有膜は、前記ゲート電極のドレイン端直下で前記化合物半導体積層構造の上面と接し、
    前記Ｓｉ−Ｃ結合含有膜は、前記ゲート電極又は前記ドレイン電極の少なくとも一方から電気的に絶縁されていることを特徴とする化合物半導体装置の製造方法。
  7. 前記Ｓｉ−Ｃ結合含有膜を形成する工程は、
    化学合成スピンオングラス剤を塗布する工程と、
    前記化学合成スピンオングラス剤をキュアする工程と、
    を有することを特徴とする請求項６に記載の化合物半導体装置の製造方法。
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